CN103985751A - 半导体设置及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体设置及其制造方法。一示例设置可以包括：衬底；在衬底上形成的背栅；在背栅的相对侧壁上设置的至少一对纳米线；以及夹于背栅与各纳米线之间的背栅介质层。

Description

半导体设置及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种包括纳米线(nanowire)结构的半导体设置及其制造方法。
背景技术
为了应对半导体器件的不断小型化所带来的挑战，如短沟道效应等，已经提出了多种高性能器件，例如UTBB(超薄埋入氧化物和本体)器件和FinFET(鳍式场效应晶体管)等。
UTBB器件利用ET-SOI(极薄-绝缘体上半导体)衬底。由于SOI衬底中埋入氧化物(BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器件的阈值电压，从而可以有效降低器件的功耗(例如，通过在器件截止时提升阈值电压，从而降低漏电流)。但是，ET-SOI的成本极高，且存在自加热问题。而且，随着器件的不断小型化，ET-SOI越来越难以制造。
FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。另外，当鳍形成为纳米线(nanowire)形式时，可以构成纳米线场效应晶体管(nFET)。但是，FinFET并不能有效地控制其阈值电压。而且，随着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
发明内容
本公开的目的至少部分地在于提供一种半导体设置及其制造方法。
根据本公开的一个方面，提供了一种半导体设置，包括：衬底；在衬底上形成的背栅；在背栅的相对侧壁上设置的至少一对纳米线；以及夹于背栅与各纳米线之间的背栅介质层。
根据本公开的另一方面，提供了一种制造半导体设置的方法，包括：在衬底上形成至少一层牺牲层和至少一层纳米线材料层的交替堆叠；在所述堆叠中形成背栅槽；在背栅槽的侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；对所述堆叠进行构图，并选择性去除牺牲层，以形成与背栅介质层邻接的纳米线。
根据本发明的示例性实施例，在衬底上形成由背栅，且背栅在其相对的侧壁上保持至少一对纳米线。这样，背栅与纳米线整体上构成一种三明治纳米线(sandwich nanowire，或者简称为sn)结构。以这种sn为基础，可以制作多种器件，例如三明治纳米线场效应晶体管(snFET)。在这样的基于sn的器件中，一方面，可以通过背栅，有效地控制器件的阈值电压。另一方面，背栅可以充当纳米线的支撑结构，有助于改善结构的可靠性。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示出了根据本公开一个实施例的半导体设置的透视图；
图2是示出了根据本公开另一实施例的半导体设置的透视图；
图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图；
图4-23是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图；
图24是示出了根据本公开另一实施例的半导体设置的截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种半导体设置。该半导体设置可以包括在衬底上形成的三明治纳米线(sn)结构。例如，该sn结构包括至少一对纳米线以及夹于它们之间的背栅。纳米线与背栅之间通过背栅介质层隔开，从而可以通过向背栅施加偏置，来对纳米线加以控制。在此，所谓“纳米线”可以是指纳米尺度的线状结构(例如，截面尺度小于延伸长度的结构)。
根据本公开的实施例，背栅可以与衬底电接触。这样，可以通过衬底，来向背栅施加偏置。为了改善偏置施加效率，衬底中可以形成有阱区，从而背栅与阱区电接触。可以通过到达阱区的电接触部，来向背栅施加偏置。另外，为了进一步降低背栅与阱区之间的接触电阻，在阱区中与背栅相对应的位置处可以形成有接触区。这种接触区的掺杂浓度可以高于阱区中其余部分的掺杂浓度。
根据本公开的实施例，可以sn为基础，来形成多种半导体器件，例如snFET。尽管sn中包括了背栅，但是sn整体上可以呈现鳍状，从而现有的各种FinFET制造工艺和制造设备仍然可适用于制造snFET。因此，可以应用本公开的技术，而无需重新开发另外的制造工艺和制造设备。
这种snFET例如可以包括在衬底上形成的、与sn相交的栅堆叠。为了电隔离栅堆叠与衬底，snFET可以包括在衬底上形成的隔离层。隔离层可以露出sn中的纳米线，而栅堆叠形成于隔离层上。栅堆叠在纳米线中限定了沟道区(对应于纳米线中与栅堆叠相交的部分)，并因此限定了源/漏区(对应于纳米线中位于沟道区相对两侧的部分)。栅堆叠可以包括栅介质层和在栅介质层上形成的栅导体层。根据一示例，栅导体可以在纳米线与背栅相反一侧的侧面上延伸，从而可以经由栅介质层控制在纳米线的该侧面上产生导电沟道。根据一有利示例，栅导体还可以延伸到纳米线在背栅高度方向上的表面上，从而可以经由栅介质层控制还在纳米线的所述表面上产生导电沟道。为了避免栅堆叠和背栅之间的干扰，它们之间可以形成有电介质层并因此电隔离。
根据一些示例，为了增强器件性能，可以应用应变源/漏技术。例如，源/漏区可以包括与在纳米线的表面上生长的不同材料的半导体层，从而可以向沟道区施加应力。例如，对于p型器件，可以施加压应力；而对于n型器件，可以施加拉应力。
根据本公开的一些示例，sn可以如下来制作。例如，可以在衬底上形成至少一层牺牲层和至少一层纳米线材料层的交替堆叠。然后，在堆叠中形成背栅槽，通过向该背栅槽中填充导电材料如掺杂多晶硅来形成背栅。另外，在填充背栅槽之前，可以在背栅槽的侧壁上形成背栅介质层。根据一有利示例，这种背栅介质层可以按侧墙(spacer)形成工艺来制作，由此可以简化工艺。接下来，可以对堆叠进行构图，并选择性去除牺牲层，来形成与背栅介质层邻接的纳米线。例如，可以如此对堆叠进行构图，使得在背栅槽的侧壁(更具体地，背栅槽侧壁上形成的背栅介质层)上留有牺牲层和纳米线材料层的(线状)部分，并通过选择性去除牺牲层而得到纳米线材料层的(线状)部分，即纳米线。
为了便于背栅槽和纳米线的构图，根据一有利示例，可以在衬底上形成构图辅助层。该构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽(以下称作“第一构图”)；另外，可以图案转移层为掩模，来构图纳米线(以下称作“第二构图”)。
这样，纳米线通过两次构图形成：在第一构图中，形成纳米线的一个侧面；而在第二构图中，形成纳米线的另一个侧面。在第一构图中，纳米线尚与衬底的主体相连并因此得到支撑。另外，在第二构图中，纳米线与背栅相连并因此得到支撑。结果，可以防止纳米线的制造过程中坍塌，并因此可以更高的产率来制造较薄的纳米线。
在第二构图之前，可以在背栅槽中形成电介质层，以覆盖背栅。该电介质层一方面可以使背栅(例如与栅堆叠)电隔离，另一方面可以防止第二构图对背栅造成影响。
另外，为了便于构图，根据一有利示例，可以按侧墙形成工艺，来在构图辅助层的侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模数量。
根据一示例，纳米线材料层可以包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，牺牲层可以包括相对于纳米线材料层和衬底具有刻蚀选择性的材料，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成构图辅助层之前，还可以在衬底上形成停止层。对于构图辅助层的构图(以在其中形成开口)可以停止于该停止层。例如，刻蚀保护层可以包括氮化物(如，氮化硅)，图案转移层可以包括氮化物，停止层可以包括氧化物(如，氧化硅)。
另外，根据本公开的一些示例，在如上所述制造sn之后，可以如下来制作snFET。例如，可以在形成有sn的衬底上形成隔离层，该隔离层露出sn中的纳米线。然后，可以在隔离层上形成与sn相交的栅堆叠。在此，可以结合替代栅工艺。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1是示出了根据本公开一个实施例的半导体设置的透视图。如图1所示，该半导体设置包括衬底100，例如体半导体衬底如硅、化合物半导体衬底如SiGe、绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底为例进行描述。该半导体设置还包括在衬底上形成的sn结构。具体地，该sn结构可以包括纳米线对104以及夹于它们之间的背栅120。
纳米线104可以包括与衬底100相同或不同的材料，例如Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等。例如，纳米线104的高度可以为约3-15nm，宽度可以为约3-28nm。这里需要指出的是，在图1中示出了两对纳米线104，但本公开不限于此。例如可以仅存在一对纳米线，或者可以存在三对或更多的纳米线。每一对纳米线可以在背栅两侧相对设置。另外，尽管在图1中将每一纳米线104示出为具有矩形截面，但是本公开不限于此。例如，纳米线104可以具有各种合适的截面形状，例如规则或不规则多边形。此外，尽管图1中将纳米线104的每一表面示出为平坦，但是本公开不限于此。例如，由于制造公差等，表面可以存在弯曲、凹凸起伏等。
纳米线104与背栅120之间通过背栅介质层116隔开。背栅介质层116可以包括各种合适的电介质材料，例如氧化物(例如，氧化硅)，其等效厚度(图中纸面内水平方向上的维度)例如为约2-30nm。背栅120可以包括各种合适的导电材料，如掺杂的多晶硅、TiN和W中至少之一，其宽度(图中纸面内水平方向上的维度)例如为约5-30nm。背栅120可以与衬底100电接触，从而可以通过衬底100向背栅120施加偏置。为此，衬底100中可以包括阱区100-1，以增强与背栅120的电接触。
在图1的示例中，各纳米线104在背栅120的高度方向(图中纸面内竖直方向)上没有延伸超出背栅120的范围。这样，背栅120可以有效地在各纳米线104的整个高度(例如，对应于snFET的沟道宽度)上对相应纳米线104进行控制。
图1中还示出了位于背栅120顶面上的电介质层124。电介质层124例如可以包括氮化物(例如，氮化硅)。电介质层124可以将背栅120与衬底正面(图1中上表面)形成的其余部件(例如，栅堆叠)电隔离。
图2是示出了根据本公开另一实施例的半导体设置的透视图，且图3是示出了图2所示的半导体设置沿A-A′线切开后的透视图。图2和3所示的半导体设置同样包括衬底200以及在该衬底200上形成的sn。与图1的实施例类似，sn可以包括纳米线对204以及夹于它们之间的背栅220。纳米线204与背栅220之间通过背栅介质层216隔开。为了增强背栅220与基底衬底200之间的电接触，基底衬底200中可以包括阱区200-1。关于这些特征的结构和材料参数，可以参见以上结合图1的说明。
另外，该半导体设置还包括在衬底200上形成的隔离层202以及在隔离层202上形成的与sn相交的栅堆叠。例如，隔离层202可以包括氧化物。栅堆叠可以包括栅介质层238和栅导体层240。例如，栅介质层238可以包括高K栅介质如HfO2，厚度为1-5nm；栅导体层240可以包括金属栅导体。另外，栅介质层238还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。在栅介质层238和栅导体240之间，还可以形成功函数调节层(图中未示出)。另外，栅堆叠两侧形成有栅侧墙230。例如，栅侧墙230可以包括氮化物，厚度为约5-20nm。背栅220通过其顶面上的电介质层224与栅堆叠隔离。
由于栅堆叠的存在，在sn中限定了沟道区(对应于纳米线与栅堆叠相交的部分)和源/漏区(对应于纳米线中位于沟道区相对两侧的部分)。在图2所示的半导体设置中，在源/漏区，还在纳米线的表面上生长形成半导体层232。半导体层232可以包括不同于纳米线204的材料，以便能够向纳米线204(特别是其中的沟道区)施加应力。例如，在纳米线204包括Si的情况下，对于n型器件，半导体层232可以包括Si∶C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层232可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另外，半导体层232的存在还展宽了源/漏区，从而有利于后继制造与源/漏区的接触部。
如图3所示，栅导体层240在纳米线204与背栅220相反一侧的侧面上延伸，从而栅导体层240可以通过栅介质层238控制在纳米线204的该侧面上产生导电沟道。在该示例中，由于纳米线204在背栅高度方向上的表面(图3中的上、下表面)处的间隙较小，故而完全被栅介质层238填充。在另一示例中，纳米线204在背栅高度方向上的表面(图3中的上、下表面)处的间隙可以设置为较大，从而栅导体层240还可以延伸到这些表面上，从而栅导体层240可以通过栅介质层238控制在纳米线204的这些表面上也产生导电沟道。
在图2和3所示的示例中，还示出了位于鳍204顶部的一些层结构。这些层结构例如可以是在该半导体设置的制造过程中残留的，对于该半导体设置的结构和工作并无实质影响。根据本公开的一些示例，也可以去除这些残留层结构。
图4-23是示出了根据本公开另一实施例的制造半导体设置的流程中多个阶段的示意图。
如图4所示，提供衬底1000，例如体硅衬底。在衬底1000上可以形成牺牲层和纳米线材料层的交替堆叠。例如，在图4的示例中，在衬底1000上依次形成了牺牲层1100、鳍材料层1102、另一牺牲层1104、另一鳍材料层1106以及另一牺牲层1108。例如，牺牲层1100可以包括SiGe(例如，Ge的原子百分比为约15-30％)，厚度为约10-50nm，牺牲层1104和1108可以包括SiGe(例如，Ge的原子百分比为约15-30％)，厚度为约5-10nm；鳍材料层1102和1106可以包括Si，厚度为约3-15nm。这里需要指出的是，本领域技术人员可以按需设置牺牲层和纳米线材料层的材料和厚度以及它们的数目，而且各牺牲层的材料不必相同，各鳍材料层的材料不必相同。
在衬底1000中，例如通过离子注入，形成有阱区1000-1。例如，对于p型器件，可以形成n型阱区；而对于n型器件，可以形成p型阱区。例如，n型阱区可以通过在衬底1000中注入n型杂质如P或As来形成，p型阱区可以通过在衬底1000中注入p型杂质如B来形成。如果需要，在注入之后还可以进行退火。本领域技术人员能够想到多种方式来形成n型阱、p型阱，在此不再赘述。
在堆叠上方，可以形成停止层1006、构图辅助层1008和保护层1010。例如，停止层1006可以保护氧化物(如氧化硅)，厚度为约5-25nm；构图辅助层1008可以包括非晶硅，厚度为约50-200nm；保护层1010可以包括氮化物(如氮化硅)，厚度为约5-15nm。这些层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
接着，在保护层1010上可以形成光刻胶1012。例如通过光刻，对光刻胶1012进行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D例如可以为约15-100nm。
接着，如图5所示，可以光刻胶1012为掩模，依次对保护层1010和构图辅助层1008进行刻蚀，如反应离子刻蚀(RIE)，从而在保护层1010和构图辅助层1008中形成开口。刻蚀可以停止于停止层1006。当然，如果构图辅助层1008与之下的堆叠(在该示例中，牺牲层1108)之间具有足够的刻蚀选择性，甚至可以去除这种停止层1006。之后，可以去除光刻胶1012。
然后，如图6所示，可以在构图辅助层1008(与开口相对)的侧壁上，形成图案转移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在图5所示结构(去除光刻胶1012)的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的纳米线的宽度)。这种淀积例如可以通过原子层淀积(ALD)来进行。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
接下来，如图7所示，可以构图辅助层1008和图案转移层1014为掩模，对堆叠进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1006、牺牲层1108、鳍材料层1106、牺牲层1104、鳍材料层1102、和牺牲层1100进行RIE，来形成背栅槽BG。在此，RIE可以停止于衬底1000，且形成的背栅槽BG可以到达阱区1000-1。由于保护层1010的存在，这些RIE不会影响到构图辅助层1008。当然，如果构图辅助层1008的材料与停止层1006、牺牲层、鳍材料层和衬底1000的材料之间具有足够的刻蚀选择性，甚至可以去除保护层1010。尽管在此背栅槽的刻蚀停止于衬底1000，但是本公开不限于此。例如，背栅槽可以进入阱区1000-1中。
随后，如图8所示，可以在背栅槽BG的侧壁上形成背栅介质层1016。背栅介质层1016可以包括任何合适的电介质材料，如氧化物或高K介质材料如HfO2。在此，可以按照侧墙形成工艺，来制作背栅介质层1016。例如，可以通过在图7所示结构的表面上通过热氧化，来形成一层等效厚度(EOT)为约2-30nm的氧化物层，然后对该氧化物层进行RIE，来形成侧墙形式的背栅介质层。
在此，为了降低将要形成的背栅与衬底之间的接触电阻，如图8中的箭头所示，可以经由背栅槽BG，进行离子注入，以在衬底1000(特别是阱区1000-1)中形成接触区1018。离子注入的掺杂类型与阱区的掺杂类型相同，从而接触区1018的掺杂浓度(例如，为1E18-1E21cm-3)高于阱区1000-1中其余部分处的掺杂浓度。
然后，如图9所示，可以在背栅槽BG中填充导电材料，以形成背栅1020。背栅1020可以包括掺杂(并因此导电)的半导体材料如多晶硅，掺杂的极性(p型或n型)可以用来调节器件的阈值电压，且掺杂的浓度可以为约1E18-1E21cm-3。填充例如可以通过淀积且然后回蚀导电材料来进行。根据一有利示例，背栅1020的顶面可以高于上述牺牲层和鳍材料层的堆叠的顶面。备选地，背栅1020可以包括金属如TiN、W或其组合。
在如上所述形成背栅之后，接下来可以对牺牲层和鳍材料层的堆叠进行构图，来形成纳米线。
在本实施例中，随后将形成与纳米线相交的栅堆叠来制造snFET。为了避免背栅1020与栅堆叠之间的干扰，可以如图10所示，在背栅槽BG中进一步填充电介质层1024，以覆盖背栅1020。例如，电介质层1024可以包括氮化物，且可以通过淀积氮化物然后回蚀来形成。在回蚀过程中，构图辅助层1008顶面上的保护层1010也可以被去除，从而露出构图辅助层1008，如图10所示。在此，在填充电介质层1024之前，可以先行去除背栅介质层1016超出背栅1020顶面的部分。
接下来，如图11所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去除构图辅助层1008，留下图案转移层1014。然后，可以图案转移层1014为掩模，进一步选择性刻蚀如RIE停止层1006以及牺牲层和鳍材料层的堆叠。这样，就在背栅1020两侧留下了线状的牺牲层部分和鳍材料层部分，它们对应于图案转移层1014的形状。在此，在对牺牲层和鳍材料层的堆叠进行RIE时，RIE可以停止于衬底1000。
随后，如图12所示，可以相对于衬底1000(例如，Si)以及鳍材料层1102、1106(例如，Si)，选择性去除牺牲层1100、1104、1108(例如，SiGe)，从而得到根据该实施例的sn结构。如图11所示，该sn结构包括背栅1020以及位于背栅1020相对两侧的纳米线对1004，背栅1020与各纳米线1004之间夹有背栅介质层1016。
在图12的sn中，还示出了图案转移层1014和停止层1006的残留物。这些残留物对于后继工艺并无实质影响，因此在此可以不予理会，以简化工艺。当然，可以按需将它们去除。
在通过上述流程得到sn之后，可以sn为基础，来制造多种器件。这里需要指出的是，在图12所示的示例中，一起形成了三个sn。但是本公开不限于此。例如，可以根据需要，形成更多或更少的sn。另外，所形成的sn的布局也不一定是如图所示的并行设置。
在以下，将说明制造snFET的示例方法流程。
为制造snFET，可以在衬底1000上形成隔离层。例如，如图13所示，可以在衬底上例如通过淀积形成电介质层1002(例如，可以包括氧化物)。通常，淀积的电介质层可以完全覆盖sn，并且可以对淀积的电介质进行平坦化，如化学机械抛光(CMP)。根据一优选示例，可以通过溅射来对淀积的电介质层进行平坦化处理。例如，溅射可以使用等离子体，如Ar或N等离子体。然后，如图14所述，可以对淀积的电介质层进行回蚀如RIE，来形成隔离层1002。在此，隔离层1002的厚度例外可以为约30-70nm，且露出纳米线1004。另外，在纳米线1004的上、下表面处被电介质层1002的部分填充。
接下来，可以在隔离层1002上形成与sn相交的栅堆叠。例如，这可以如下进行。具体地，如图15所示，例如通过淀积，形成栅介质层1026。例如，栅介质层1026可以包括氧化物，厚度为约0.8-1.5nm。在图13所示的示例中，仅示出了П形的栅介质层1026。但是，栅介质层1026也可以包括在隔离层1002的顶面上延伸的部分。然后，例如通过淀积，形成栅导体层1028。例如，栅导体层1028可以包括多晶硅。栅导体层1028可以填充sn之间的间隙，并可以进行平坦化处理例如CMP。
如图16(图16(b)示出了沿图16(a)中BB′线的截面图)所示，对栅导体层1028进行构图。在图16的示例中，栅导体层1028被构图为与sn相交的条形。根据另一实施例，还可以构图后的栅导体层1028为掩模，进一步对栅介质层1026进行构图。
在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈(halo)注入和延伸区(extension)注入。
接下来，如图17(图17(b)示出了沿图17(a)中C1C1′线的截面图，图17(c)示出了沿图17(a)中C2C2′线的截面图)所示，可以在栅导体层1028的侧壁上形成栅侧墙1030。例如，可以通过淀积形成厚度约为5-20nm的氮化物(如氮化硅)，然后对氮化物进行RIE，来形成栅侧墙1030。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1030基本上不会形成于sn的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。
在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以形成源/漏区，得到snFET。
为改善器件性能，根据本公开的一示例，可以利用应变源/漏技术。具体地，如图18(图18(b)示出了沿图18(a)中BB′线的截面图)所示，可以去除被栅堆叠露出的栅介质层1026(在以上栅堆叠的构图过程中如果对栅介质层1026也进行了构图，则可以省略该步骤)，从而露出纳米线1004的一部分(对应于源/漏区)。可以通过外延，在露出的纳米线部分的表面上形成半导体层1032。根据本公开的一实施例，可以在生长半导体层1032的同时，对其进行原位掺杂。例如，对于n型器件，可以进行n型原位掺杂；而对于p型器件，可以进行p型原位掺杂。另外，为了进一步提升性能，半导体层1032可以包括不同于纳米线1004的材料，以便能够向纳米线1004(其中将形成器件的沟道区)施加应力。例如，在纳米线1004包括Si的情况下，对于n型器件，半导体层1032可以包括Si∶C(C的原子百分比例如为约0.2-2％)，以施加拉应力；对于p型器件，半导体层1014可以包括SiGe(例如，Ge的原子百分比为约15-75％)，以施加压应力。另一方面，生长的半导体层1032在横向上展宽一定程度，从而有助于随后形成到源/漏区的接触部。
在栅导体层1028包括多晶硅的情况下，半导体层1032的生长可能也会发生在牺牲栅导体层1028的顶面上。这在附图中并未示出。
在上述实施例中，在形成sn之后，直接形成了栅堆叠。本公开不限于此。例如，替代栅工艺同样适用于本公开。
根据本公开的另一实施例，在图15中形成的栅介质层1026和栅导体层1028为牺牲栅介质层和牺牲栅导体层(这样，通过结合图15、16描述的操作得到的栅堆叠为牺牲栅堆叠)。接下来，可以同样按以上结合图17描述的操作来形成栅侧墙1030。另外，同样可以按以上结合图18描述的操作，来应用应变源/漏技术。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图19(图19(b)示出了沿图19(a)中BB′线的截面图，图19(c)示出了沿图19(a)中C1C1′线的截面图，图19(d)示出了沿图19(a)中C2C2′线的截面图)所示，例如通过淀积，形成电介质层1034。该电介质层1034例如可以包括氧化物。随后，对该电介质层1034进行平坦化处理例如CMP。该CMP可以停止于栅侧墙1030，从而露出牺牲栅导体层1028。随后，例如通过TMAH溶液，选择性去除牺牲栅导体1028，并进一步去除牺牲栅介质层1026，从而在栅侧墙1030内侧形成了栅槽1036。
之后，可以经由栅槽1036，去除例如刻蚀掉纳米线1004的表面(在该示例中，上、下表面)处存在的隔离层部分，以露出这些表面。由于这种操作，如图19(c)所示，在纳米线1004的表面处形成了空隙g。尽管在该示例中将空隙g示出为仅位于栅槽1036下方，但是根据刻蚀的量，空隙g可以向两侧延伸。
然后，如图20(图20(a)对应于图19(c)的截面图，图20(b)对应于图19(d)的截面图，图20(c)对应于图19(a)的截面图)、图21(示出了图20所示结构的俯视图)所示，通过在栅槽中形成栅介质层1038和栅导体层1040，形成最终的栅堆叠。栅介质层1038可以包括高K栅介质例如HfO2，厚度为约1-5nm。另外，栅介质层1038还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)，例如厚度为0.3-1.2nm。栅导体层1040可以包括金属栅导体。优选地，在栅介质层1038和栅导体层1040之间还可以形成功函数调节层(未示出)。
在此，由于间隙g的高度(基本上由相应牺牲层的厚度决定)较小，从而栅介质层1038基本上填满了每一间隙g。因此，栅导体层1040主要在纳米线1004在背栅1020相反一侧的表面上延伸，从而可以通过栅介质层1038控制在该侧面上产生导电沟道。
这样，就得到了根据该实施例的snFET。如图20、21所示，该snFET包括在衬底1000(更具体地，隔离层1002)上形成的与sn(包括背栅1020和纳米线1004)相交的栅堆叠(包括栅介质层1038和栅导体层1040)。如图20(c)清楚所示，栅导体层1040可以经由栅介质层1038，控制纳米线1004在(与背栅1020相反一侧的)表面上产生导电沟道。另外，背栅1020可以经由背栅介质层1016控制纳米线1004，从而按需改变snFET的阈值。背栅1020通过电介质层1024与栅堆叠电隔离。
在如上所述形成snFET之后，还可以制作各种电接触。例如，如图22所示，可以在图21所示结构的表面上淀积层间电介质(ILD)层1042。该ILD层1042例如可以包括氧化物。可以对ILD层1042进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以通过光刻，形成接触孔，并在接触孔中填充导电材料如金属(例如，W或Cu等)，来形成接触部，例如与栅堆叠的接触部1044-1、与源/漏区的接触部1044-2以及与背栅的接触部1044-2。
图23(a)、(b)分别示出了沿图22中B1B1′线、B2B2′线的截面图。如图23所示，接触部1044-1穿透ILD层1042，到达栅导体1040，并因此与栅导体1040电接触；接触部1044-2穿透ILD层1042以及电介质层1034，达到源/漏区(在该示例中为半导体层1032)，并因此与源/漏区电接触；接触部1044-3穿透ILD层1042、电介质层1034以及隔离层1002，到达衬底1000(特别是，其中的阱区1000-1)，并因此与背栅1020电接触。通过这些电接触，可以施加所需的电信号。
这里需要指出的是，尽管在图23中将三个sn的源/漏区示出为连接至相同的接触部，但是本公开不限于此。具体的电连接方式可以根据设计而定。
图24示出了根据本公开另一示例的半导体设置的截面图。图24中利用与图23中相同的附图标记来表示相同的部件。图24所示的半导体设置与图23所示的半导体设置的区别主要在于：栅导体1040还延伸到纳米线1004的上、下表面上，从而可以通过栅介质层1038控制在纳米线1004的上、下表面上也产生导电沟道。图24所示的半导体设置可以按照以上结合图4-23所描述的工艺来制造，但是可以加厚牺牲层1104、1108的厚度(例如，为约7-15nm)。另外，在以上结合图18描述的生长半导体层1032之前，可以选择性去除纳米线1004的表面(在该示例中，上、下表面)处存在的隔离层部分，以露出这些表面。从而，如图24(b)所示，半导体层1032也会在纳米线1004的上、下表面处生长。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (23)

1.一种半导体设置，包括：
衬底；
在衬底上形成的背栅；
在背栅的相对侧壁上设置的至少一对纳米线；以及
夹于背栅与各纳米线之间的背栅介质层。
2.根据权利要求1所述的半导体设置，其中，纳米线包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，且高度为约3-15nm，宽度为约3-28nm。
3.根据权利要求1所述的半导体设置，其中，各纳米线在背栅的高度方向上没有延伸超出背栅的范围。
4.根据权利要求1所述的半导体设置，其中，背栅包括掺杂的多晶硅、TiN和W中至少之一，且宽度为5-30nm。
5.根据权利要求1所述的半导体设置，其中，背栅介质层包括氧化物，且等效厚度为约2-30nm。
6.根据权利要求1所述的半导体设置，还包括：
在衬底上形成的隔离层，所述隔离层露出各纳米线；和
在隔离层上形成的栅堆叠，所述栅堆叠与所述纳米线和背栅相交，其中所述栅堆叠与背栅之间通过电介质层隔离。
7.根据权利要求6所述的半导体设置，其中，所述栅堆叠包括栅介质层和在栅介质层上形成的栅导体层，其中栅导体层在所述纳米线与背栅相反一侧的侧面上延伸。
8.根据权利要求7所述的半导体设置，其中，栅导体层还延伸到所述纳米线在背栅高度方向上的表面上。
9.根据权利要求6所述的半导体设置，还包括在每一纳米线位于栅堆叠相对两侧的部分的表面上生长的半导体层。
10.根据权利要求9所述的半导体器件，其中，如果所述半导体设置用于p型器件，则半导体层带压应力；如果所述半导体设置用于n型器件，则半导体层带拉应力。
11.根据权利要求1所述的半导体设置，其中，衬底中包括阱区，其中背栅与阱区电接触。
12.一种制造半导体设置的方法，包括：
在衬底上形成至少一层牺牲层和至少一层纳米线材料层的交替堆叠；
在所述堆叠中形成背栅槽；
在背栅槽的侧壁上形成背栅介质层；
向背栅槽中填充导电材料，形成背栅；
对所述堆叠进行构图，并选择性去除牺牲层，以形成与背栅介质层邻接的纳米线。
13.根据权利要求12所述的方法，其中，
形成背栅槽包括：
在所述堆叠上形成构图辅助层，该构图辅助层被构图为具有与背栅槽相对应的开口；
在构图辅助层与开口相对的侧壁上形成图案转移层；
以该构图辅助层及图案转移层为掩模，对所述堆叠进行刻蚀，以形成背栅槽，以及
形成纳米线包括：
选择性去除构图辅助层；以及
以图案转移层为掩模，对所述堆叠进行刻蚀。
14.根据权利要求13所述的方法，其中，背栅槽中填充的导电材料的顶面高于所述堆叠的顶面。
15.根据权利要求13所述的方法，其中，在形成背栅之后且在形成纳米线之前，该方法还包括：在背栅槽中形成电介质层，以覆盖背栅。
16.根据权利要求13所述的方法，其中，纳米线材料层包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，牺牲层包括相对于纳米线材料层和衬底具有刻蚀选择性的材料，构图辅助层包括非晶硅，以及
该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图辅助层。
17.根据权利要求16所述的方法，还包括：在所述堆叠上形成停止层，构图辅助层形成于该停止层上。
18.根据权利要求17所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物，停止层包括氧化物。
19.根据权利要求13所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成图案转移层。
20.根据权利要求12所述的方法，其中，按侧墙形成工艺，在背栅槽的侧壁上形成背栅介质层。
21.根据权利要求15所述的方法，其中，在形成纳米线之后，该方法还包括：
在衬底上形成隔离层，所述隔离层露出各纳米线；
在隔离层上形成的栅堆叠，所述栅堆叠与所述纳米线和背栅相交。
22.根据权利要求21所述的方法，其中，所述栅堆叠为牺牲栅堆叠，该方法还包括：
选择性去除牺牲栅堆叠，以形成栅槽；
经由栅槽，选择性去除纳米线的表面上存在的隔离层部分；以及
在栅槽中形成替代栅堆叠。
23.根据权利要求21所述的方法，还包括：
在纳米线被栅堆叠露出部分的表面上生长半导体层。
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