KR101993958B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR101993958B1
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Abstract

반도체 디바이스는, 기판 위에 배치된 제1 채널 영역과, 기판 위에 배치된 제1 소스 영역 및 제1 드레인 영역으로서, 상기 제1 소스 영역 및 제1 드레인 영역은 상기 제1 채널 영역이 제1 소스 영역과 제1 드레인 영역 사이에 배치되도록, 제1 채널 영역에 접속되는 것인 상기 제1 소스 영역 및 제1 드레인 영역과, 상기 제1 채널 영역 상에 배치되며 상기 제1 채널 영역을 감싸는 게이트 유전체층과, 상기 게이트 유전체층 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 전극층과, 상기 기판 위에 그리고 상기 제1 소스 영역과 상기 제1 드레인 영역 아래에 각각 배치된 제2 소스 영역 및 제2 드레인 영역을 포함한다. 상기 제2 소스 영역 및 제2 드레인 영역은 상기 게이트 유전체층과 접촉한다. 상기 제1 소스 영역 및 제1 드레인 영역의 격자 상수는 상기 제2 소스 영역 및 제2 드레인 영역의 격자 상수와 상이하다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시내용은 반도체 집적 회로에 관한 것이며, 보다 구체적으로는 게이트 올 어라운드 구조(gate-all-around structure)를 구비한 반도체 디바이스와 그 제조 공정에 관한 것이다.
반도체 산업이 디바이스의 고밀도, 고성능 및 저비용에 의해 나노 기술 프로세스로 진보됨에 따라, 제조 및 설계 양쪽에서 발생하는 난제로 FET(Fin FET) 및 GAA(gate-all-around) 같은 다중 게이트 FET(field effect transistor) 등의 3차원 설계가 개발되고 있다. 핀 FET에서는, 게이트 유전체층이 개재되어 있는 채널 영역의 3개 측면에 게이트 전극이 인접해 있다. 3개 표면 상에서 게이트 구조가 핀을 둘러싸고(감싸고) 있기 때문에, 트랜지스터는 사실상 핀이나 채널 영역을 통과하는 전류를 제어하는 3개의 게이트를 구비한다. 유감스럽게도, 채널의 제4면인 바닥부는 게이트 전극에서 떨어져 있기 때문에 근접 게이트 제어에 포함되지 않는다. 반면, GAA FET의 경우, 채널 영역의 모든 측면이 게이트 전극에 의해 둘러싸여, 채널 영역에서의 더욱 충분한 공핍을 허용하여, 임계치 아래의 전류 스윙이 가파르고(SS) DIBL(drain induced barrier lowering)이 작기 때문에 단채널 효과(short-channel effect)가 적어진다.
트랜지스터 치수가 계속해서 20-25 nm 기술 노드 아래로 축소됨에 따라, GAA FET의 개선이 더욱 요구되고 있다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피쳐들이 실측으로 도시되지 않으며, 예시적인 용도로만 이용됨이 강조된다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 17b는 본 개시내용의 일 실시형태에 따른 GAA FET 디바이스를 제조하기 위한 순차 공정을 도시하는 도면이다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피쳐가 상이한 스케일로 임의대로 도시될 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조된(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다.
도 1 내지 도 17b는 본 개시내용의 일 실시형태에 따른 GAA FET 디바이스를 제조하기 위한 순차 공정을 도시하는 도면이다. 도 1 내지 도 17b에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다.
GAA FET를 형성하기 위한 일반적인 제조 흐름은 미국 출원 제14/675160호에 기재되어 있으며, 이 특허문헌의 전체 내용은 본 명세서에 참조로 포함된다.
도 1에 도시하는 바와 같이, n채널 FET(n채널 영역)용 p웰(11)과 p채널 FET(p채널 영역)용 n웰(12)이 기판(10)에 형성된다. 일 실시형태에 있어서, 기판(10)은 적어도 그 표면부 상에 단결정 반도체층을 포함한다. 기판(10)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 등의 단결정 반도체 재료를 포함할 수 있으나, 이들에 한정되지는 않는다. 본 실시형태에 있어서, 기판(10)은 Si로 제조된다.
일부 실시형태에 있어서, 기판(10)은 그 표면 영역에, 하나 이상의 버퍼층을 포함한다. 버퍼층은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역의 격자 상수로 점차적으로 변화시키는 역할을 할 수 있다. 버퍼층은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP 등의 에피택셜 성장한 단결정 반도체 재료로 형성될 수 있으나, 이들에 한정되지는 않는다. 특정 실시형태에 있어서, 기판(10)은 실리콘 기판(10) 상에 에피택셜 성장한 실리콘 게르마늄(SiGe) 버퍼층을 포함한다. SiGe 버퍼층의 게르마늄 농도는 최하단 버퍼층에 대한 30% 게르마늄부터 최상단 버퍼층에 대한 70% 게르나늄까지 상승할 수 있다.
도 2에 도시하는 바와 같이, 적층형 반도체층이 기판 위에 형성된다. 적층형 반도체층은 희생성 반도체층인 제2 반도체층(35)과 제1 반도체층(30)을 포함한다. 제1 반도체층(30)은 FET의 채널 영역 내에 후속 형성되고, 제2 채널층(35)은 결국에는 제거된다. 제1 반도체층(30)과 제2 반도체층(35)은 격자 상수가 상이한 재료 로 제조되며, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 등의 하나 이상의 층을 포함할 수 있으나, 이들에 한정되지는 않는다.
일부 실시형태에 있어서, 제1 반도체층(30)과 제2 반도체층(35)은 Si, Si 화합물, SiGe, Ge 또는 Ge 화합물로 제조된다. 일 실시형태에 있어서, 제1 반도체층(30)은 Si1 - xGex(여기서 x는 약 0.3보다 큼) 또는 Ge이고, 제2 반도체층(35)는 Si 또는 Si1 - xGex(여기서, x는 약 0.4 미만)이며, 제2 반도체층(35)의 Ge 함량은 제1 반도체층(30)의 Ge 함량보다 적다. 다른 실시형태에 있어서, 제2 반도체층(35)은 Si1 -xGex(여기서 x는 약 0.3보다 큼) 또는 Ge이고, 제1 반도체층(30)는 Si 또는 Si1 -xGex(여기서, x는 약 0.4 미만)이며, 제2 반도체층(35)의 Ge 함량은 제1 반도체층(30)의 Ge 함량보다 크다. 다른 실시형태에 있어서, 제1 반도체층(30)은 Si1 -xGex(여기서, x는 약 0.3 내지 약 0.8의 범위에 속함)로 제조되고, 제2 반도체층(35)은 Si1 - xGex(여기서, x는 약 0.1 내지 약 0.4 의 범위에 속함)로 제조된다. 다른 실시형태에서는 제2 반도체층(35)에 붕소가 도핑필 수도 있다.
도 2에서는, 제1 반도체층(30) 2개층과 제2 반도체층(35) 2개층이 배치되어 있다. 그러나, 그 층의 수가 2개에 한정되지는 않으며, (층마다) 1개로 적을 수도 2개보다 많을 수도 있고, 일부 실시형태에서는 제1 및 제2 반도체층 각각이 3-6개 층으로 형성될 수도 있다. 제2 반도체층의 수를 조절함으로써, GAA FET 디바이스의 구동 전류가 조절될 수 있다.
제1 반도체층(30)과 제2 반도체층(35)은 기판(10) 위에 에피택셜 형성된다. 제1 반도체층(30)의 두께는 제2 반도체층(35)의 두께 이상이며, 약 5 nm 내지 약 50 nm의 범위에 또는 일부 실시형태에서는 약 10 nm 내지 약 30 nm의 범위에 속한다. 제2 반도체층(35)의 두께는 약 5 nm 내지 약 30 nm의 범위에 속하거나, 약 10 nm 내지 약 20 nm의 범위에 속할 수 있다. 제1 반도체층(30)의 두께는 서로 같을 수도 또는 다를 수도 있다.
일부 실시형태에 있어서, 하단의 제2 반도체층(35B)(기판(10)에 가장 가까운 층)은 나머지 제2 반도체층보다 더 두껍다. 하단의 제2 반도체층(35B)의 두께는 일부 실시형태에서는 약 10 nm 내지 약 50 nm의 범위에 속하거나, 다른 실시형태에서는 약 20 nm 내지 약 40 nm의 범위에 속한다.
다음으로, 도 3a와 도 3b에 도시하는 바와 같이, 제1 및 제2 반도체층(30, 35)의 적층된 층들은 포토리소그래피 및 에칭을 비롯한 패터닝 작업을 이용해서 패터닝되어, 적층된 층들이 Y 방향으로 연장되는 핀 구조(33) 내에 형성된다. 도 3b는 평면도이고, 도 3a는 도 3b의 선 X1-X1에 대응한다. 기판(10)의 부분(p웰과 n웰)도 핀 구조의 바닥부가 기판(10)의 일부를 포함하도록 에칭된다. 에칭에 있어서, 실리콘 산화물 및/또는 실리콘 질화물을 포함하는 하드 마스크 패턴 또는 포토레지스트 패턴 같은 마스크 패턴이 이용될 수 있다.
X 방향을 따른 핀 구조의 폭(W1)은 일부 실시형태에서는 약 20 nm 내지 약 40 nm의 범위에 속하고, 약 25 nm 내지 약 30 nm의 범위에 속한다. 폭(W1)은 실질적으로 GAA FET의 채널 길이를 규정한다. 핀 구조의 Z 방향을 따른 높이(H1)는 약 100 nm 내지 약 200 nm의 범위에 속한다.
핀 구조가 형성된 후에, 도 4에 도시하는 바와 같이 핀 구조(33) 전체가 매립될 수 있도록 절연 재료의 하나 이상의 층을 포함하는 절연층(19)이 기판 위에 형성된다. 절연층(19)용 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, FSG(fluoride-doped silicate glass), 또는 로우 K(low-K) 유전체 재료를 포함할 수 있다. 절연층(19)이 형성된 다음 어닐 작업이 수행될 수 있다. 그런 다음, CMP(chemical mechanical polishing) 방법 및/또는 에치백 방법 등의 평탄화 작업이 수행되어, 핀 구조의 상위면이 절연 재료층으로부터 노출되게 된다.
그리고, 절연층(19)은 리세싱되어 도 5에 도시하는 바와 같이 격리층(20)(또는 소위 "STI(shallow-trench-isolation)층)을 형성한다. 일 실시형태에 있어서, 격리층(20)의 상면은 도 5에 도시하는 바와 같이 하단의 제2 반도체층(35B)의 바닥부에 위치한다. 다른 실시형태에 있어서, 격리층(20)의 상면은 하단의 제2 반도체층(35B)의 상면과 하면 사이에 위치한다. 격리층(20)의 상면으로부터 핀 구조의 Z 방향을 따른 높이(H2)는 약 80 nm 내지 약 120 nm의 범위에 속한다.
도 6a 내지 도 6d는 희생성 게이트 구조가 형성된 후의 구조를 도시하고 있다. 도 6d는 평면도이고, 도 6a는 도 6d의 선 Y1-Y1을 따른 단면도이며, 도 6b는 도 6d의 선 X2-X2를 따른 단면도이며, 도 6c는 도 6d의 선 X3-X3을 따른 단면도이다.
희생성 게이트 구조는 희생성 게이트 전극(40)과 희생성 게이트 유전체층(45)을 포함한다. 희생성 게이트 구조는 채널 영역이 되는 핀 구조 위에 형성된다. 희생성 게이트 구조는 GAA FET의 채널 영역을 규정한다.
희생성 게이트 구조는 핀 구조와 격리 구조(20) 위에 희생성 게이트 유전체층을 성막하는 제1 블랭킷에 의해 형성된다. 희생성 게이트 유전체층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물로 제조된 하나 이상의 층을 포함할 수 있다. 희생성 게이트 유전체층의 두께는 일부 실시형태에서 약 1 nm 내지 약 5 nm의 범위에 속한다. 그런 다음 희생성 게이트 전극층이 희생성 게이트 유전체층 상에 그리고 핀 구조 위에 블랭킷 성막되어, 핀 구조 전체가 희생성 게이트 전극층 내에 매립된다. 희생성 게이트 전극층은 다결정 실리콘 또는 비정질 실리콘 같은 실리콘을 포함한다. 희생성 게이트 전극층의 두께는 일부 실시형태에서 약 100 nm 내지 약 200 nm의 범위에 속한다. 일부 실시형태에 있어서, 희생성 게이트 전극층에는 평탄화 작업이 이루어진다. 희생성 게이트 유전체층과 희생성 게이트 전극층은 LPCVD(low pressure CVD)과 PECVD(plasma enhanced CVD), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 기타 적절한 공정을 포함하는 화학적 기상 증착(CVD)을 이용해 성막될 수 있다.
다음으로, 희생성 게이트 전극(40)과 희생성 게이트 유전체층(45)을 형성하도록 패터닝 작업이 행해진다. 희생성 게이트 구조는 그후의 희생성 반도체층(35)의 제거시에 핀 구조의 채널 영역을 보호하는 역할을 한다. 희생성 게이트 구조를 패터닝함으로써, 제1 및 제2 반도체층의 적층된 층들이 도 6a와 도 6b에 도시하는 바와 같이, 희생성 게이트 구조의 대향 측면 상에서 일부 노출된다. 희생성 게이트 유전체층이 희생성 게이트 전극(40)의 패터닝 및 형성시에 에칭 정지층으로서 기능함으로써, 핀이 손상되는 것을 방지한다. 희생성 게이트 유전체층은 건식 및/또는 습식 에칭 공정을 이용하여 핀 구조의 상단 및 측벽으로부터 제거된다.
희생성 게이트 구조가 형성된 후에, 도 7a에 도시하는 바와 같이 희생성 게이트 전극(40)의 상단 위에 보호캡(47)이 형성된다. 도 7a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 7b는 도 6d의 선 X2-X2에 대응하는 단면도이다. 보호캡(47)은 선택적인 구조로서, 일부 실시형태에서는 보호캡(47)이 형성되지 않는다.
또한, 도 8a와 도 8b에 도시하는 바와 같이, 측벽 스페이서층(140)이 희생성 게이트 구조의 대향 측벽 상에 형성된다. 도 8a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 8b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
측벽 스페이서층(140)은 CVD 또는 기타 적절한 공정을 이용해서 형성될 수 있다. 일 실시형태에 있어서, SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합을 포함하는 실리콘 질화물계 재료 같은 그러나 이들에 한정되지 않는 등각 유전체 스페이서층이 전체 구조 위에 제1 블랭킷 성막된다. 유전체 스페이서층은 측벽 같은 수직면과 희생성 게이트 구조의 상단 같은 수평면 양쪽에 실질적으로 같은 두께로 형성되도록 등각 방식으로 성막된다. 일부 실시형태에 있어서, 유전체 스페이서층은 약 2 nm 내지 약 10 nm의 범위에 속하는 두께로 성막된다. 다음으로, 예컨대 RIE(reactive ion etching)를 이용해 유전체 스페이서층 상에 이방성 에칭이 행해진다. 이방성 에칭 공정시에, 유전체 스페이서층 대부분이 수평면으로부터 제거되어, 노출된 핀의 측벽 및 희생성 게이트 구조의 측벽 같은 수직면 상에 유전체 스페이서층이 남는다. 다음으로, 노출된 핀 구조의 측벽으로부터 잔여 유전체 스페이서층을 제거하기 위해 등방성 에칭이 행해져, 희생성 게이트 구조의 대향 측벽 상에 측벽 스페이서층(140)이 남는다. 일 실시형태에 있어서, 등방성 에칭은 습식 에칭 공정이다.
그런 다음, 도 9b에 도시하는 바와 같이, n웰(12)(즉, p채널 영역) 위에 형성된 측벽 스페이서층(140)이 제거된다. 도 9a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 9b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
측벽 스페이서층(140)은 건식 에칭 및/또는 습식 에칭에 의해 제거될 수 있다. 에칭 작업시에, p웰(11)(즉, n채널 FET 영역) 위에 형성된 핀 구조는 예컨대 포토 레지시트층으로 덮인다. 또한, 희생성 게이트 구조(40, 45) 상에 배치된 측벽 스페이서층(140)은 보호캡(47)에 의해 에칭으로부터 보호된다.
일부 실시형태에 있어서, 도 9b에 도시하는 바와 같이, 측벽 스페이서층(140)의 일부분(142)은 격리층(20)의 표면 부근에 남아 있다. 다른 실시형태에 있어서, 측벽 스페이서층(140)은 n웰(12)(즉, p채널 FET 영역) 위의 핀 구조로부터 완전히 제거된다.
p채널 FET 영역용 핀 구조로부터 측벽 스페이서층(140)을 제거한 후에, 제1 반도체층(30)은 도 10a와 도 10b에 도시하는 바와 같이, 게이트 구조로 덮이지 않는 p채널 FET용 핀 구조로부터 제거된다. 도 10a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 10b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
제1 반도체층(30)은 제2 반도체층(35)과 대조적으로 제1 반도체층(30)을 선택적으로 에칭할 수 있는 에칭제를 이용해서 제거될 수 있다.
제1 반도체층(30)이 Ge 또는 Ge계 화합물이고 제2 반도체층(35)이 Si 또는 SiGe인 경우, 제1 반도체층(30)은 NH4OH(ammonium hydroxide), TMAH(tetramethylammonium hydroxide), EDP(ethylenediamine pyrocatechol), 또는 KOH(potassium hydroxide) 용액과 같으나 이들에 한정되지 않는 습식 에칭제를 이용해서 선택적으로 제거될 수 있다.
제1 반도체층(30)이 Si 또는 Si계 화합물이고 제2 반도체층(35)이 Ge 또는 SiGe인 경우, 제1 반도체층(30)은 NH4OH(ammonium hydroxide), TMAH(tetramethylammonium hydroxide), EDP(ethylenediamine pyrocatechol), 또는 KOH(potassium hydroxide) 용액과 같으나 이들에 한정되지 않는 습식 에칭제를 이용해서 선택적으로 제거될 수 있다.
도 10a에 도시하는 바와 같이, 게이트 구조 아래의 제1 반도체층(30)은 이 작업으로 제거되지 않는다.
그런 다음, p채널 FET용 제1 소스/드레인(S/D)층(210)이 도 11a와 도 11b에 도시하는 바와 같이, p채널 영역에서 제2 반도체층(35) 상에 그리고 주위에 형성된다. 도 11a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 11b는 도 6d의 선 X2-X2에 대응하는 단면도이다. 제1 S/D층(210)의 재료는 Si, Ge, SiGe, GeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP 중 하나 이상일 수 있다.
본 실시형태에 있어서, 제1 S/D층(210)은 Si1 - xGex를 포함하며, 여기서 x는 0.3 이상이고, 일부 실시형태에서는 x가 약 0.3 내지 약 0.8의 범위에 속한다. Si1 -xGe는 본 개시내용에서는 SiGe로 간단히 칭해질 수도 있다.
p채널 S/D 구조가 형성된 후에, 도 12a와 도 12b에 도시하는 바와 같이, 제1 및 제2 반도체층(30, 35)를 포함하는, p웰(11) 위의 n채널 FET용 핀 구조는 제거된다. 도 12a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 12b는 도 6d의 선 X2-X2에 대응하는 단면도이다. 이에, 측벽 스페이서층(140)에 의해 규정되는 스페이스(145)가 형성된다.
그런 다음, 도 13a와 도 13b에 도시하는 바와 같이, 제2 S/D층(215)이 스페이스(145)에 형성된다. 도 13a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 13b는 도 6d의 선 X2-X2에 대응하는 단면도이다. 제1 S/D층(210)의 재료는 Si, Ge, SiGe, GeSn, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP 중 하나 이상일 수 있다. 본 실시형태에 있어서, 제2 S/D층(215)은 Si1 - xGex를 포함하며, 여기서 x는 약 0.4 이상이고, 일부 실시형태에서는 x가 약 0.7 내지 약 1.0의 범위에 속한다.
n채널 FET용 S/D 구조가 형성된 후에, 전체 구조 위에 층간 유전체층(ILD)(50)이 형성되고, 그런 다음, 도 14a와 도 14b에 도시하는 바와 같이, 게이트 희생성 전극층(40)의 상위면이 노출되도록 층간 유전체층(50)의 상위부가 CMP 작업에 의해 평탄화된다. 도 14a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 14b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
ILD층(50)의 재료는 SiCOH과 SiOC 같은, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머 등의 유기 재료가 ILD층(50)에 이용될 수도 있다.
희생성 게이트 전극(40)과 희생성 게이트 유전체층(45)가 도 15a와 도 15b에 도시하는 바와 같이 제거되어 핀 구조를 노출한다. 도 15a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 15b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
ILD층(50)은 희생성 게이트 구조의 제거시에 제1 및 제2 S/D 구조(210, 215)를 보호한다. 희생성 게이트 구조는 건식 에칭 및/또는 습식 에칭을 이용해 제거될 수 있다. 희생성 게이트 전극(40)이 폴리실리콘이고 ILD층(50)이 실리콘 산화물일 경우, TMAH 용액 등의 습식 에칭제가 희생성 게이트 전극(40)을 선택적으로 제거하는데 이용될 수 있다. 그 후에 희생성 게이트 유전체층(45)은 플라즈마 건식 에칭 및/또는 습식 에칭을 이용해 제거된다. 희생성 게이트 구조를 제거함으로써, 제1 반도체층(30)과 제2 반도체층(35)의 측면들이 노출된다.
노출된 핀 구조에서 제1 반도체층(30)들 사이에 위치한 제2 반도체층(35)을 스페이스(150) 형성을 위해 제거함으로써, 도 16a에 도시하는 바와 같이 와이어형 또는 막대기형의 채널 영역(110)이 형성된다. 도 16a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 16b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
제2 반도체층(35)은 제1 반도체층(30)과 대조적으로 희생성 반도체층(35)을 선택적으로 에칭할 수 있는 에칭제를 이용해서 제거될 수 있다.
제1 반도체층(30)이 Ge 또는 Ge계 화합물이고 제2 반도체층(35)이 Si 또는 SiGe인 경우, 희생성 반도체층(35)은 NH4OH(ammonium hydroxide), TMAH(tetramethylammonium hydroxide), EDP(ethylenediamine pyrocatechol), 또는 KOH(potassium hydroxide) 용액과 같으나 이들에 한정되지 않는 습식 에칭제를 이용해서 선택적으로 제거될 수 있다.
제1 반도체층(30)이 Si 또는 Si계 화합물이고 희생성 반도체층(35)이 Ge 또는 SiGe인 경우, 희생성 반도체층(35)은 수성 카르복실산/질산/HF 용액 및 수성 시트르산/질산/HF 용액과 같으나 이들에 한정되지 않는 습식 에칭제를 이용해서 선택적으로 제거될 수 있다.
제2 반도체층(35)을 제거함으로써, 제1 반도체층(30)(채널 영역(110))들 사이에 스페이스 또는 보이드(150)가 형성된다. 제1 반도체층(30)들 사이의 스페이스 또는 보이드(150)는 약 5 nm 내지 약 30 nm의 범위에 속하는 두께를 갖는다.
잔여 제1 반도체층(30)이 채널 영역(110)의 수직 어레이를 형성하며, 이 채널 영역 각각은 p채널 영역 내의 제1 S/D층(210)과 n채널 영역 내의 제2 S/D층(215) 중 대응하는 하나에 결합된다. 제1 채널 영역(110)의 재료는 제1 S/D층(210, 215)의 재료와는 상이한 격자 상수를 갖는 것임을 알아야 한다. 채널 영역(110)은 일부 실시형태에서는 약 5 nm 내지 약 50 nm의 범위에 속하는 두께를 갖고, 다른 실시형태에서는 약 5 nm 내지 약 30 nm의 범위에 속하는 두께를 갖는다.
스페이스(150)가 형성된 후에, 도 17a에 도시하는 바와 같이 게이트 유전체층(120)이 각각의 채널 영역(110) 주위에 형성되고, 게이트 전극층(130)이 게이트 유전체층(120) 상에 형성된다. 도 17a는 도 6d의 선 Y1-Y1에 대응하는 단면도이고, 도 17b는 도 6d의 선 X2-X2에 대응하는 단면도이다.
소정의 실시형태에 있어서, 게이트 유전체층(120)은 실리콘 산화물, 실리콘 질화물, 또는 하이k 유전체 재료, 기타 적절한 유전체 재료, 및/또는 이들의 조합 등의 유전체 재료로 된 하나 이상의 층을 포함한다. 하이k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 기타 적절한 하이k 유전체 재료, 및/또는 이들의 조합을 포함한다.
게이트 유전체층(120)은 CVD, ALD 또는 임의의 적절한 방법으로 형성될 수 있다. 일 실시형태에 있어서, 게이트 유전체층(120)을 각각의 채널 영역(110) 주위에서 균일한 두께를 갖게 형성하는 것을 보장하기 위해 ALD 등의 고등각 성막 공정을 이용해서 게이트 유전체층(120)이 형성된다. 게이트 유전체층(120)의 두께는 일부 실시형태에서 약 1 nm 내지 약 6 nm의 범위에 속한다. 또한 게이트 유전체층(120)은 ILD(50)의 표면(도시 생략) 위에 형성된다.
게이트 전극층(130)은 각각의 채널 영역(110)을 둘러싸도록 게이트 유전체층(120) 상에 형성된다.
게이트 전극(130)은 폴리실리콘, 알루미늄, 구리, 티탄, 탄탈, 텅스텐, 코발트, 몰리브덴, 탄탈 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 기타 적절한 재료, 및/또는 이들의 조합 같은 전도성 재료로 제조된 하나 이상의 층을 포함한다.
게이트 전극층(130)은 CVD, ALD, 전기 도금, 또는 기타 적절한 방법으로 형성될 수 있다. 또한 게이트 전극층은 ILD(50)의 상위면 위에 성막된다. ILD층(50) 위에 형성된 게이트 전극층 및 게이트 유전체층은 이어서, 도 17a에 도시하는 바와 같이 ILD층(50)의 최상면이 드러날 때까지, 예컨대 CMP를 이용해서 평탄화된다.
본 개시내용의 소정의 실시형태에 있어서, 하나 이상의 일함수 조절층(도시 생략)이 게이트 유전체층(120)과 게이트 전극(130) 사이에 개재된다. 일함수 조절층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층 등의 전도성 재료로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 이용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 이용된다. 일함수 조절층은 ALD, PVD, CVD, e-빔 기화(evaporation), 또는 기타 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조절층은 상이한 금속층을 이용할 수 있는 n채널 FET와 p채널 FET마다 별도로 형성될 수도 있다.
게이트 전극층(130)을 형성함으로써, 스페이스(150)는 게이트 전극층(130)의 재료로 전체가 충전된다. 일부 실시형태에서는, 스페이스(150)가 전체적으로 충전되지 않아, 보이드 또는 슬릿을 형성한다.
상기 실시형태에 있어서, FET 하나마다 수직 방향의 채널 영역(110)의 수가 2개이다. 그러나, 채널 영역의 수는 3개 이상일 수도 있다. 이 경우에, 수직 방향의 제2 반도체층(35)의 수도 증가한다.
상기 실시형태에 있어서, p채널 FET용 S/D 구조가 먼저 형성된 다음에, n채널 FET용 S/D 구조가 형성된다. 다른 실시형태에 있어서, n채널 FET용 S/D 구조가 먼저 형성된 다음에, p채널 FET용 S/D 구조가 형성된다.
도 17a와 도 17b를 참조하면, 기판(10) 위에 GAA FET 디바이스가 배치된다. p채널 GAA FET는 게이트 구조(120 및 130), 채널 영역(110) 및 소스/드레인 영역(210)을 포함하고, n채널 GAA FET는 게이트 구조(120 및 130), 채널 영역(110) 및 소스/드레인 영역(215)을 포함한다.
X 방향으로 연장되는 채널 영역(110)은 소스 영역과 드레인 영역 사이에 배치된다. Y 방향으로 연장되는 게이트 구조는 게이트 유전체층(120)과 게이트 전극층(130)을 포함한다. 게이트 유전체층(120)은 각 채널 영역(110)에 있어서, X 방향의 채널 영역(110)의 단부를 제외한, 그 영역의 측면 상에 그리고 주위 전체에 형성되며, 채널 영역(110)은 소스 및 드레인 영역(210 또는 215)에 결합된다. 게이트 전극층(130)은 게이트 유전체층(120) 상에 형성되며, 각각의 채널 영역(110)을 완전히 둘러싼다. 게이트 구조는 게이트 유전체층(120) 상에 배치된 측벽 스페이서층을 더 포함한다. 게이트 구조의 아래에서, 게이트 유전체층(120)과 게이트 전극층(130)으로 감싸인 채널 영역이 따로따로 배치된다.
p채널 FET의 소스/드레인(S/D) 영역은 Z 방향으로 교대로 적층된 제1 S/D층(210)(예를 들어, 제1 소스/드레인 영역 및 제4 소스/드레인 영역)과 제3 S/D층(35)(제2 반도체층으로 제조)(예를 들어, 제2 소스/드레인 영역 및 제3 소스/드레인 영역)을 포함한다. 제1 S/D층(210)은 채널 영역(110)에 각각 결합되고, 제3 S/D층(35)의 측면(X 방향의 횡단부)는 게이트 유전체와는 접촉하지만, 채널 영역(110)과는 접촉하지 않는다.
도 17a에 도시하는 바와 같이, 각 채널 영역(110)의 수직 방향(Z 방향)의 위치는 각 제1 S/D층(210)의 위치와 실질적으로 동일하다. 수직 방향으로 인접한 채널 영역(110)들 사이의 스페이스는 게이트 전극층(130)과 게이트 유전체층(120)으로 충전되며, 제3 S/D층(35)과 실질적으로 같은 높이로 위치한다.
일부 실시형태에 있어서, 채널 영역(110)은 도핑 또는 무도핑 Si 또는 Si계 화합물을 포함하고, 제1 S/D층(210)은 붕소(B) 등의 추가 도펀트의 유무와 상관없이 Ge 또는 Si1-xGex를 포함하는데, 이 경우 Si의 함량은 채널 영역(110)에서의 Si의 함량보다 적다. 채널 영역(110)이 도핑되지 않은 경우, 하전 캐리어의 산란(scattering)이 최소화될 수 있고, 채널 영역(110)에서의 캐리어 이동도가 상승할 수 있다. 일 실시형태에 있어서, 채널 영역(110)은 Si로 제조된다. 제3 S/D층(35)도 Si1-xGex를 포함할 수 있으며, 이 경우 Ge의 함량은 제1 S/D층(210)의 Ge 함량보다 적다. 일 실시형태에 있어서, 제1 S/D층(210)은 Si1-xGex를 포함하며, 여기서 x는 약 0.3 내지 약 0.8의 범위에 속하고, 제3 S/D층(35)은 Si1-yGey를 포함하며, 여기서 y는 약 0.1 내지 약 0.4의 범위에 속하며, y < x이다.
다른 실시형태에 있어서, 채널 영역(110)은 도핑 또는 무도핑 게르마늄(Ge) 또는 Ge계 화합물을 포함하고, 제1 S/D층(210)은 붕소(B) 등의 추가 도펀트의 유무와 상관없이 Si 또는 Si1 - xGex를 포함하는데, 이 경우 Ge의 함량은 채널 영역(110)에서의 Ge의 함량보다 적다.
컨택/비아, 배선 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피쳐를 형성하기 위해 GAA FET에 추가 CMOS 공정이 행해질 수 있는 것은 물론이다.
여기에서 설명하는 다양한 실시형태 또는 예는 종래기술을 능가한 여러가지 효과를 제공한다. 예를 들어, 본 개시내용에 있어서, 소스/드레인 영역에 적층형 구조를 이용함으로써, 소스/드레인 영역이 Si1 - xGex의 단일층으로 제조되는 경우와 비교해서, 채널 영역에 접속되는 소스 및 드레인 영역의 Ge 함량을 더 높게 하는 것이 가능하다. 또한, 하나의 층에서 Ge의 함량을 더욱 균일하게 하여, 채널 영역에 대해 더 높은 응력을 제공함으로써 디바이스 성능의 향상이 실현된다.
본 명세서에서 모든 효과에 대해 논의한 것은 아니며, 특정 효과가 모든 실시형태 또는 실시예에 필요한 것은 않으며, 다른 실시형태 또는 실시예가 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 제1 채널 영역과, 기판 위에 배치된 제1 소스 영역 및 제1 드레인 영역으로서, 상기 제1 소스 영역 및 제1 드레인 영역은 상기 제1 채널 영역이 제1 소스 영역과 제1 드레인 영역 사이에 배치되도록, 제1 채널 영역에 접속되는 것인 상기 제1 소스 영역 및 제1 드레인 영역과, 상기 제1 채널 영역 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 유전체층과, 상기 게이트 유전체층 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 전극층과, 상기 기판 위에 그리고 상기 제1 소스 영역과 상기 제1 드레인 영역 아래에 각각 배치된 제2 소스 영역 및 제2 드레인 영역을 포함한다. 상기 제2 소스 영역 및 제2 드레인 영역은 상기 게이트 유전체층과 접촉한다. 상기 제1 소스 영역 및 제1 드레인 영역의 격자 상수는 상기 제2 소스 영역 및 제2 드레인 영역의 격자 상수와 상이하다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 p채널 FET과 n채널 FET을 포함한다. p채널 FET과 n채널 FET 각각은 기판 위에 배치된 핀 구조와, 핀 구조를 부분적으로 덮는 게이트 구조와, 상기 게이트 구조에 의해 덮이지 않는 핀 구조 위에 형성된 소스 및 드레인(S/D) 구조를 포함한다. p채널 FET과 n채널 FET 각각의 게이트 구조는 기판 위에 배치된 제1 채널 영역과, 상기 제1 채널 영역 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 유전체층과, 상기 게이트 유전체층 상에 배치되며 상기 제1 채널 영역을 감싸는 게이트 전극층을 포함한다. p채널 FET에 있어서, S/D 구조는 제1 S/D층과, 상기 제1 S/D층과는 상이한 격자 상수를 갖는 제3 S/D층을 포함하고, 상기 제1 S/D층은 제1 채널 영역에 접속되며, 상기 제1 S/D층은 제1 채널 영역과는 상이한 격자 상수를 갖고, 상기 제3 S/D층의 측면이 상기 게이트 유전체층과 접촉한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법은 다음의 단계들을 포함한다. 수직 방향의 제2 반도체층 사이에 개재되는 제1 반도체층이 기판 위에 형성된다. 핀 구조가 제2 반도체층으로 제조된 희생성 층과 제1 반도체층으로 제조된 채널 영역을 포함하도록 제1 반도체층과 제2 반도체층이 핀 구조 내에 패터닝된다. 상기 희생성 게이트 구조가 핀 구조의 일부를 덮고 핀 구조의 잔여 부분은 노출되도록 핀 구조 위에 희생성 게이트 구조가 형성된다. 희생성 게이트 구조로 덮이지 않은 핀 구조의 잔여 부분은 제거된다. 소스/드레인 영역이 형성된다. 희생성 게이트 구조가 제거된다. 핀 구조 내의 희생성 층은 희생성 게이트 구조를 제거한 후에 채널 영역이 노출되도록 제거된다. 노출된 채널 영역 주위에 게이트 유전체층과 게이트 전극층이 형성된다. 소스/드레인(S/D) 영역의 형성은, 제2 반도체층의 적어도 하나가 노출되도록 제1 반도체층을 제거하는 단계와, 노출된 제2 반도체층 위에 그리고 그 주위에 제1 S/D층을 형성하는 단계를 포함한다. 제1 S/D층은 채널 영역에 접속되고, S/D 영역 내의 제2 반도체층의 측면은 게이트 유전체층과 접촉하며, 제1 S/D층의 격자 상수는 제2 반도체층의 격자 상수와 그리고 채널 영역의 격자 상수와 상이하다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 게이트 올 어라운드(gate-all-around) 전계 효과 트랜지스터(GAA FET)를 포함하는 반도체 디바이스에 있어서,
    상기 GAA FET은,
    기판 위에 배치된 제1 채널 영역과,
    상기 기판 위에 배치된 제1 소스 영역 및 제1 드레인 영역으로서, 상기 제1 소스 영역 및 제1 드레인 영역은 상기 제1 채널 영역이 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 배치되도록 상기 제1 채널 영역에 접속되는 것인, 상기 제1 소스 영역 및 제1 드레인 영역과,
    상기 제1 채널 영역 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 유전체층과,
    상기 게이트 유전체층 상에 배치되며 상기 제1 채널 영역을 감싸는 게이트 전극층과,
    상기 기판 위에 그리고 상기 제1 소스 영역 및 제1 드레인 영역 아래에 각각 배치되는 제2 소스 영역 및 제2 드레인 영역
    을 포함하고,
    상기 제2 소스 영역 및 제2 드레인 영역은 상기 게이트 유전체층과 접촉하며,
    상기 제1 소스 영역 및 제1 드레인 영역의 격자 상수는 상기 제2 소스 영역 및 제2 드레인 영역의 격자 상수와는 상이하고,
    단면에서 보았을 때, 상기 제1 소스 영역은 상기 제2 소스 영역을 완전히 둘러싸고, 상기 제1 드레인 영역은 상기 제2 드레인 영역을 완전히 둘러싸는 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판의 표면에 직각인 수직 방향으로 상기 제1 채널 영역과 상기 기판 사이에 그리고 상기 기판의 표면에 평행한 수평 방향으로 상기 제2 소스 영역과 제2 드레인 영역 사이에 스페이스가 제공되고,
    상기 스페이스는 상기 게이트 유전체층과 상기 게이트 전극층으로 충전되는 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 채널 영역은 Si 또는 Si계 화합물로 제조되고,
    상기 제1 소스 영역 및 제1 드레인 영역은 Ge 또는 SiGe로 제조되는 것인 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제2 소스 영역 및 제2 드레인 영역은 SiGe로 제조되고,
    상기 제2 소스 영역 및 제2 드레인 영역의 Ge 함량은 상기 제1 소스 영역 및 제1 드레인 영역의 Ge 함량보다 적은 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 GAA FET은,
    상기 게이트 유전체층과 상기 게이트 전극층으로 충전된 스페이스를 구비한, 상기 제1 채널 영역 위에 배치되는 제2 채널 영역으로서, 상기 제2 채널 영역은 상기 게이트 유전체층과 상기 게이트 전극층으로 감싸이는 것인, 상기 제2 채널 영역과,
    상기 제1 소스 영역 위에 배치된 제3 소스 영역, 및 상기 제1 드레인 영역 위에 배치된 제3 드레인 영역과,
    상기 제3 소스 영역 위에 배치되며 상기 제2 채널 영역에 접속되는 제4 소스 영역과,
    상기 제3 드레인 영역 위에 배치된 제4 드레인 영역으로서, 상기 제4 드레인 영역은 상기 제2 채널 영역이 상기 제4 소스 영역과 상기 제4 드레인 영역 사이에 배치되도록 상기 제2 채널 영역에 접속되는 것인, 상기 제4 드레인 영역
    을 더 포함하고,
    상기 제3 소스 영역 및 제3 드레인 영역의 격자 상수는 상기 제4 소스 영역 및 제4 드레인 영역의 격자 상수와는 상이한 것인 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 및 제2 채널 영역은 Si 또는 Si계 화합물로 제조되고,
    상기 제1 및 제4 소스 영역과 상기 제1 및 제4 드레인 영역은 Ge 또는 SiGe로 제조되는 것인 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제2 및 제3 소스 영역과 상기 제2 및 제3 드레인 영역은 SiGe로 제조되고,
    상기 제2 및 제3 소스 영역과 상기 제2 및 제3 드레인 영역의 Ge 함량은 상기 제1 및 제4 소스 영역과 상기 제1 및 제4 드레인 영역의 Ge 함량보다 적은 것인 반도체 디바이스.
  8. p채널 게이트 올 어라운드 전계 효과 트랜지스터(p-GAA FET)와 n채널 게이트 올 어라운드 전계 효과 트랜지스터(n-GAA FET)를 포함하는 반도체 디바이스에 있어서,
    상기 p-GAA FET과 상기 n-GAA FET은 각각,
    기판 위에 배치된 핀(fin) 구조와,
    상기 핀 구조를 부분적으로 덮는 게이트 구조와,
    상기 게이트 구조에 의해 덮이지 않는 상기 핀 구조 위에 형성된 소스 및 드레인(S/D) 구조
    를 포함하고,
    상기 p-GAA FET과 상기 n-GAA FET의 각각의 게이트 구조는,
    상기 기판 위에 배치된 제1 채널 영역과,
    상기 제1 채널 영역 상에 배치되어 상기 제1 채널 영역을 감싸는 게이트 유전체층과,
    상기 게이트 유전체층 상에 배치되며 상기 제1 채널 영역을 감싸는 게이트 전극층
    을 포함하며,
    상기 p-GAA FET에서,
    상기 S/D 구조는 제1 S/D층과, 상기 제1 S/D층과는 상이한 격자 상수를 갖는 제3 S/D층을 포함하고,
    상기 제1 S/D층은 상기 제1 채널 영역에 접속되며,
    상기 제1 S/D층은 상기 제1 채널 영역과는 상이한 격자 상수를 갖고,
    상기 제3 S/D층의 측면(side face)이 상기 게이트 유전체층과 접촉하고,
    상기 제3 S/D층은 제2 소스 영역을 포함하고, 상기 제1 S/D 층은 단면에서 보았을 때 상기 제2 소스 영역을 완전히 둘러싸는 제1 소스 영역을 포함하는 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 n-GAA FET에서,
    상기 S/D 구조는 제2 S/D층을 포함하고,
    상기 제2 S/D층은 상기 제1 채널 영역에 접속되며,
    상기 제2 S/D층은 상기 제1 채널 영역과는 상이한 격자 상수를 갖고,
    상기 제2 S/D층의 측면이 상기 게이트 유전체층과 접촉하는 것인 반도체 디바이스.
  10. 게이트 올 어라운드 전계 효과 트랜지스터(GAA FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 수직 방향으로 제2 반도체층 사이에 개재되는 제1 반도체층을 형성하는 단계와,
    핀 구조가, 상기 제2 반도체층으로 제조된 희생성 층과 상기 제1 반도체층으로 제조된 채널 영역을 포함하도록, 상기 제1 반도체층과 상기 제2 반도체층을 상기 핀 구조 내에 패터닝하는 단계와,
    희생성 게이트 구조가 상기 핀 구조의 일부를 덮고 상기 핀 구조의 잔여 부분은 노출되도록 상기 핀 구조 위에 상기 희생성 게이트 구조를 형성하는 단계와,
    상기 희생성 게이트 구조에 의해 덮이지 않는, 상기 핀 구조의 잔여 부분을 제거하는 단계와,
    소스/드레인 영역을 형성하는 단계와,
    상기 희생성 게이트 구조를 제거하는 단계와,
    상기 희생성 게이트 구조를 제거한 후에, 상기 채널 영역이 노출되도록 상기 핀 구조 내의 상기 희생성 층을 제거하는 단계와,
    노출된 채널 영역 주위에 게이트 유전체층과 게이트 전극층을 형성하는 단계
    를 포함하고,
    상기 소스/드레인(S/D) 영역을 형성하는 단계는,
    상기 제2 반도체층의 적어도 하나가 노출되도록 상기 제1 반도체층을 제거하는 단계와,
    노출된 제2 반도체층 상에 그리고 주위에 제1 S/D층을 형성하는 단계
    를 포함하며,
    상기 제1 S/D층은 상기 채널 영역에 접속되고,
    상기 S/D 영역 내의 상기 제2 반도체층의 측면이 상기 게이트 유전체층과 접촉하며,
    상기 제1 S/D층의 격자 상수는 상기 제2 반도체층의 격자 상수와 그리고 상기 채널 영역의 격자 상수와는 상이하고,
    상기 제2 반도체층은 제2 소스 영역을 포함하고, 상기 제1 S/D 층은 단면에서 보았을 때 상기 제2 소스 영역을 완전히 둘러싸는 제1 소스 영역을 포함하는 것인 반도체 디바이스 제조 방법.
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