KR20210102813A - 메모리 디바이스 및 그 제조 방법 - Google Patents

메모리 디바이스 및 그 제조 방법 Download PDF

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멩-셩 창
치아-은 후앙
이 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스가 개시된다. 반도체 디바이스는 기판 상에 형성되는 핀 기반의 구조체를 포함한다. 반도체 디바이스는, 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제1 나노시트를 포함한다. 반도체 디바이스는 핀 기반의 구조체의 제1 단부에 전기적으로 커플링되는 제1 소스/드레인(S/D) 영역을 포함한다. 반도체 디바이스는, 핀 기반의 구조체의 제2 단부 및 복수의 제1 나노시트의 제1 단부 둘 모두에 전기적으로 커플링되는 제2 S/D 영역을 포함한다. 반도체 디바이스는 복수의 제1 나노시트의 제2 단부에 전기적으로 커플링되는 제3 S/D 영역을 포함한다. 핀 기반의 구조체는 제1 결정 격자 방향을 가지며, 복수의 제1 나노시트는 제1 결정 격자 방향과는 상이한 제2 결정 격자 방향을 갖는다.

Description

메모리 디바이스 및 그 제조 방법{MEMORY DEVICES AND METHODS OF MANUFACTURING THEREOF}
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 몇몇 실시형태에서, 상이한 결정 격자 방향을 포함하는 메모리 디바이스에 관한 것이다.
집적 회로(integrated circuit; IC)는, IC가 전력이 차단되는 경우 데이터가 손실되지 않는 불휘발성 메모리(non-volatile memory; NVM)를 제공하기 위해 원타임 프로그래머블(one-time-programmable; OTP) 메모리를 때때로 포함한다. OTP 디바이스의 하나의 타입은 안티-퓨즈 메모리(anti-fuse memory)를 포함한다. 안티-퓨즈 메모리는 다수의 안티-퓨즈 메모리 셀(또는 비트 셀)을 포함하는데, 그 단자는 프로그래밍 이전에는 분리되고 프로그래밍 이후에는 단락(예를 들면, 연결)된다. 안티-퓨즈 메모리는 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 기술에 기초할 수도 있다. 예를 들면, 안티-퓨즈 메모리 셀은 프로그래밍 MOS 트랜지스터(또는 MOS 커패시터) 및 적어도 하나의 판독 MOS 트랜지스터를 포함할 수도 있다. 프로그래밍 MOS 트랜지스터의 게이트 유전체는 절연 파괴되어 프로그래밍 MOS 트랜지스터의 게이트 및 소스 또는 드레인 영역으로 하여금 인터커넥트되게 할 수도 있다. 프로그래밍 MOS 트랜지스터의 게이트 유전체가 절연 파괴되는지의 여부에 따라, 프로그래밍 MOS 트랜지스터 및 판독 MOS 트랜지스터를 통해 흐르는 결과적으로 나타나는 전류를 판독하는 것을 통해 안티-퓨즈 메모리 셀에 의해 상이한 데이터 비트가 제시될 수 있다. 안티-퓨즈 메모리는 리버스 엔지니어링 방지(reverse-engineering proofing)의 유리한 피쳐를 가지는데, 안티-퓨즈 셀의 프로그래밍 상태가 리버스 엔지니어링을 통해 결정될 수 없기 때문이다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 메모리 셀의 예시적인 회로도를 예시한다.
도 2는, 몇몇 실시형태에 따른, 다른 메모리 셀의 예시적인 회로도를 예시한다.
도 3은, 몇몇 실시형태에 따른, 메모리 디바이스의 사시도를 예시한다.
도 4는, 몇몇 실시형태에 따른, 메모리 디바이스를 제조하기 위한 예시적인 방법의 플로우차트를 예시한다.
도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22는, 몇몇 실시형태에 따른, 다양한 제조 단계에서의, 도 4의 방법에 의해 제조되는 메모리 디바이스의 단면도를 예시한다.
도 23은, 몇몇 실시형태에 따른, 다른 메모리 디바이스의 단면도를 예시한다.
도 24는, 몇몇 실시형태에 따른, 상이한 결정 격자 방향 사이의 절연 파괴 시간을 비교하는 플롯을 예시한다.
다음의 개시는 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
현대의 반도체 디바이스 제조 프로세스에서, 실리콘 채널 n 타입 전계 효과 트랜지스터(n-type field effect transistor; nFET) 및 실리콘 게르마늄 채널 p 타입 전계 효과 트랜지스터(p-type field effect transistor; pFET)와 같은 많은 수의 반도체 디바이스가 단일의 웨이퍼 상에 제조된다. 핀 기반의 트랜지스터(fin-based transistor)와 같은 비 평면형 트랜지스터 디바이스 아키텍쳐는 평면형 트랜지스터보다 증가된 디바이스 밀도 및 증가된 성능을 제공할 수 있다. 나노시트(또는 나노와이어) 트랜지스터와 같은 몇몇의 진보된 비 평면형 트랜지스터 디바이스 아키텍쳐는 핀 기반의 트랜지스터보다 성능을 더욱 증가시킬 수 있다. 채널이 게이트 스택에 의해 부분적으로 둘러싸이는(wrapped) 핀 기반의 트랜지스터에 비교되는 경우, 나노시트 트랜지스터는, 일반적으로, 채널 전류 흐름의 향상된 제어, 예를 들면, 유사한 사이즈의 핀 기반의 트랜지스터 및 나노시트 트랜지스터에 대한 상대적으로 큰 구동 전류를 위해 하나 이상의 나노시트 채널의 전체 둘레를 둘러싸는 게이트 스택을 포함한다.
핀 기반의 트랜지스터보다 우수한 나노시트 트랜지스터를 고려하여, 현존하는 메모리 디바이스 중 일부는 나노시트 트랜지스터 구성에서 대응하는 메모리 셀을 구성하였다. 예를 들면, 안티-퓨즈 메모리 셀은 프로그래밍 트랜지스터 및 판독 트랜지스(reading transistor)를 포함할 수도 있는데, 그 각각은 나노시트 트랜지스터로서 구성된다. 그러나, 현존하는 안티-퓨즈 메모리 셀의 프로그래밍 트랜지스터 및 판독 트랜지스터의 각각의 활성 평면(active plane)(예를 들면, 전도 채널의 하나 이상의 평면)은 동일한 또는 실질적으로 유사한 결정 격자 방향(결정학적 방향, 결정 방향 또는 결정성 방향), 예를 들면, <110> 결정 격자 방향을 통상적으로 공유한다. 프로그래밍 트랜지스터의 활성 평면이 <110> 결정 격자 방향을 갖는 경우, 프로그래밍 트랜지스터는 적절한 프로그래밍 성능(예를 들면, 낮은 절연 파괴 전압(VBD), 빠른 절연 파괴 시간(tBD), 등등)을 제공할 수도 있다. 그럼에도 불구하고, 판독 트랜지스터의 활성 평면이 <110> 결정 격자 방향을 갖는 경우, 판독 트랜지스터의 성능은 손상될 수도 있다. 예를 들면, 도 24의 베이불 플롯(Weibull plot)(X 축은 tBD를 나타내고 Y 축은 확률을 나타냄)에서, 활성 평면이 <110> 결정 격자 방향을 따라 연장되는 상태에서, 판독 트랜지스터의 게이트 유전체는, <100> 결정 격자 방향을 따라 연장되는 활성 평면을 갖는 것에 비교되는 경우, 상대적으로 더 짧은 tBD를 가질 수도 있는데, 이것은 판독 트랜지스터가 절연 파괴되지 않도록 설계될 때 통상적으로 바람직하지 않다. 따라서, 현존하는 안티-퓨즈 메모리 디바이스는 완전히 만족스럽지는 않다.
본 개시는 메모리 셀의 다양한 실시형태를 제공한다. 몇몇 실시형태에서, 개시된 메모리 셀은 프로그래밍 트랜지스터 및 하나 이상의 판독 트랜지스터를 포함하는 안티-퓨즈 메모리 셀을 포함한다. 프로그래밍 트랜지스터는 핀 기반의 트랜지스터로서 구성되고, 하나 이상의 판독 트랜지스터 각각은 나노시트 트랜지스터로서 구성된다. 핀 기반의 트랜지스터 및 하나 이상의 판독 트랜지스터는 하나 이상의 공유 소스/드레인 영역을 통해 서로 전기적으로 커플링된다. 게다가, 프로그래밍 트랜지스터의 활성 평면 및 하나 이상의 판독 트랜지스터의 활성 평면은 서로 상이하다. 예를 들면, 핀 기반의 프로그래밍 트랜지스터의 활성 평면은 <110> 결정 격자 방향을 가지도록 구성될 수도 있고, 나노시트 판독 트랜지스터(들)의 활성 평면은 <100> 결정 격자 방향을 가지도록 구성될 수도 있다. 일반적으로, 활성 평면이 <110> 결정 격자 방향을 갖는 경우 나노시트 트랜지스터는 상당히 확장된 tBD를 제시할 수 있다. 그와 같이, 프로그래밍 트랜지스터의 적절한 프로그래밍 성능을 유지하는 동안, 판독 트랜지스터의 신뢰성도 또한 향상될 수 있다.
도 1은, 몇몇 실시형태에 따른, 메모리 셀(100)의 예시적인 회로도를 예시한다. 도시되는 바와 같이, 메모리 셀(또는 때때로 메모리 비트 셀, 메모리 비트, 또는 비트로 지칭됨)(100)은 제1 트랜지스터(110) 및 제2 트랜지스터(120)를 포함한다. 제1 및 제2 트랜지스터(110 및 120)의 각각은 n 타입 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect-transistor; MOSFET)를 포함할 수도 있다. 트랜지스터(110 및 120) 각각은 다른 타입의 MOSFET, 예를 들면, p 타입 MOSFET를 포함할 수도 있다. 몇몇 다른 실시형태에서, 트랜지스터(110 또는 120) 중 적어도 하나는, 본 개시의 범위 내에서 유지되면서, 다른 타입의 전자 디바이스, 예를 들면, MOS 커패시터에 의해 대체될 수도 있다. 제1 트랜지스터(110)와 제2 트랜지스터(120)는 서로 전기적으로 직렬로 커플링된다. 예를 들면, 제1 트랜지스터(110S)의 소스는 제2 트랜지스터(120D)의 드레인에 연결된다.
메모리 셀(100)은, 예를 들면, 안티-퓨즈 셀과 같은 원타임 프로그래머블(OTP) 메모리 셀로서 구성될 수도 있다. 메모리 셀(100)은, 서로 직렬로 전기적으로 커플링되는 두 개의 트랜지스터를 포함하는 임의의 타입의 메모리 셀(예를 들면, NOR 타입 불휘발성 메모리 셀, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀, 2 트랜지스터 정적 랜덤 액세스 메모리(static random-access memory; SRMA) 셀, 등등)로서 구성될 수도 있다는 것이 이해된다.
메모리 셀(100)이 안티-퓨즈 셀로서 구성되는 경우, 제1 트랜지스터(110)는 프로그래밍 트랜지스터로서 기능할 수 있고, 제2 트랜지스터(120)는 판독 트랜지스터로서 기능할 수 있다. 그와 같이, 제1 트랜지스터(110D)의 드레인은 플로팅되고(예를 들면, 아무 것에도 커플링되지 않음), 제1 트랜지스터(110G)의 게이트는 프로그래밍 워드 라인(programming word line; WLP)(130)에 커플링되고; 제2 트랜지스터(120G)의 게이트는 판독 워드 라인(reading word line; WLR)(132)에 커플링되고, 제2 트랜지스터(120S)의 소스는 비트 라인(bit line; BL)(134)에 커플링된다.
메모리 셀(100)을 프로그래밍하기 위해, 판독 트랜지스터(120)는 WLR(132)을 통해 게이트(120G)에 고전압(예를 들면, 로직 하이 상태에 대응하는 양의 전압)을 공급하는 것에 의해 턴온된다. 판독 트랜지스터(120)가 턴온되기 이전에, 그와 동시에, 또는 그에 후속하여, 충분히 높은 전압(예를 들면, 절연 파괴 전압(breakdown voltage; VBD))이 WLP(130)에 인가되고, 저전압(예를 들면, 로직 로우 상태에 대응하는 양의 전압)이 BL(134)에 인가된다. (BL(134)에 인가되는) 저전압은 소스(110S)로 전달되고, 그 결과, VBD가 소스(110S) 및 게이트(110G) 양단에 생성되어 프로그래밍 트랜지스터(110)의 게이트 유전체의 일부(예를 들면, 소스(110S)와 게이트(110G) 사이의 일부)의 절연 파괴를 야기할 것이다. 프로그래밍 트랜지스터(110)의 게이트 유전체 이후, 게이트(110G)와 소스(110S)를 인터커넥트하는 부분의 거동은 등가적으로 저항성이다. 예를 들면, 그러한 부분은 저항기(136)로서 기능할 수도 있다. 프로그래밍 이전에(프로그래밍 트랜지스터(110)의 게이트 유전체가 절연 파괴되기 이전에), 판독 트랜지스터(120)가 턴온될 때, BL(134)과 WLP(130) 사이에는 전도 경로가 존재하지 않는다; 프로그래밍 이후에, 판독 트랜지스터(120)가 턴온될 때, BL(134)과 WLP(130) 사이에는 (예를 들면, 저항기(136)를 통한) 전도 경로가 존재한다.
메모리 셀(100)을 판독하기 위해, 프로그래밍과 유사하게, 판독 트랜지스터(120)는 턴온되고 BL(134)은 로직 로우 상태에 대응하는 전압에 커플링된다. 응답에서, 프로그래밍 트랜지스터(110G)의 게이트에는 양의 전압이 인가된다. 상기에서 논의되는 바와 같이, 프로그래밍 트랜지스터(110)의 게이트 유전체가 절연 파괴되지 않으면, BL(134)과 WLP(130) 사이에는 전도 경로가 존재하지 않는다. 따라서, 상대적으로 낮은 전류가 WLP(130)로부터, 트랜지스터(110 및 120)를 통해, BL(134)로 전도된다. 프로그래밍 트랜지스터(110)의 게이트 유전체가 절연 파괴되면, BL(134)과 WLP(130) 사이에 전도 경로가 존재한다. 따라서, 상대적으로 높은 전류가 WLP(130)로부터, 트랜지스터(110)(이제 저항기(136)와 등가임) 및 트랜지스터(120)를 통해, BL(134)로 전도된다. 그러한 저전류 및 고전류는, 때때로, 메모리 셀(110)의 Ioff 및 Ion으로서 각각 지칭될 수도 있다. BL(134)에 커플링되는 회로 컴포넌트(예를 들면, 감지 증폭기)는 Ioff를 Ion으로부터(또는 그 반대로) 구별할 수 있고, 따라서, 메모리 셀(100)이 로직 하이("1")를 나타내는지 또는 로직 로우("0")를 나타내는지의 여부를 결정할 수 있다. 예를 들면, Ion이 판독될 때, 메모리 셀(100)은 1을 나타낼 수도 있고; Ioff가 판독될 때, 메모리 셀(100)은 0을 나타낼 수도 있다.
도 2는, 몇몇 실시형태에 따른, 다른 메모리 셀(200)의 예시적인 회로도를 예시한다. 메모리 셀(200)은, 메모리 셀(200)이 추가적인 판독 트랜지스터를 포함한다는 점을 제외하면, 도 1의 메모리 셀(100)과 유사하다. 도시되는 바와 같이, 메모리 셀(200)은 제1 트랜지스터(202), 제2 트랜지스터(204), 및 제3 트랜지스터(206)를 포함한다. 제1, 제2, 및 제3 트랜지스터(202-206)의 각각은 n 타입 MOSFET를 포함할 수도 있다. 몇몇 다른 실시형태에서, 트랜지스터(202 내지 206)의 각각은, 본 개시의 범위 내에서 유지되면서, p 타입 MOSFET를 포함할 수도 있다. 제1 트랜지스터(202), 제2 트랜지스터(204), 및 제3 트랜지스터(206)는 서로 직렬로 전기적으로 커플링된다. 예를 들면, 제1 트랜지스터(202S)의 소스는 제2 트랜지스터(204D)의 드레인에 연결되고, 제2 트랜지스터(204S)의 소스는 제3 트랜지스터(206D)의 드레인에 연결된다. 메모리 셀(200)은 (상기에서 논의되는 바와 같이) 안티-퓨즈 셀로서 기능할 수도 있는데, 여기서 제1 트랜지스터(202)는 안티-퓨즈 셀의 프로그래밍 트랜지스터로서 기능하고, 제2 및 제3 트랜지스터(204 및 206)는, 집합적으로, 안티-퓨즈 셀의 판독 트랜지스터로서 기능한다. 메모리 셀(100)과 유사하게, 프로그래밍 트랜지스터(202G)의 게이트는 WLP(208)에 커플링되고, 판독 트랜지스터(204G 및 206G)의 게이트는 WLR0(210) 및 WLR1(212)에 각각 커플링되고, 판독 트랜지스터의 소스(206S)는 BL(214)에 커플링된다. 메모리 셀(200)의 동작은 메모리 셀(100)의 동작과 실질적으로 유사하며, 따라서, 논의는 반복되지 않을 것이다.
도 3을 참조하면, 핀 기반의 트랜지스터 및 나노시트 트랜지스터를 포함하는 예시적인 메모리 디바이스(300)의 사시도가 도시되어 있다. 몇몇 실시형태에 따르면, 메모리 디바이스(300)는, 프로그래밍 트랜지스터 및 판독 트랜지스터를 포함하는 안티-퓨즈 메모리 셀, 예를 들면, 메모리 셀(100)의 일부일 수도 있다. 도 3의 사시도는 메모리 디바이스(300)의 개요(overview)이며, 따라서, 메모리 디바이스(300)의 피쳐 중 일부는 도 3에서 식별되지 않을 수도 있다. 메모리 디바이스(300)의 더욱 상세한 피쳐는 도 5 내지 도 22의 단면도와 관련하여 도시되고 하기에서 논의될 것이다.
메모리 디바이스(300)는 프로그래밍 트랜지스터(302) 및 판독 트랜지스터(304)를 포함한다. 몇몇 실시형태에서, 프로그래밍 트랜지스터(302)는 핀 기반의 트랜지스터로서 구성되고, 판독 트랜지스터는 나노시트 트랜지스터로서 구성된다. 프로그래밍 트랜지스터(302) 및 판독 트랜지스터(304)는 반도체 구조체(예를 들면, 기판)(306) 상에 형성될 수도 있다(또는 포함할 수도 있다). 예를 들면, 반도체 구조체(306) 위에서, 메모리 디바이스(300)는 제1 게이트 구조체(308) 및 제2 게이트 구조체(310)를 포함한다. 제1 게이트 구조체(308) 및 제2 게이트 구조체(310)는, 서로 평행하게, 제1 횡방향(lateral direction)(예를 들면, Y 방향)을 따라 배향되고 신장될(elongated) 수도 있다. 제1 게이트 구조체(308)의 각각의 측면 상에는, 드레인/소스 영역(316) 및 드레인/소스 영역(318)이 형성된다. 제2 게이트 구조체(310)의 각각의 측면 상에는, 드레인/소스 영역(318) 및 드레인/소스 영역(320)이 형성된다. 제1 게이트 구조체(308)는, 각각의 단부에서 드레인/소스 영역(316 및 318)에 커플링되는 핀 기반의 구조체(312)를 가로지르도록 형성된다. 제2 게이트 구조체(310)는, 각각의 단부 상에서 드레인/소스 영역(318 및 320)에 커플링되는 복수의 나노시트(314a, 314b, 314c, 및 314d)를 둘러싸도록 형성된다. 몇몇 실시형태에서, 핀 기반의 구조체(312) 및 나노시트(314a-d)는, 드레인/소스 영역(316-320)이 서로 정렬되는 방향과 동일한 제2 횡방향(예를 들면, X 방향)을 따라 배향되고 신장될 수도 있다. 그와 같이, 드레인/소스 영역(316-320), 핀 기반의 구조체(312), 및 나노시트(314a-d)는, 반도체 구조체(306)(예를 들면, 반도체 기판/웨이퍼) 상에서 동일한 활성 영역(때때로 "산화물 정의(oxide definition; OD) 영역"으로 공지됨) 내에 형성될 수 있다. 도시되는 바와 같이, 나노시트(314a-d)는 (Y 방향을 따르는) 폭(W1)을 사용하여 특성 묘사될 수 있고, 핀 기반의 구조체(312)는 (Y 방향을 따르는) 폭(W2)을 사용하여 특성 묘사될 수 있는데, 여기서 W1은 W2보다 실질적으로 더 크다. 몇몇 다른 실시형태에서, W1은 W2와 동일할 수도 있거나 또는 실질적으로 유사할 수도 있다.
프로그래밍 트랜지스터(302)는, 게이트 구조체(308)(이것은 트랜지스터(302)의 게이트로서 기능함), 핀 형상의 구조체(312)(이것은 트랜지스터(302)의 전도 채널로서 기능함), 드레인/소스 영역(316)(이것은 트랜지스터(302)의 드레인으로서 기능함), 및 소스(318)(이것은 트랜지스터(302)의 소스로서 기능함)에 의해 형성될 수도 있다. 판독 트랜지스터(304)는, 게이트 구조체(310)(이것은 트랜지스터(302)의 게이트로서 기능함), 나노시트(314a-d)(이것은 집합적으로 트랜지스터(304)의 전도 채널로서 기능함), 드레인/소스 영역(318)(이것은 트랜지스터(304)의 드레인으로서 기능함), 드레인/소스 영역(320)(이것은 트랜지스터(304)의 소스로서 기능함)에 의해 형성될 수도 있다. 프로그래밍 트랜지스터(302) 및 판독 트랜지스터(304)는 드레인/소스 영역(318)을 통해 서로 직렬로 전기적으로 커플링된다.
본 개시의 다양한 실시형태에 따르면, 프로그래밍 트랜지스터(302)(핀 기반의 구조체(312)) 및 판독 트랜지스터(304)(나노시트(314a-d))의 각각의 전도 채널은 각각의 상이한 결정 격자 방향을 사용하여 특성 묘사될 수도 있다. 예를 들면, 핀 형상의 구조체(312)는 <110> 결정 격자 방향을 가질 수도 있고, 나노시트(314a-d)는 <100> 결정 격자 방향을 가질 수도 있다. 구체적으로, 프로그래밍 트랜지스터(302) 및 판독 트랜지스터(304)의 전도 채널의 각각의 "활성 평면"은 각각의 상이한 결정 평면(crystal plane)을 사용하여 특성 묘사될 수도 있다. 용어 "활성 평면"은 대응하는 트랜지스터가 자신의 전류의 대부분을 전도하는 평면을 지칭할 수도 있다. 예를 들면, 프로그래밍 트랜지스터(302)는 핀 기반의 구조체(302)의 측벽(302a)을 따라 활성 평면을 가질 수도 있고, 판독 트랜지스터(304)는, 나노시트의 각각의 상부 경계 및 하부 경계(예를 들면, 나노시트(314a)의 상부 경계(314a1) 및 하부 경계(314a2))를 따라 활성 평면을 가질 수도 있다. 몇몇 실시형태에서, 프로그래밍 트랜지스터(302)의 활성 평면(예를 들면, 312a)은 {110} 결정 평면(예를 들면, (110) 결정 평면)을 사용하여 특성 묘사될 수도 있고, 판독 트랜지스터(304)의 활성 평면(예를 들면, 314a1, 314a2)은 {100} 결정 평면(예를 들면, (100) 결정 평면)을 사용하여 특성 묘사될 수도 있다.
이하, 본 개시의 실시형태의 이해를 용이하게 하기 위해 결정학이 간략하게 설명될 것이다. 결정 구조를 다룸에 있어서, 격자 평면(lattice plane) 또는 격자 방향(lattice direction)을 언급하는 것이 유용하다. 평면 또는 방향을 설명하기 위해 사용되는 표기법에서, 격자에서의 평면의 위치 또는 벡터의 방향을 나타내기 위해 세 개의 정수의 세트가 채택된다. 결정 격자에서 소정의 평면을 설명하기 위해 사용되는 세 개의 정수는 하기에서 기술되는 바와 같이 결정될 수도 있다.
최초, 소정의 평면이 세 개의 결정 축을 만나는 교점이 발견되고 기본 벡터의 정수 배로서 표현된다. 이 경우, 평면과 결정 축 사이의 교점이 발견될 때까지, 평면은 자신의 방위를 그대로 유지하면서 이동될 수도 있다. 교점의 역수가 취해지고, 동일한 관계를 유지하면서 가장 작은 정수 비율을 갖는 세 개의 정수 h, k 및 l의 세트가 획득된다. 세 개의 정수 h, k 및 l은 둥근 괄호 ()를 사용하여 표현될 수도 있다.
세 개의 정수 h, k 및 l의 세트는 밀러 지수(Miller index)로 지칭되며 격자에서 평행한 평면을 정의하기 위해 사용된다. 결정학의 관점에서, 격자에서의 많은 평면은 등가이다. 다시 말하면, 주어진 밀러 지수를 갖는 소정의 평면은, 단위 셀의 위치 및 방위를 선택하는 방법에 따라서만 격자 내에서 이동될 수도 있다. 즉, 결정 격자 축에 대하여 대칭인 평면은, 결정학적 측면에서 등가의 평면으로 칭해진다. 결정학적으로 등가인 평면은 둥근 괄호() 대신 구불구불한 괄호 {}를 사용하여 표현된다. 예를 들면, 결정 평면 {100}은 다수의 등가의 결정 평면: (100), (010) 및 (001)을 포함한다. 다른 예에서, 결정 평면 {110}은 다수의 등가의 결정 평면: (110), (011) 및 (101)을 포함한다.
한편, 격자에서의 방향은, 그 방향을 갖는 벡터의 성분과 동일한 관계를 갖는 세 개의 정수의 세트로서 나타내어진다. 벡터의 세 개의 성분은 기본 벡터의 적(product)으로서 표현되고, 가장 작은 정수 비율로 변환되며, 대괄호 []를 사용하여 표현된다. 격자 평면과 마찬가지로, 격자에서의 많은 방향은 등가이며, 등가의 방향은 각진 괄호 <>를 사용하여 표현된다. 예를 들면, 결정 격자 방향 <100>은 다수의 등가의 결정 격자 방향:
Figure pat00001
, 및
Figure pat00002
를 포함한다. 다른 예에서, 결정 격자 방향 <110>은 다수의 등가의 결정 격자 방향:
Figure pat00003
, 및
Figure pat00004
을 포함한다.
결정학의 전술한 개요로부터, 입방 결정(예를 들면, 실리콘)의 경우, 결정 평면 (001)은, 결정 격자 방향 [110]에 대응하는 결정 평면(110)에 대해 직각인 것을 알 수 있다. 다시 말하면, 결정 평면 {100}은, 결정 격자 방향 <110>에 대응하는 결정 평면 {110}에 대해 직각이다. 따라서, 결정 평면 {100}을 갖는 기판이 결정 격자 방향 <110>에서 에칭될 때, 기판의 에칭된 섹션은 결정 평면 {110}을 갖는다. 결정 평면 {111}을 갖는 기판이 결정 격자 방향 <100>에서 절단되는 경우, 기판의 절단 섹션은 결정 평면 {100}을 갖는다. 결정 평면 {111}을 갖는 기판이 결정 격자 방향 <110>에서 절단되는 경우, 기판의 절단 섹션은 결정 평면 {110}을 갖는다.
도 3을 다시 참조하면, 그리고 더 상세하게는, 게이트 구조체(310)는 다수의 게이트 스택을 포함할 수 있다. 게이트 스택의 각각은 하나 이상의 게이트 유전체 및 하나 이상의 게이트 금속(명확화를 위해 도 3에서 도시되지 않음)을 포함할 수도 있다. 게이트 스택 중 두 개는, 하나 이상의 나노시트 중 대응하는 하나를 집합적으로 둘러싸도록 구성된다. 예를 들면, 게이트 구조체(310)는 게이트 스택(311a, 311b, 311c, 311d, 311e)을 포함한다. 게이트 스택(311a-e)은 게이트 구조체(310)의 (Y 방향을 따른) 폭과 실질적으로 유사한 (Y 방향을 따른) 폭을 가질 수도 있고, 나노시트(314a-d)는, 게이트 스택(311a-e)의 폭보다 더 작은, (Y 방향을 따른) 폭(W1)을 사용하여 특성 묘사된다. 게이트 스택(311a-e) 각각은, 인접한 게이트 스택과 접촉하도록 Z 방향을 따라 연장되는 부분을 더 포함할 수도 있다. 그와 같이, 게이트 스택(311a-e) 중 두 개의 인접한 스택은 나노시트(314a-d) 중 대응하는 하나의 전체 둘레를 둘러쌀 수 있다.
예를 들면, 게이트 스택(311a 및 311b)은 나노시트(314a)의 적어도 네 개의 측면 주위에서 집합적으로 둘러쌀 수 있는데, 나노시트(314a)의 두 개의 측면은 드레인/소스 영역(318) 및 드레인/소스 영역(320)에 각각 커플링되고; 게이트 스택(311b 및 311c)은 나노시트(314b)의 적어도 네 개의 측면 주위에서 집합적으로 둘러쌀 수 있는데, 나노시트(314b)의 두 개의 측면은 드레인/소스 영역(318) 및 드레인/소스 영역(320)에 각각 커플링되고; 게이트 스택(311c 및 311d)은 나노시트(314c)의 적어도 네 개의 측면 주위에서 집합적으로 둘러쌀 수 있는데, 나노시트(314c)의 두 개의 측면은 드레인/소스 영역(318) 및 드레인/소스 영역(320)에 각각 커플링되고; 게이트 스택(311d 및 311e)은 나노시트(314d)의 적어도 네 개의 측면 주위에서 집합적으로 둘러쌀 수 있는데, 나노시트(314d)의 두 개의 측면은 드레인/소스 영역(318) 및 드레인/소스 영역(320)에 각각 커플링된다.
도 4는, 본 개시의 하나 이상의 실시형태에 따른, 메모리 디바이스를 형성하기 위한 방법(400)의 플로우차트를 예시한다. 방법(400)은, 직렬로 커플링되는 핀 기반의 프로그래밍 트랜지스터 및 나노시트 판독 트랜지스터를 포함하는 안티-퓨즈 메모리 셀을 형성하기 위해 사용될 수도 있다. 예를 들면, 방법(400)에서 설명되는 동작 중 적어도 일부는 메모리 디바이스(300)를 형성하기 위해 사용될 수도 있다. 방법(400)은 예에 불과하며, 본 개시를 제한하도록 의도되지는 않는다는 것을 유의한다. 따라서, 도 4의 방법(400) 이전에, 도중에, 그리고 이후에 추가적인 동작이 제공될 수도 있다는 것, 및 몇몇 다른 동작은 본원에서 간략하게만 설명될 수도 있다는 것이 이해된다.
방법(400)의 동작은, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22에서 도시되는 바와 같은 각각의 제조 단계에서의, 라인 A-A'을 따라 절단된 메모리 디바이스(300)의 단면도와 관련될 수도 있다. 몇몇 실시형태에서, 메모리 디바이스(300)는 마이크로프로세서, 다른 메모리 디바이스, 및/또는 다른 집적 회로(IC)에 포함될 수도 있거나 또는 다르게는 그들에 커플링될 수도 있다. 또한, 본 개시의 개념의 더 나은 이해를 위해 도 5 내지 도 22가 단순화된다. 도면이 메모리 디바이스(300)를 예시하지만, IC는 예시의 명확성의 목적을 위해 도 5 내지 도 22에서 도시되지 않은 인덕터, 저항기, 커패시터, 트랜지스터, 등등과 같은 다수의 다른 디바이스를 포함할 수도 있다는 것이 이해된다.
먼저 도 4를 참조하면, 간략한 개요에서, 방법(400)은 반도체 구조체가 제공되는 동작(402)으로 시작한다. 방법(400)은 반도체 기판의 제1 영역을 덮고 반도체 구조체의 제2 영역을 노출시키도록 패턴화된 마스크가 형성되는 동작(404)으로 진행한다. 방법(400)은 제2 영역에서 반도체 구조체를 에칭하는 것에 의해 리세스가 형성되는 동작(406)으로 진행한다. 방법(400)은 반도체 구조체를 덮도록 유전체 층이 퇴적되는 동작(408)으로 진행한다. 방법(400)은 유전체 층의 일부가 에칭되어 리세스의 하부 경계를 노출시키는 동작(410)으로 진행한다. 방법(400)은, 리세스 내에 교대로 적층되는 복수의 제1 및 제2 반도체 층이 에피택셜하게 성장되는 동작(412)으로 진행한다. 방법(400)은 연마 프로세스가 수행되는 동작(414)으로 진행한다. 방법(400)은 더미 게이트 스택이 형성되는 동작(416)으로 진행한다. 방법(400)은 제1 영역에서 핀 기반의 구조체가, 그리고 제2 영역에서 교대하는 나노시트 칼럼이 정의되는 동작(418)으로 진행한다. 방법(400)은 핀 기반의 구조체가 덮이는 동작(420)으로 진행한다. 방법(400)은 교대하는 나노시트 칼럼(column)의 제1 반도체 층의 단부 부분이 제거되는 동작(422)으로 진행한다. 방법(400)은 교대하는 나노시트 칼럼 내의 내부 스페이서가 형성되는 동작(424)으로 진행한다. 방법(400)은 드레인/소스 영역이 형성되는 동작(426)으로 진행한다. 방법(400)은 층간 유전체(ILD) 재료가 퇴적되는 동작(428)으로 진행한다. 방법(400)은 더미 게이트 스택이 제거되는 동작(430)으로 진행한다. 방법(400)은 교대하는 나노시트 칼럼의 제1 반도체 층이 제거되는 동작(432)으로 진행한다. 방법(400)은 게이트 유전체가 퇴적되는 동작(434)으로 진행한다. 방법(400)은 게이트 금속이 퇴적되는 동작(436)으로 진행한다.
동작(402)에 대응하는 도 5는, 다양한 제조 단계 중 하나에서의, 반도체 구조체(306)를 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 반도체 구조체(306)는 반도체 재료 기판, 예를 들면, 실리콘을 포함한다. 본 실시형태에서, 상기에서 설명된 결정학의 개요에 기초하여, 그러한 실리콘 기판의 결정 구조는 {100} 결정 평면(예를 들면, (100) 결정 평면)에서 상부 경계(306a)를 갖는다. 대안적으로, 반도체 구조체(306)는, 예를 들면, 게르마늄과 같은 다른 기본 반도체 재료를 포함할 수도 있다. 반도체 구조체(306)는 또한 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 인듐 비화물(indium arsenide), 및 인듐 인화물(indium phosphide)과 같은 화합물 반도체를 포함할 수도 있다. 반도체 구조체(306)는, 실리콘 게르마늄(silicon germanium), 실리콘 게르마늄 탄화물(silicon germanium carbide), 갈륨 비소 인화물(gallium arsenic phosphide), 및 갈륨 인듐 인화물(gallium indium phosphide)과 같은 합금 반도체를 포함할 수도 있다. 하나의 실시형태에서, 반도체 구조체(306)는 에피택셜 층을 포함한다. 예를 들면, 반도체 구조체(306)는 벌크 반도체 위에 놓이는 에피택셜 층을 가질 수도 있다. 더구나, 반도체 구조체(306)는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 구조체를 포함할 수도 있다. 예를 들면, 반도체 구조체(306)는, 주입된 산소에 의한 분리(separation by implanted oxygen; SIMOX) 또는 다른 적절한 기술, 예컨대 웨이퍼 본딩 및 그라인딩과 같은 프로세스에 의해 형성되는 매립 산화물(buried oxide; BOX) 층을 포함할 수도 있다.
동작(404)에 대응하는 도 6은, 다양한 제조 단계 중 하나에서의, 반도체 구조체(306)의 상부 경계(306a) 상에 패턴화된 마스크를 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 패턴화된 마스크는 제1 영역(321a)을 덮고 반도체 구조체(306)의 제2 영역(321b)을 노출시키는 개구를 포함한다. 한 실시형태에서, 제1 영역(321a)은, n 타입 트랜지스터로서 구성되는 하나 이상의 프로그래밍 트랜지스터(예를 들면, 도 3에서 도시되는 302)에 대해 정의되는 반도체 구조체(306)의 영역이고, 제2 영역(321b)은, n 타입 트랜지스터로서 또한 구성되는 하나 이상의 판독 트랜지스터(예를 들면, 도 3에서 도시되는 301)에 대해 정의되는 반도체 구조체(306)의 영역이다. 반도체 디바이스(300)는, 대안적으로, 영역(321a-b)에서 p 타입 트랜지스터가 형성되게 할 수도 있다는 것이 이해된다.
패턴화된 마스크는 패턴화된 레지스트 층과 같은 소프트 마스크, 또는 유전체 재료 층과 같은 하드 마스크, 또는 이들의 조합일 수도 있다. 하나의 실시형태에서, 패턴화된 마스크는 리소그래피 프로세스에 의해 영역(321a) 상에 배치되는 하드 마스크(322) 및 하드 마스크(322) 상에 형성되는 패턴화된 레지스트 층(323)을 포함한다. 하드 마스크(322)는, 패턴화된 레지스트 층(323)으로부터 하드 마스크(322)로 개구를 전사하도록 에칭된다. 예를 들면, 하드 마스크(322)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물(silicon carbide), 실리콘 탄화물 질화물(silicon carbide nitride), 실리콘 탄화물 산질화물(silicon carbide oxynitride), 다른 반도체 재료, 및/또는 다른 유전체 재료를 포함한다. 한 실시형태에서, 하드 마스크(322)는 약 1 nm에서부터 약 40 nm까지의 범위에 이르는 두께를 갖는다. 하드 마스크(322)는 열 산화, 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 퇴적(atomic layer deposition; ALD), 또는 임의의 다른 적절한 방법에 의해 형성될 수도 있다. 예시적인 포토리소그래피 프로세스는, 레지스트 층을 형성하는 것, 리소그래피 노광 프로세스에 의해 레지스트를 노광시키는 것, 노광 이후 베이크 프로세스를 수행하는 것, 포토레지스트 층을 현상하여 패턴화된 포토레지스트 층을 형성하는 것을 포함할 수도 있다. 리소그래피 프로세스는, 대안적으로, 전자 빔 기록, 이온 빔 기록, 마스크리스 패턴화 또는 분자 프린팅(molecular printing)과 같은 다른 기술에 의해 대체될 수도 있다. 몇몇 실시형태에서, 패턴화된 레지스트 층(323)은 후속하는 에칭 프로세스에 대한 에칭 마스크로서 직접적으로 사용될 수도 있다. 패턴화된 레지스트 층(323)은, 하드 마스크(322)의 패턴화 이후, 습식 스트리핑(wet stripping) 또는 플라즈마 애싱(plasma ashing)과 같은 적절한 프로세스에 의해 제거될 수도 있다.
동작(406)에 대응하는 도 7은, 다양한 제조 단계 중 하나에서의, 반도체 구조체(306)가 에칭되어 리세스(324)를 형성하고 있는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 제2 영역(321b)에서의 반도체 구조체(306)는 리세스(324)를 형성하도록 에칭된다. 에칭 프로세스는, 하드 마스크(322)를 에칭 마스크로서 사용하여, 제2 영역(321b)에서 반도체 구조체(306)를 선택적으로 제거하도록 설계된다. 에칭 프로세스는, 반도체 구조체(306)의 경계(325)가 리세스(324)에서 노출되는 것을 보장하도록, 계속될 수도 있다. 제1 영역(321a)에서의 반도체 구조체(306)의 측벽(326)이 또한 노출되어 리세스(324)의 에지를 정의한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수도 있다. 패턴화된 마스크(322)는 제1 영역(321a) 내의 반도체 구조체(306)를 에칭으로부터 보호한다. 다양한 예에서, 에칭 프로세스는, 불소 함유 에칭 가스와 같은 적절한 에천트 또는 염소 함유 에칭 가스, 예컨대 Cl2, CCl2F2, CF4, SF6, NF3, CH2F2 또는 다른 적절한 에칭 가스를 사용한 건식 에칭을 포함할 수도 있다. 몇몇 다른 예에서, 에칭 프로세스는, 플루오르화수소산(HF) 기반의 용액, 황산(H2SO4) 기반의 용액, 염화수소(HCl) 산 기반의 용액, 암모늄 수산화물(NH4OH) 기반의 용액, 다른 적절한 에칭 용액, 또는 이들의 조합과 같은 적절한 에천트를 사용한 습식 에칭을 포함할 수도 있다. 에칭 프로세스는 하나 이상의 단계를 포함할 수도 있다.
동작(408)에 대응하는 도 8은, 다양한 제조 단계 중 하나에서의, 유전체 층(327)을 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 유전체 층(327)은 영역(321a-b) 둘 모두에서 메모리 디바이스(300)를 컨포멀하게 덮을 수도 있다. 유전체 층(327)은 블랭킷 층(blanket layer)으로서 퇴적된다. 한 실시형태에서, 유전체 층(327)은 약 1 nm에서부터 약 40 nm까지의 범위에 이르는 두께를 갖는다. 유전체 층(327)은 반도체 산화물(semiconductor oxide), 반도체 질화물(semiconductor nitride), 반도체 산질화물(semiconductor oxynitride), 반도체 탄화물 질화물(semiconductor carbide nitride), 반도체 탄화물 산질화물(semiconductor carbide oxynitride), 및 금속 산화물(metal oxide), 예컨대 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 및 알루미늄 산화물(aluminum oxide), 다른 유전체, 및/또는 다른 적절한 재료를 포함할 수도 있다. 유전체 층(327)은 하드 마스크(322)와는 상이한 에칭 선택도를 가지도록 선택될 수도 있다. 한 예에서, 하드 마스크(322)는 실리콘 산화물을 포함하고 유전체 층(327)은 실리콘 질화물을 포함한다. 다른 예에서, 하드 마스크(322)는 실리콘 산질화물을 포함하고 유전체 층(327)은 알루미늄 산화물을 포함한다. 여전히 다른 예에서, 하드 마스크(322)는 실리콘 탄화물 산질화물을 포함하고 유전체 층(327)은 지르코늄 산화물을 포함한다. 유전체 층(327)은, 원자 층 퇴적(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 다른 적절한 퇴적 기술을 포함하는 임의의 적절한 프로세스에 의해 반도체 구조체(306)의 경계(325), 측벽(326), 및 하드 마스크(322) 위에 퇴적될 수도 있다. 컨포멀 퇴적 기술이 사용될 수도 있다.
동작(410)에 대응하는 도 9는, 다양한 제조 단계 중 하나에서의, 유전체 층(327)의 하나 이상의 부분이 제거되어 있는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 몇몇 실시형태에서, 메모리 디바이스(300)의 수평 경계 상에 퇴적되는 유전체 층(327)의 부분(예를 들면, 하드 마스크(322)를 덮는 유전체 층(327)의 부분, 경계(308)를 덮는 유전체 층(327)의 부분)이 제거되고, 한편, 제1 영역(321a)에서의 반도체 구조체(306)의 측벽(326)은 유전체 층(327)의 나머지 부분에 의해 덮인 상태로 유지된다.
제거를 수행하기 위해, 건식 또는 플라즈마 에칭과 같은 이방성 에칭이 수행되어, 하드 마스크(322)의 수평 표면 상에 퇴적되는 유전체 층(327)의 그들 부분 및 반도체 구조체(306)의 경계(308)를 에치백 및 제거할 수도 있다. 이러한 방식으로, 측벽(306) 상에 퇴적되는 유전체 층(327)의 부분만이 남는다. 각각의 피쳐의 상이한 에칭 감도에 기인하여, 유전체 층(327)의 부분은 하드 마스크(322)를 에칭하지 않으면서(또는 유의미하게 에칭하지 않으면서) 선택적으로 에칭된다. 유전체 층(327)을 에칭하기 위해, 에천트 조성, 에칭 온도, 에칭 용액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 조정될 수 있다. 몇몇 실시형태에서, 하드 마스크(322)의 두께는, 이방성 에칭 이후, 약 5 % 내지 15 % 감소되는데, 예컨대, 약 40 nm의 두께로부터 약 35 nm에 이르기까지 감소된다. 측벽(306) 상에 퇴적되는 유전체 층(327)은 또한 이방성 에칭에 기인하여 약간의 재료 손실을 겪을 수도 있다. 몇몇 실시형태에서, 유전체 층(327)의 두께는 약 8 % 내지 20 % 감소되는데, 예컨대 약 40 nm의 두께로부터 약 35 nm에 이르기까지 감소된다.
동작(412)에 대응하는 도 10은, 다양한 제조 단계 중 하나에서의, 다수의 제1 반도체 층(328)(예를 들면, 328a, 328b, 328c, 및 328d) 및 다수의 제2 반도체 층(330)(예를 들면, 330a, 330b, 330c, 및 330d)을 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 몇몇 실시형태에서, 제1 반도체 층(328a-d) 및 제2 반도체 층(330a-d)은 리세스(324)(도 9)에서 (예를 들면, Z 방향을 따라) 서로의 상부에 교대로 배치되어 스택을 형성한다. 예를 들면, 제2 반도체 층(330a)의 하나가 제1 반도체 층(328a)의 하나 위에 배치되고, 그 다음, 제1 반도체 층(328b)의 다른 하나가 제2 반도체 층(330a) 위에 배치되고, 계속 그런 식으로 된다.
다양한 실시형태에서, 스택은 임의의 수의 교대로 배치되는 반도체 층(328 및 330)을 포함할 수도 있다. 반도체 층(328 및 330)은 상이한 두께를 가질 수도 있다. 반도체 층(328)은 층마다 상이한 두께를 가질 수도 있다. 반도체 층(330)은 층마다 상이한 두께를 가질 수도 있다. 반도체 층(328 및 330)의 각각의 두께는 수 나노미터에서부터 수십 나노미터까지의 범위에 이를 수도 있다. 스택의 제1 층은 다른 반도체 층(328 및 330)보다 더 두꺼울 수도 있다. 예를 들면, 층(328a)은 다른 층(328b-d 및 330a-d)보다 더 두꺼울 수도 있다. 한 실시형태에서, 제1 반도체 층(228a-d)의 각각은 약 5 nm에서부터 약 20 nm까지의 범위에 이르는 두께를 가지며, 제2 반도체 층(330a-d)의 각각은 약 5 nm에서부터 약 20 nm까지의 범위에 이르는 두께를 갖는다.
두 개의 반도체 층(328 및 330)은 상이한 조성을 갖는다. 다양한 실시형태에서, 두 개의 반도체 층(328 및 330)은, 층 사이에서 상이한 산화 레이트 및/또는 상이한 에칭 선택도를 제공하는 조성을 갖는다. 한 실시형태에서, 반도체 층(328)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 반도체 층(330)은 실리콘(Si)을 포함한다. 한 실시형태에서, 반도체 층(330)의 각각은, 도핑되지 않을 수도 있거나 또는 실질적으로 도펀트가 없을 수도 있는(즉, 약 0 cm-3에서부터 약 1×1017 cm-3까지의 외인성 도펀트 농도를 가짐) 실리콘인데, 이 경우, (예를 들면, 실리콘의) 층(328)을 형성할 때 어떠한 의도적인 도핑도 수행되지 않는다. 대안적으로, 반도체 층(330)은 의도적으로 도핑될 수도 있다. 예를 들면, 반도체 층(330)의 각각은, p 타입 채널을 형성하기 위한, 붕소(B), 알루미늄(Al), 인듐(In), 및 갈륨(Ga)과 같은 p 타입 도펀트, 또는, n 타입 채널을 형성하기 위한, 인(P), 비소(As), 안티몬(Sb)과 같은 n 타입 도펀트로 도핑되는 실리콘일 수도 있다. 몇몇 실시형태에서, 반도체 층(328)의 각각은 몰 비에서 50 % 미만(x < 0.5)의 Ge를 포함하는 Si1-xGex이다. 예를 들면, Ge는 몰비에서 Si1-xGex의 반도체 층(328)의 약 15 % 내지 35 %를 포함할 수도 있다. 더구나, 반도체 층(328)은 그들 사이에서 상이한 조성을 포함할 수도 있고, 반도체 층(330)은 그들 사이에서 상이한 조성을 포함할 수도 있다.
다양한 실시형태에서, 반도체 층(328 및 330) 중 어느 하나는 다른 재료, 예를 들면, 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)과 같은 화합물 반도체, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP과 같은 합금 반도체, 또는 이들의 조합을 포함할 수도 있다. 반도체 층(328 및 330)의 재료는 상이한 산화 레이트 및/또는 에칭 선택도를 제공하는 것에 기초하여 선택될 수도 있다. 반도체 층(328 및 330)은, 상기에서 논의되는 바와 같이, 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다.
다양한 실시형태에서, 반도체 층(328 및 330)은 제2 영역(321b)에서 반도체 구조체(306)의 경계(308)로부터 에피택셜하게 성장된다. 예를 들면, 반도체 층(328 및 330)의 각각은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 금속 유기 CVD(metal organic CVD; MOCVD) 프로세스와 같은 화학적 기상 증착(CVD) 프로세스, 및/또는 다른 적절한 에피택셜 성장 프로세스에 의해 성장될 수도 있다. 에피택셜 성장 동안, 반도체 구조체(306)의 결정 구조는 (예를 들면, Z 방향을 따라) 상방으로 연장되어, 반도체 층(328 및 330)이 반도체 구조체(306)와 동일한 결정 방위를 갖는 것으로 나타나게 된다.
제1 영역(321a)에서, 하드 마스크(322)는 반도체 구조체(306)의 상부 경계(306a) 상의 캐핑 층으로서 기능하여, 제1 영역(321a)에서 에피택셜 성장이 발생하는 것을 차단한다. 제2 영역(321b)에 있는 동안, 유전체 층(327)은 측벽(306)을 덮고, 그에 의해, 측벽(306)으로부터 제2 영역(321b) 안으로 횡방향으로 에피택셜 성장이 발생하지 않도록, 에피택셜 성장이 측벽(306)으로부터 발생하는 것을 차단한다. 따라서, 몇몇 실시형태에서, 반도체 층(328 및 330)의 에피택셜 성장은 리세스(324)(도 9)에서 제한된다.
본 개시의 다양한 실시형태에서, 반도체 구조체(306)의 결정 구조는 {100} 결정 평면에서 상부 경계(306a)를 갖는다. 따라서, 에피택셜하게 성장된 반도체 층(328 및 330) 각각은 동일한 {100} 결정 평면에서 각각의 상부/하부 경계를 갖는다. 몇몇 다른 실시형태에서, 반도체 구조체(306)는, {100} 결정 평면과는 상이한 결정 평면 중 하나에서, 예컨대 {110} 결정 평면에서, 상부 경계를 가질 수도 있다. 따라서, 에피택셜하게 성장된 반도체 층(328 및 330)은 동일한 결정 구조를 유지하고 각각의 상부/하부 경계에서 동일한 {110} 결정 평면을 나타낸다.
동작(414)에 대응하는 도 11은, 다양한 제조 단계 중 하나에서의, 연마 프로세스가 수행된, A-A' 라인(도 3)을 따라 절단된 메모리 디바이스(300)의 단면도이다. 연마 프로세스(예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스)는, 반도체 층(328 및 330)의 에피택셜 성장 이후, 반도체 구조체(306)의 상부 경계를 평탄화하도록 구성된다. 도 10을 다시 참조하면, 하드 마스크(322)는 동작(414)에서 CMP 정지 층으로서 기능할 수 있다. 동작(414)은 또한 하드 마스크 층(322)을 제거할 수 있다. 결과적으로, 제1 영역(321a)에서의 반도체 구조체(306)는 다시 노출되어 반도체 구조체(306)의 상부 경계의 일부를 형성한다.
동작(416)에 대응하는 도 12는, 다양한 제조 단계 중 하나에서의, 제1 더미 게이트 스택(332a) 및 제2 더미 게이트 스택(332b)을 포함하는, A-A' 라인(도 3)을 따라 절단된 메모리 디바이스(300)의 단면도이다. 더미 게이트 스택(332a-b)의 각각은 더미 게이트 및 하드 마스크를 포함한다. 예를 들면, 도 12에서, 제1 더미 게이트 스택(332a)은, 제1 영역(321a)에서 반도체 구조체(306) 위에 형성되는 더미 게이트(333a), 및 더미 게이트(333a) 위에 형성되는 하드 마스크(334a)를 포함하고; 제2 더미 게이트 스택(332b)은, 제2 영역(321b)에서 반도체 층(330d) 위에 형성되는 더미 게이트(333a), 및 더미 게이트(333b) 위에 형성되는 하드 마스크(334b)를 포함한다.
몇몇 실시형태에서, 더미 게이트 스택(332a)은 제1 영역(321a)에서 반도체 구조체(306)의 측벽 위에 그리고 주위에 형성될 수도 있고, 더미 게이트(332b)는 제2 영역(321b)에서 반도체 층(328 및 330)의 측벽 위에 그리고 주위에 형성될 수도 있다. 더미 게이트(333a 및 333b)는 제1 영역(321a)에서 반도체 구조체(306) 위에 그리고 주위에 그리고 제2 영역(321b)에서 반도체 층(328 및 330) 위에 그리고 주위에 비정질 실리콘(amorphous silicon; a-Si)을 각각 퇴적하는 것에 의해 형성될 수 있다. 그 다음, a-Si는 소망된 레벨로 평탄화된다. 하드 마스크(도시되지 않음)가 평탄화된 a-Si 위에 퇴적되고 패턴화되어 하드 마스크(334b 및 334b)를 형성한다. 하드 마스크(334b 및 334b)는 질화물 또는 산화물 층으로부터 형성될 수 있다. 더미 게이트 스택(332a 및 332b)을 형성하기 위해 에칭 프로세스(예를 들면, 반응성 이온 에칭(reactive-ion etching; RIE) 프로세스)가 a-Si에 적용된다.
더미 게이트 스택(332a 및 332b)을 형성한 이후, 오프셋 게이트 스페이서(335a 및 335b)가, 도 12에서 예시되는 바와 같이, 더미 게이트 스택(332a 및 332b)의 각각의 측벽을 따라 연장되도록 형성될 수도 있다. 오프셋 게이트 스페이서(335a-b)는 스페이서 풀다운 형성 프로세스를 사용하여 형성될 수 있다. 오프셋 게이트 스페이서(335a-b)는 또한 유전체 재료(예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiBCN, SiOCN, SiOC, 또는 그들 재료의 임의의 적절한 조합)의 컨포멀 퇴적 및 그 다음 방향성 에칭(예를 들면, RIE)에 의해 형성될 수 있다.
동작(418)에 대응하는 도 13은, 다양한 제조 단계 중 하나에서의, 핀 기반의 구조체(312)(도 3에 도시됨) 및 교대하는 나노시트 칼럼(338)을 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 핀 기반의 구조체(312) 및 교대하는 나노시트 칼럼(338) 둘 모두는 반도체 구조체(306)의 나머지 부분으로부터 돌출되도록 형성된다. 구체적으로, 핀 기반의 구조체(312)는 반도체 구조체(306)로부터 연장되는 일체적으로 인접한 구조체이다. 핀 기반의 구조체(312)는 횡방향(예를 들면, X 방향)을 따라 신장될 수도 있다. 교대하는 나노시트 칼럼(338)은 나노시트(314a-d)(도 3에 도시됨) 및 나노시트(314a-d)와 인터리빙되는 나노시트(339a, 339b, 339c, 및 339d)의 스택을 포함한다. 핀 기반의 구조체(312) 및 교대하는 나노시트 칼럼(338)의 형성에서, 더미 게이트 스택(332a-b)은 각각의 오프셋 게이트 스페이서(335a-b)와 함께 핀 기반의 구조체(312) 및 교대하는 나노시트 칼럼(338)의 풋프린트를 정의하기 위한 마스크로서 사용될 수 있고, 하나 이상의 에칭 프로세스는, 제1 영역(321a)의 반도체 구조체(306) 및 제2 영역(321b)의 반도체 층(328 및 330)(점선에 의해 둘러싸임)에 각각 적용되어, 핀 기반의 구조체(312) 및 교대하는 나노시트 칼럼(338)을 형성할 수 있다. 그와 같이, 나노시트(339a, 314a, 339b, 314b, 339c, 314c, 339d 및 314d)는, 각각, 반도체 층(328a, 330a, 328b, 330b, 328c, 330c, 328d 및 330d)의 나머지 부분일 수도 있다.
하나 이상의 에칭 프로세스는 하나 이상의 건식 에칭 프로세스, 습식 에칭 프로세스, 및 다른 적절한 에칭 기술을 포함할 수도 있다. 예를 들면, 건식 에칭 프로세스는, 산소 함유 가스, 불소 함유 가스(예를 들면, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들면, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들면, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수도 있다. 예를 들면, 습식 에칭 프로세스는 희석된 플루오르화수소산(diluted hydrofluoric acid; DHF); 수산화 칼륨(potassium hydroxide; KOH) 용액; 암모니아; 플루오르화수소산(hydrofluoric acid; HF), 질산(nitric acid; HNO3), 및/또는 아세트산(acetic acid; CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수도 있다.
몇몇 실시형태에서, 더미 게이트 스택(332a)의 방위는, 에칭된 핀 기반 구조체(312)의 상부 경계(312b)가 {100} 결정 평면을 가지며 에칭된 핀 기반 구조체(312)의 (도 3에서 도시되는) 측벽(312a) 각각이 {110} 결정 평면을 가지도록 설정될 수도 있다. 반도체 구조체(306)(예를 들면, Si 웨이퍼)의 결정 구조가 {100} 결정 평면에서 상부 경계를 갖는 상기의 예에서, 반도체 구조체(306)는, 제조시, {110} 결정 평면에서 평탄한 구역을 가질 수 있다. 더미 게이트 스택(332a)의 방위는 평탄한 구역과 평행할 수도 있거나 또는 그에 수직일 수도 있다. 따라서, 하나 이상의 에칭 프로세스(예를 들면, 이방성 에칭 프로세스)를 통해, 핀 기반의 구조체(312)의 측벽(312a)의 각각은 평탄한 구역과 동일한 {110} 결정 평면을 사용하여 특성 묘사될 수 있다. 결정학의 전술한 개요에 기초하여, 핀 기반의 구조체(312)는, 때때로, 결정 격자 방향:
Figure pat00005
, 및
Figure pat00006
을 포함하는 <110> 결정 격자 방향을 갖는 것으로 칭해질 수도 있다. 상기에서 언급되는 바와 같이, 에피택셜하게 성장된 반도체 층(328 및 330)의 각각의 상부/하부 경계 각각은 동일한 {100} 결정 평면을 갖는다. 에칭 프로세스에 후속하여, 나노시트(314a-d(예를 들면, 도 3의 314a1 및 314a2) 및 339a-d)의 각각의 상부/하부 경계는 동일한 {100} 결정 평면을 상속할 수 있다. 나노시트(314a-d)는, 때때로, 결정 격자 방향:
Figure pat00007
, 및
Figure pat00008
을 포함하는 <100> 결정 격자 방향을 갖는 것으로 지칭될 수도 있다.
동작(420)에 대응하는 도 14는, 다양한 제조 단계 중 하나에서의, 핀 기반의 구조체(312)가 차단 마스크(340)에 의해 덮여 있는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 몇몇 실시형태에서, 차단 마스크(340)는, 노출되는 제2 영역(321b)에서 교대하는 나노시트 칼럼(338)을 유지하면서, 제1 영역(321a)에서 핀 기반의 구조체(312)를 오버레이되도록 형성된다. 차단 마스크(340)는, 핀 기반의 구조체(312)의 측벽(312a)이 완전히 덮이게끔 충분히 큰 두께(또는 높이)를 가지도록 형성될 수도 있다. 차단 마스크(340)의 형성은, 아래에서 논의될 하나 이상의 프로세스가, 교대하는 나노시트 칼럼(338) 상에서만 수행되는 것을 허용할 수도 있다. 차단 마스크(340)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiBCN, SiOCN, SiOC, 또는 그들 재료의 임의의 적절한 조합과 같은, SiGe를 에칭할 수 있는 에천트에 상대적으로 내성이 있는 재료로 형성될 수도 있다.
동작(422)에 대응하는 도 15는, 다양한 제조 단계 중 하나에서의, 나노시트(339a-d)(도 14)의 각각의 단부 부분이 제거된, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 교대하는 나노시트 칼럼(338)에서 나노시트(339a-d)의 각각의 단부 부분의 제거 동안, 핀 기반의 구조체(312)는 차단 마스크(340)에 의해 덮인다. 그와 같이, 핀 기반의 구조체(312)는 손상되지 않은 상태로 유지될 수 있다. 나머지 나노시트(339a', 339b', 339c' 및 339d')는 나중에 다수의 게이트 스택에 의해 대체될 수도 있다. 따라서, 나머지 나노시트(339a'-d')는 교대하는 나노시트 칼럼(338)에 대한 희생 나노시트(339a'-d')로서 본원에서 지칭될 수도 있다.
본 개시의 몇몇 실시형태에서, 나노시트(339a-d)의 단부 부분은, 희생 나노시트(339a'-d')의 단부가 오프셋 게이트 스페이서(335b) 아래에서 (예를 들면, 그와 정렬되어) 종결되도록 나노시트(339a-d)를 초기 풀백 거리로 당기기 위해 제1 애플리케이션, 소위 "풀백(pull-back)" 프로세스를 사용하여 제거될 수 있다. 도 15의 예시된 실시형태에서, 희생 나노시트(339a'-d')의 각각의 단부가 오프셋 게이트 스페이서(335b)의 측벽과 대략적으로 정렬되지만, 풀백 거리(즉, 희생 나노시트(339a'-d')의 각각이 에칭되거나, 또는 풀백되는 정도)는 임의적으로 증가 또는 감소될 수 있다는 것이 이해된다. 본 개시의 다양한 실시형태에 따르면, 나노시트(314a-d)는 Si를 포함하고, 나노시트(339a-d)는 Si1-xGex를 포함한다. 그와 같이, 풀백 프로세스는 염화수소(HCL) 가스 등방성 에칭 프로세스를 포함할 수도 있는데, 이는 Si를 공격하지 않으면서 SiGe를 에칭한다.
동작(424)에 대응하는 도 16은, 다양한 제조 단계 중 하나에서의, 내부 스페이서(342, 344, 346, 및 348)를 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 내부 스페이서(342-348)의 형성 동안, 핀 기반의 구조체(312)는 차단 마스크(340)에 의해 여전히 덮인다. 그와 같이, 교대하는 나노시트 칼럼(338)만이 희생 나노시트(339a'-d')의 각각의 측벽을 따라 배치되는 내부 스페이서(342-348)를 갖는다. 몇몇 실시형태에서, 내부 스페이서(342-348)는 화학적 기상 증착(CVD)에 의해, 또는 스페이서 RIE가 후속되는 질화물의 일분자층 도핑(monolayer doping; MLD)에 의해 컨포멀하게 형성될 수 있다. 몇몇 다른 실시형태에서, 내부 스페이서(342-348)는, 예를 들면, 컨포멀 퇴적 프로세스 및 교대하는 나노시트 칼럼(318)의 수직 측벽 상의 그리고 반도체 구조체(306)의 표면 상의 과잉 스페이서 재료를 제거하기 위한 후속하는 등방성 또는 이방성 에치백을 사용하여 퇴적될 수 있다. 내부 스페이서(342-348)의 재료는 오프셋 게이트 스페이서(335a-b)와 동일한 또는 상이한 재료(예를 들면, 실리콘 질화물)로부터 형성될 수 있다. 예를 들면, 내부 스페이서(342-348)는, 실리콘 질화물, 실리코보론 탄질화물(silicoboron carbonitride), 실리콘 탄질화물(silicon carbonitride), 실리콘 탄소 산질화물(silicon carbon oxynitride), 또는 트랜지스터의 절연성 게이트 측벽 스페이서를 형성하는 역할에 적합한 임의의 다른 타입의 유전체 재료(예를 들면, 약 5 미만의 유전 상수 k를 갖는 유전체 재료)로 형성될 수 있다.
동작(426)에 대응하는 도 17은, 다양한 제조 단계 중 하나에서의, 드레인/소스 영역(316, 318, 및 320)(도 3에서 도시됨)을 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 드레인/소스 영역(316-320)은 차단 마스크(340)(도 16에 도시됨)가 제거된 이후 형성될 수도 있다. 몇몇 실시형태에서, 드레인/소스 영역(316)은 핀 기반의 구조체(312)의 하나의 노출된 단부(예를 들면, 핀 기반의 구조체(312)의 좌측)에 대해 에피택셜 층 성장 프로세스를 사용하여 형성될 수도 있다. 드레인/소스 영역(318)은 핀 기반의 구조체(312)의 다른 노출된 단부(예를 들면, 핀 기반의 구조체(312)의 우측), 및 나노시트(314a-d)의 각각의 하나의 노출된 단부(예를 들면, 교대하는 나노시트 칼럼(338)의 좌측)에 대해 동일한 에피택셜 층 성장 프로세스를 사용하여 형성될 수도 있다. 드레인/소스 영역(320)은, 나노시트(314a-d)의 각각의 다른 노출된 단부(예를 들면, 교대하는 나노시트 칼럼(338)의 우측)에 대해 동일한 에피택셜 층 성장 프로세스를 사용하여 형성된다. 몇몇 실시형태에서, 드레인/소스 영역(318)의 하부 경계는 반도체 구조체(306)와 완전히 접촉할 수도 있다(예를 들면, 드레인/소스 영역(318)과 반도체 구조체(306) 사이에 추가적인 피쳐가 형성되지 않음).
몇몇 실시형태에 따르면, 드레인/소스 영역(316) 및 드레인/소스 영역(318)은 핀 기반의 구조체(312)에 전기적으로 커플링되고; 드레인/소스 영역(318) 및 드레인/소스 영역(320)은 나노시트(314a-d)에 전기적으로 커플링된다. 핀 기반의 구조체(312)는 프로그래밍 트랜지스터(302)의 전도 채널로서 기능할 수도 있고; 나노시트(314a-d)는 집합적으로 판독 트랜지스터(304)의 전도 채널로서 기능할 수도 있다. 게다가, 프로그래밍 트랜지스터(302)는 드레인/소스 영역(318)을 통해 직렬로 판독 트랜지스터(304)에 전기적으로 커플링될 수도 있다.
인시튜 도핑(in-situ doping; ISD)이 도핑된 드레인/소스 영역(316-320)을 형성하기 위해 적용될 수도 있고, 그에 의해 프로그래밍 트랜지스터(302) 및 판독 트랜지스터(304)에 대한 필요한 접합을 생성한다. n 타입 및 p 타입 FET는, 상이한 타입의 도펀트를 디바이스의 선택된 영역(예를 들면, 드레인/소스 영역(316-320))에 주입하여 필요한 접합(들)을 형성하는 것에 의해 형성된다. n 타입 디바이스는 비소(As) 또는 인(P)을 주입하는 것에 의해 형성될 수 있고, p 타입 디바이스는 붕소(B)를 주입하는 것에 의해 형성될 수 있다.
동작(428)에 대응하는 도 18은, 다양한 제조 단계 중 하나에서의, 층간 유전체(inter-layer dielectric; ILD) 재료(350)를 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. ILD 재료(350)는, 산화물 재료를 벌크(예를 들면, 실리콘 이산화물)로 퇴적하고 벌크 산화물을 오프셋 게이트 스페이서(335a-b) 및 하드 마스크(334a-b)의 레벨까지 (예를 들면, CMP를 사용하여) 연마하는 것에 의해 형성될 수 있다.
동작(430)에 대응하는 도 19는, 다양한 제조 단계 중 하나에서의, 더미 게이트 스택(332a-b)(도 18)이 제거된, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 보호 ILD 재료(350)를 형성하는 것에 후속하여, 도 18에서 도시되는 더미 게이트 스택(332a(더미 게이트(333a) 및 하드 마스크(334a)를 포함함) 및 332b(더미 게이트(333b) 및 하드 마스크(334b)를 포함함))가 제거된다. 더미 게이트 스택(332a-b)은 공지된 에칭 프로세스, 예를 들면, RIE 또는 화학적 산화물 제거(chemical oxide removal; COR)에 의해 제거될 수 있다.
더미 게이트 스택(332a)의 제거 이후, 핀 기반의 구조체(312)의 상부 경계가 노출될 수도 있다. 도 19의 단면도에는 도시되지 않지만, 상부 경계에 추가하여, 핀 기반의 구조체(312)의 각각의 측벽(312a)이 또한 노출될 수도 있다는 것이 인식된다. 유사하게, 더미 게이트 스택(332b)의 제거 이후, 교대하는 나노시트 칼럼(338)의 상부 경계가 노출될 수도 있다. 구체적으로, 나노시트(314d)의 상부 경계(314d2)가 노출될 수도 있다. 도 19의 단면도에서 도시되지 않지만, 상부 경계에 추가하여, 교대하는 나노시트 칼럼(338)의 측벽(예를 들면, 나노시트(314a-d)의 각각의 측벽)이 또한 노출될 수도 있다는 것이 인식된다.
동작(432)에 대응하여 도 20은, 다양한 제조 단계 중 하나에서의, (도 19에서 도시되는) 교대하는 나노시트 칼럼(338)의 희생 나노시트(339a'-d')가 제거된, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 희생 나노시트(339a'-d')는 선택적 에칭(예를 들면, 염산(HCl))을 적용하는 것에 의해 제거될 수 있다. 희생 나노시트(339a'-d')의 제거 이후, 나노시트(314a-d)(314a1, 314b1, 314c1, 및 314d1)의 각각의 하부 경계 및 나노시트(314a-c)(314a2, 314b2, 및 314c2)의 각각의 상부 경계가 노출될 수도 있다.
상기에서 언급되는 바와 같이, 핀 기반의 구조체(312)는 자신을 통해 전류를 흐르게 하는 프로그래밍 트랜지스터(302)의 전도 채널로서 기능할 수 있고, 나노시트(314a-d)는 자신을 통해 전류를 흐르게 하는 판독 트랜지스터(304)의 전도 채널로서 집합적으로 기능할 수 있다. 또한, 프로그래밍 트랜지스터(302)의 전도 채널의 활성 평면은 측벽(312a)을 포함할 수도 있고, 판독 트랜지스터(304)의 전도 채널의 활성 평면은 나노시트(314a-d, 314a2, 314b2, 314c2 및 314d2)의 각각의 상부 경계, 및 나노시트(314a-d, 314a1, 314b1, 314c1, 및 314d1)의 각각의 하부 경계를 포함할 수도 있다. 본원에서 개시되는 제조 방법을 사용하는 것에 의해, 프로그래밍 트랜지스터(302)는 {110} 결정 평면을 갖는 활성 평면을 사용하여 특성 묘사될 수 있고, 판독 트랜지스터(304)는 {100} 결정 평면을 갖는 활성 평면을 사용하여 특성 묘사될 수 있다. 그와 같이, 프로그래밍 트랜지스터(302)의 적절한 프로그래밍 성능 및 판독 트랜지스터(304)의 향상된 신뢰성이 동시에 도달될 수 있다.
동작(434)에 대응하는 도 21은, 다양한 제조 단계 중 하나에서의, 게이트 유전체(354a 및 354b)를 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 도시되는 바와 같이, 게이트 유전체(354a)는 핀 기반의 구조체(312)와 직접적으로 접촉하고; 게이트 유전체(354b)는 나노시트(314a-d)의 각각의 주위를 둘러싸고 있다. 도 21의 단면도에서는 도시되지 않지만, 게이트 유전체(354a)는 핀 기반의 구조체(312)의 상부 경계 및 측벽(312a)을 가로지르도록 형성되고, 게이트 유전체(354b)는 나노시트(314a-d)(예를 들면, 상부/하부 경계 및 Y 방향에 수직인 측벽)의 각각의 주위를 둘러싸도록 형성된다는 것이 이해된다. 게이트 유전체(354a 및 354b)는 상이한 고유전율(high-k) 유전체 재료 또는 동일한 고유전율 유전체 재료로 형성될 수도 있다. 게이트 유전체(354a 및 354b)는 다수의 고유전율 유전체 재료의 스택을 포함할 수도 있다. 게이트 유전체(354a 및 354b)는, 예를 들면, 원자 층 퇴적(ALD)을 비롯한, 임의의 적절한 방법을 사용하여 동시적으로 또는 각각 퇴적될 수 있다. 몇몇 실시형태에서, 게이트 유전체(354a 및 354b)는 실질적으로 얇은 산화물(예를 들면, SiOx) 층을 옵션 사항으로 포함할 수도 있다.
동작(436)에 대응하는 도 22는, 다양한 제조 단계 중 하나에서의, 게이트 금속(356a 및 356b)을 포함하는, 라인 A-A'(도 3)를 따라 절단된 메모리 디바이스(300)의 단면도이다. 몇몇 실시형태에서, 게이트 금속(356a)은, 게이트 유전체(354a)가 사이에 배치되는 핀 기반의 구조체(312)의 상부 경계와 측벽(312a)을 가로지를 수 있다. 게이트 금속(356b)은 게이트 유전체(354b)가 사이에 배치되는 나노시트(314a-d)의 각각의 주위를 둘러쌀 수 있다. 몇몇 실시형태에서, 게이트 구조체(308)(도 3)는 게이트 금속(356a), 대응하는 게이트 유전체(354a), 및 오프셋 게이트 스페이서(335a)를 포함하고; 게이트 구조체(310)(도 3)는 게이트 금속(356b), 대응하는 게이트 유전체(354b), 및 오프셋 게이트 스페이서(335b)를 포함한다. 게이트 금속(356a-b)은 상이한 금속 재료 또는 동일한 금속 재료로 형성될 수도 있다. 게이트 금속(356a-b) 각각은 다수의 금속 재료의 스택을 포함할 수도 있다. 게이트 금속(356a-b) 각각은, 본 개시의 범위 내에서 유지되면서, 다른 타입의 도체 재료 중 임의의 것을 포함할 수도 있다는 것이 이해된다. 게이트 금속(356a-b)은, 예를 들면, CVD를 비롯한, 임의의 적절한 방법을 사용하여 퇴적될 수 있다.
게이트 금속(356a-b) 각각이 도 22에 이차원 구조체로서 도시되지만, 게이트 금속(356a-b) 각각은 삼차원 구조체로서 형성된다는 것이 인식된다. 구체적으로, 게이트 금속(356a-b) 각각은, Z 방향을 따라 서로 떨어져 이격되는 다수의 게이트 금속 섹션을 포함할 수 있다. 게이트 금속 섹션의 각각은 수평 평면(예를 들면, X 방향 및 Y 방향에 의해 확장되는 평면)을 따를 뿐만 아니라, 또한, 수직 방향(예를 들면, Z 방향)을 따라서도 연장될 수 있다. 그와 같이, 게이트 금속 섹션 중 두 개의 인접하는 게이트 금속 섹션은, 게이트 유전체가 사이에 배치된 상태에서, 대응하는 나노시트 주위를 둘러싸도록 서로 접할 수 있다.
예를 들면, 도 22에서, 게이트 금속(356b)은 다수의 게이트 금속 섹션을 포함할 수 있다. 게이트 금속 섹션 중 두 개의 인접한 게이트 금속 섹션은, 게이트 유전체(354b)의 일부가 사이에 배치된 상태에서, 나노시트(314a-d) 중 하나의 주위를 둘러싸도록 서로 접할 수도 있다. 몇몇 실시형태에서, Si 나노시트 중 하나를 적어도 부분적으로 둘러싸는 그러한 게이트 금속 섹션은, 게이트 유전체의 대응하는 부분과 함께, 집합적으로 게이트 스택으로 지칭될 수도 있다. 게이트 스택은 둘러싸인 Si 나노시트와 동작 가능하게 관련된다(예를 들면, 나노시트에서 도통하는 전류를 조절함). 게이트 스택은, 때때로, 올 어라운드 게이트 스택(all-around gate stack)으로 지칭될 수도 있다.
도 23은 다른 예시적인 메모리 디바이스(500)의 단면도를 예시한다. 몇몇 실시형태에 따르면, 메모리 디바이스(500)는, 프로그래밍 트랜지스터 및 다수의 판독 트랜지스터, 예를 들면, 메모리 셀(200)을 포함하는 안티-퓨즈 메모리 셀의 일부일 수도 있다. 메모리 디바이스(500)는, 메모리 디바이스(500)가 추가적인 판독 트랜지스터를 포함한다는 점을 제외하면, 메모리 디바이스(300)와 실질적으로 유사하다. 따라서, 다음의 논의는 메모리 디바이스(300 및 500) 사이의 차이점에 초점을 둘 것이다.
도시되는 바와 같이, 메모리 디바이스(500)는 기판(508) 상에 형성되는 프로그래밍 트랜지스터(502), 제1 판독 트랜지스터(504), 및 제2 판독 트랜지스터(506)를 포함한다. 프로그래밍 트랜지스터(502)는 핀 기반의 트랜지스터로서 형성되고, 판독 트랜지스터(504 및 506) 각각은 나노시트 트랜지스터로서 형성된다. 예를 들면, 프로그래밍 트랜지스터(502)는: 기판(508)으로부터 연장되는 핀 기반의 구조체(509), 핀 기반의 구조체(509)를 가로지르는 게이트 구조체(510), 핀 기반의 구조체(509)의 각각의 측면 상에 형성되는 드레인/소스 영역(512 및 514)을 포함하고; 판독 트랜지스터(504)는: 서로로부터 수직으로 떨어져 이격되는 다수의 나노시트(516), 나노시트(516)의 각각의 주위를 둘러싸는 게이트 구조체(518), 나노시트(516)의 각각의 측면 상에 형성되는 드레인/소스 영역(514 및 520)을 포함하고; 판독 트랜지스터(506)는: 서로로부터 수직으로 떨어져 이격되는 다수의 나노시트(522), 나노시트(522)의 각각의 주위를 둘러싸는 게이트 구조체(524), 나노시트(522)의 각각의 측면 상에 형성되는 드레인/소스 영역(520 및 526)을 포함한다. 판독 트랜지스터(504)는, 게이트 구조체(518)의 일부와 드레인/소스 영역(514) 사이, 및 게이트 구조체(518)의 일부와 드레인/소스 영역(520) 사이에 배치되는 다수의 내부 스페이서(517)를 더 포함할 수도 있다. 판독 트랜지스터(506)는, 게이트 구조체(524)의 일부와 드레인/소스 영역(520) 사이, 및 게이트 구조체(524)의 일부와 드레인/소스 영역(526) 사이에 배치되는 다수의 내부 스페이서(523)를 더 포함할 수도 있다. 트랜지스터(502-506)는 ILD 재료(530)에 적어도 부분적으로 임베딩될 수도 있다.
몇몇 실시형태에서, 프로그래밍 트랜지스터(502)의 핀 기반의 구조체(509)는 제1 결정 격자 방향을 가질 수도 있고, 판독 트랜지스터(504 및 506)의 각각의 나노시트(516 및 522)는 제2의 상이한 결정 격자 방향을 가질 수도 있다. 예를 들면, 핀 기반의 구조체(509)는 {110} 결정 격자 방향을 가지며, 나노시트(516 및 522)는 {100} 결정 격자 방향을 갖는다. 구체적으로, 핀 기반의 구조체(509)의 측벽(408a)은 {110} 결정 평면을 사용하여 특성 묘사될 수도 있고, 나노시트(516)의 각각의 상부 경계 및 하부 경계(예를 들면, 516a, 516b)는 {100} 결정 평면을 사용하여 특성 묘사될 수도 있고, 나노시트(522)의 각각의 상부 경계 및 하부 경계(예를 들면, 522a, 522b)는 동일한 {100} 결정 평면을 사용하여 특성 묘사될 수도 있다.
본 개시의 하나의 양태에서, 반도체 디바이스가 개시된다. 반도체 디바이스는 기판 상에 형성되는 핀 기반의 구조체를 포함한다. 반도체 디바이스는, 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제1 나노시트를 포함한다. 반도체 디바이스는 핀 기반의 구조체의 제1 단부에 전기적으로 커플링되는 제1 소스/드레인(source/drain; S/D) 영역을 포함한다. 반도체 디바이스는, 핀 기반의 구조체의 제2 단부 및 복수의 제1 나노시트의 제1 단부 둘 모두에 전기적으로 커플링되는 제2 S/D 영역을 포함한다. 반도체 디바이스는 복수의 제1 나노시트의 제2 단부에 전기적으로 커플링되는 제3 S/D 영역을 포함한다. 핀 기반의 구조체는 제1 결정 격자 방향을 가지며, 복수의 제1 나노시트는 제1 결정 격자 방향과는 상이한 제2 결정 격자 방향을 갖는다.
본 개시의 다른 양태에서, 반도체 디바이스가 개시된다. 반도체 디바이스는 포함한다. 반도체 디바이스는 기판 상에 형성되는 핀 기반의 구조체를 포함한다. 핀 기반의 구조체는 제1 방향을 따라 연장된다. 반도체 디바이스는 기판 상에 배치되는 하나 이상의 제1 나노시트를 포함한다. 하나 이상의 제1 나노시트의 각각은 제1 방향에 수직인 제2 방향을 따라 서로로부터 떨어져 이격된다. 반도체 디바이스는 제1 방향을 따라 핀 기반의 구조체와 하나 이상의 제1 나노시트 사이에 배치되는 제1 소스/드레인(S/D) 영역을 포함한다. 핀 기반의 구조체의 측벽 각각은 제1 방향 및 제2 방향에 수직인 제3 방향을 따라 제1 결정 평면 방향을 가지며, 제1 나노시트의 각각의 상부 경계 및 하부 경계는 제2 의 상이한 결정 평면 방향을 갖는다.
본 개시의 여전히 다른 양태에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판의 상부 경계로부터 연장되는 핀 기반의 구조체를 형성하는 것을 포함하는데, 핀 기반의 구조체는 제1 반도체 재료로 만들어진다. 방법은 기판의 상부 경계로부터 돌출되는 나노시트 기반의 구조체를 형성하는 것을 포함한다. 나노시트 기반의 구조체는, 제2 반도체 재료로 제조되는 하나 이상의 제1 나노시트, 및 제1 반도체 재료로 제조되는 하나 이상의 제2 나노시트를 포함하는데, 하나 이상의 제1 나노시트 및 하나 이상의 제2 나노시트는 서로에 대해 교대로 배치된다. 방법은 제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제3 S/D 영역을 에피택셜하게 성장시키는 것을 포함한다. 제1 S/D 영역은 핀 기반의 구조체와 나노시트 기반의 구조체 사이에 배치되고, 제2 S/D 영역은 제1 S/D 영역과는 핀 기반의 구조체의 반대편에 배치되고, 제3 S/D 영역은 제1 S/D 영역과는 나노시트 기반의 구조체의 반대편에 배치된다.
전술한 것은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예
실시예 1. 반도체 디바이스로서,
기판 상에 형성되는 핀 기반의 구조체(fin-based structure);
상기 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제1 나노시트;
상기 핀 기반의 구조체의 제1 단부에 커플링되는 제1 소스/드레인(source/drain; S/D) 영역;
상기 핀 기반의 구조체의 제2 단부 및 상기 복수의 제1 나노시트의 제1 단부 둘 모두에 커플링되는 제2 S/D 영역; 및
상기 복수의 제1 나노시트의 제2 단부에 커플링되는 제3 S/D 영역을 포함하되;
상기 핀 기반의 구조체는 제1 결정 격자 방향을 가지며, 상기 복수의 제1 나노시트는 상기 제1 결정 격자 방향과는 상이한 제2 결정 격자 방향을 갖는, 반도체 디바이스.
실시예 2. 제1항에 있어서,
상기 제1 결정 격자 방향은 <110> 결정 격자 방향을 포함하고, 상기 제2의 상이한 결정 격자 방향은 [100] 결정 격자 방향을 포함하는, 반도체 디바이스.
실시예 3. 제1항에 있어서,
상기 제1 결정 격자 방향은 다음의 결정 격자 방향:
Figure pat00009
중 적어도 하나를 포함하고, 상기 제2의 상이한 결정 격자 방향은 다음의 결정 격자 방향:
Figure pat00010
중 적어도 하나를 포함하는, 반도체 디바이스.
실시예 4. 제1항에 있어서,
상기 핀 기반의 구조체의 측벽 각각은 {110} 결정 평면(crystal plane)을 가지며, 상기 복수의 제1 나노시트의 각각의 상부 경계는 {100} 결정 평면을 갖는, 반도체 디바이스.
실시예 5. 제1항에 있어서,
상기 핀 기반의 구조체, 상기 제1 S/D 영역, 및 상기 제2 S/D 영역은 안티-퓨즈 메모리 셀(anti-fuse memory cell)의 프로그래밍 트랜지스터(programming transistor)의 적어도 일부로서 구성되고, 상기 복수의 제1 나노시트, 상기 제2 S/D 영역, 및 상기 제3 S/D 영역은 상기 안티-퓨즈 메모리 셀의 판독 트랜지스터(reading transistor)의 적어도 일부로서 구성되는, 반도체 디바이스.
실시예 6. 제5항에 있어서,
상기 판독 트랜지스터는 상기 제2 공유된 S/D 영역을 통해 직렬로 상기 프로그래밍 트랜지스터에 전기적으로 커플링되는, 반도체 디바이스.
실시예 7. 제1항에 있어서,
상기 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제2 나노시트 - 상기 제3 S/D 영역이 상기 복수의 제2 나노시트의 제1 단부에 커플링됨 - ;
상기 복수의 제2 나노시트의 제2 단부에 전기적으로 커플링되는 제4 S/D 영역을 더 포함하되,
상기 복수의 제2 나노시트는 제2 결정 격자 방향을 갖는, 반도체 디바이스.
실시예 8. 제7항에 있어서,
상기 핀 기반의 구조체의 측벽 각각은 {110} 결정 평면을 가지며, 상기 복수의 제1 및 제2 나노시트의 각각의 상부 경계는 {100} 결정 평면을 갖는, 반도체 디바이스.
실시예 9. 제7항에 있어서,
상기 핀 기반의 구조체, 상기 제1 S/D 영역, 및 상기 제2 S/D 영역은 안티-퓨즈 메모리 셀의 프로그래밍 트랜지스터의 적어도 일부로서 구성되고, 상기 복수의 제1 나노시트, 상기 제2 S/D 영역, 및 상기 제3 S/D 영역은 상기 안티-퓨즈 메모리 셀의 제1 판독 트랜지스터의 적어도 일부로서 구성되고, 상기 복수의 제2 나노시트, 상기 제3 S/D 영역, 및 상기 제4 S/D 영역은 상기 안티-퓨즈 메모리 셀의 제2 판독 트랜지스터의 적어도 일부로서 구성되는, 반도체 디바이스.
실시예 10. 제1항에 있어서,
상기 복수의 제1 나노시트와 동작 가능하게 관련되는 복수의 올 어라운드 게이트 스택(all-around gate stack)을 더 포함하되, 상기 복수의 게이트 스택의 각각은 금속 게이트 및 게이트 유전체를 포함하는, 반도체 디바이스.
실시예 11. 반도체 디바이스로서,
기판 상에 형성되는 핀 기반의 구조체 - 상기 핀 기반의 구조체는 제1 방향을 따라 연장됨 - ;
상기 기판 상에 배치되는 하나 이상의 제1 나노시트 - 상기 하나 이상의 제1 나노시트의 각각은 상기 제1 방향에 수직인 제2 방향을 따라 서로로부터 떨어져 이격됨 - ; 및
상기 제1 방향을 따라 상기 핀 기반의 구조체와 상기 하나 이상의 제1 나노시트 사이에 배치되는 제1 소스/드레인(S/D) 영역을 포함하되;
상기 핀 기반의 구조체의 측벽 각각은 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향을 따라 제1 결정 평면 방향을 가지며, 상기 제1 나노시트의 각각의 상부 경계 및 하부 경계는 제2의 상이한 결정 평면 방향을 갖는, 반도체 디바이스.
실시예 12. 제11항에 있어서,
상기 제1 결정 평면 방향은 (110)을 포함하고, 상기 제2의 상이한 결정 평면 방향은 (100)을 포함하는, 반도체 디바이스.
실시예 13. 제11항에 있어서,
상기 제1 S/D 영역과는 상기 핀 기반의 구조체의 반대편에 배치되는 제2 S/D 영역; 및
상기 제1 S/D 영역과는 상기 하나 이상의 제1 나노시트의 반대편에 배치되는 제3 S/D 영역을 더 포함하는, 반도체 디바이스.
실시예 14. 제13항에 있어서,
상기 핀 기반의 구조체, 상기 제1 S/D 영역, 및 상기 제2 S/D 영역은 안티-퓨즈 메모리 셀의 프로그래밍 트랜지스터의 적어도 일부로서 구성되고, 상기 하나 이상의 제1 나노시트, 상기 제1 S/D 영역, 및 상기 제3 S/D 영역은 상기 안티-퓨즈 메모리 셀의 판독 트랜지스터의 적어도 일부로서 구성되는, 반도체 디바이스.
실시예 15. 제14항에 있어서,
상기 프로그래밍 트랜지스터는 상기 제1 S/D 영역을 통해 상기 판독 트랜지스터에 전기적으로 커플링되는, 반도체 디바이스.
실시예 16. 제11항에 있어서,
상기 기판 상에 배치되는 하나 이상의 제2 나노시트 - 상기 하나 이상의 제2 나노시트의 각각은 상기 제2 방향을 따라 서로로부터 떨어져 이격되고, 상기 제3 S/D 영역은 상기 제1 방향을 따라 상기 하나 이상의 제2 나노시트와 하나 이상의 제1 나노시트 사이에 배치됨 - ; 및
상기 제3 S/D 영역과는 상기 하나 이상의 제2 나노시트의 반대편에 배치되는 제4 소스/드레인(S/D) 영역을 더 포함하는, 반도체 디바이스.
실시예 17. 제16항에 있어서,
상기 핀 기반의 구조체, 상기 제1 S/D 영역, 및 상기 제2 S/D 영역은 안티-퓨즈 메모리 셀의 프로그래밍 트랜지스터의 적어도 일부로서 구성되고, 상기 하나 이상의 제1 나노시트, 상기 제1 S/D 영역, 및 상기 제3 S/D 영역은 상기 안티-퓨즈 메모리 셀의 제1 판독 트랜지스터의 적어도 일부로서 구성되고, 상기 하나 이상의 제2 나노시트, 상기 제3 S/D 영역, 및 상기 제4 S/D 영역은 상기 안티-퓨즈 메모리 셀의 제2 판독 트랜지스터의 적어도 일부로서 구성되는, 반도체 디바이스.
실시예 18. 제17항에 있어서,
상기 프로그래밍 트랜지스터는 상기 제1 S/D 영역을 통해 상기 제1 판독 트랜지스터에 전기적으로 커플링되고, 상기 제1 판독 트랜지스터는 상기 제3 S/D 영역을 통해 상기 제2 판독 트랜지스터에 전기적으로 커플링되는, 반도체 디바이스.
실시예 19. 반도체 디바이스를 제조하기 위한 방법으로서,
기판의 상부 경계로부터 연장되는 핀 기반의 구조체를 형성하는 단계 - 상기 핀 기반의 구조체는 제1 반도체 재료로 제조됨 - ;
상기 기판의 상기 상부 경계부로부터 돌출되는 나노시트 기반의 구조체를 형성하는 단계 - 상기 나노시트 기반의 구조체는, 제2 반도체 재료로 제조되는 하나 이상의 제1 나노시트, 및 상기 제1 반도체 재료로 제조되는 하나 이상의 제2 나노시트를 포함하고, 상기 하나 이상의 제1 나노시트 및 상기 하나 이상의 제2 나노시트는 서로에 대해 교대로 배치됨 - ; 및
제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제3 S/D 영역을 에피택셜하게 성장시키는 단계 - 상기 제1 S/D 영역은 상기 핀 기반의 구조체와 상기 나노시트 기반의 구조체 사이에 배치되고, 상기 제2 S/D 영역은 상기 제1 S/D 영역과는 상기 핀 기반의 구조체의 반대편에 배치되고, 상기 제3 S/D 영역은 상기 제1 S/D 영역과는 상기 나노시트 기반의 구조체의 반대편에 배치됨 - 를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
실시예 20. 제19항에 있어서,
상기 핀 기반의 구조체의 측벽 각각은 {110} 결정 평면을 가지며, 상기 하나 이상의 제1 나노시트의 각각의 상부 경계 및 하부 경계는 {100} 결정 평면을 갖는, 반도체 디바이스를 제조하기 위한 방법.

Claims (10)

  1. 반도체 디바이스로서,
    기판 상에 형성되는 핀 기반의 구조체(fin-based structure);
    상기 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제1 나노시트;
    상기 핀 기반의 구조체의 제1 단부에 커플링되는 제1 소스/드레인(source/drain; S/D) 영역;
    상기 핀 기반의 구조체의 제2 단부 및 상기 복수의 제1 나노시트의 제1 단부 둘 모두에 커플링되는 제2 S/D 영역; 및
    상기 복수의 제1 나노시트의 제2 단부에 커플링되는 제3 S/D 영역을 포함하되;
    상기 핀 기반의 구조체는 제1 결정 격자 방향을 가지며, 상기 복수의 제1 나노시트는 상기 제1 결정 격자 방향과는 상이한 제2 결정 격자 방향을 갖는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 결정 격자 방향은 <110> 결정 격자 방향을 포함하고, 상기 제2의 상이한 결정 격자 방향은 [100] 결정 격자 방향을 포함하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 결정 격자 방향은 다음의 결정 격자 방향:
    Figure pat00011
    중 적어도 하나를 포함하고, 상기 제2의 상이한 결정 격자 방향은 다음의 결정 격자 방향:
    Figure pat00012
    중 적어도 하나를 포함하는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 핀 기반의 구조체의 측벽 각각은 {110} 결정 평면(crystal plane)을 가지며, 상기 복수의 제1 나노시트의 각각의 상부 경계는 {100} 결정 평면을 갖는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 핀 기반의 구조체, 상기 제1 S/D 영역, 및 상기 제2 S/D 영역은 안티-퓨즈 메모리 셀(anti-fuse memory cell)의 프로그래밍 트랜지스터(programming transistor)의 적어도 일부로서 구성되고, 상기 복수의 제1 나노시트, 상기 제2 S/D 영역, 및 상기 제3 S/D 영역은 상기 안티-퓨즈 메모리 셀의 판독 트랜지스터(reading transistor)의 적어도 일부로서 구성되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 판독 트랜지스터는 상기 제2 공유된 S/D 영역을 통해 직렬로 상기 프로그래밍 트랜지스터에 전기적으로 커플링되는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 기판 상에 형성되는, 서로로부터 수직으로 떨어져 이격되는 복수의 제2 나노시트 - 상기 제3 S/D 영역이 상기 복수의 제2 나노시트의 제1 단부에 커플링됨 - ;
    상기 복수의 제2 나노시트의 제2 단부에 전기적으로 커플링되는 제4 S/D 영역을 더 포함하되,
    상기 복수의 제2 나노시트는 제2 결정 격자 방향을 갖는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 복수의 제1 나노시트와 동작 가능하게 관련되는 복수의 올 어라운드 게이트 스택(all-around gate stack)을 더 포함하되, 상기 복수의 게이트 스택의 각각은 금속 게이트 및 게이트 유전체를 포함하는, 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판 상에 형성되는 핀 기반의 구조체 - 상기 핀 기반의 구조체는 제1 방향을 따라 연장됨 - ;
    상기 기판 상에 배치되는 하나 이상의 제1 나노시트 - 상기 하나 이상의 제1 나노시트의 각각은 상기 제1 방향에 수직인 제2 방향을 따라 서로로부터 떨어져 이격됨 - ; 및
    상기 제1 방향을 따라 상기 핀 기반의 구조체와 상기 하나 이상의 제1 나노시트 사이에 배치되는 제1 소스/드레인(S/D) 영역을 포함하되;
    상기 핀 기반의 구조체의 측벽 각각은 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향을 따라 제1 결정 평면 방향을 가지며, 상기 제1 나노시트의 각각의 상부 경계 및 하부 경계는 제2의 상이한 결정 평면 방향을 갖는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판의 상부 경계로부터 연장되는 핀 기반의 구조체를 형성하는 단계 - 상기 핀 기반의 구조체는 제1 반도체 재료로 제조됨 - ;
    상기 기판의 상기 상부 경계부로부터 돌출되는 나노시트 기반의 구조체를 형성하는 단계 - 상기 나노시트 기반의 구조체는, 제2 반도체 재료로 제조되는 하나 이상의 제1 나노시트, 및 상기 제1 반도체 재료로 제조되는 하나 이상의 제2 나노시트를 포함하고, 상기 하나 이상의 제1 나노시트 및 상기 하나 이상의 제2 나노시트는 서로에 대해 교대로 배치됨 - ; 및
    제1 소스/드레인(S/D) 영역, 제2 S/D 영역, 및 제3 S/D 영역을 에피택셜하게 성장시키는 단계 - 상기 제1 S/D 영역은 상기 핀 기반의 구조체와 상기 나노시트 기반의 구조체 사이에 배치되고, 상기 제2 S/D 영역은 상기 제1 S/D 영역과는 상기 핀 기반의 구조체의 반대편에 배치되고, 상기 제3 S/D 영역은 상기 제1 S/D 영역과는 상기 나노시트 기반의 구조체의 반대편에 배치됨 - 를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
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