CN113257819A - 存储器件及其制造方法 - Google Patents

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张盟昇
黄家恩
王奕
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Abstract

公开了一种半导体器件。半导体器件包括形成在衬底上的基于鳍的结构。半导体器件包括形成在衬底上的彼此垂直间隔开的多个第一纳米片。半导体器件包括电耦合至基于鳍的结构的第一端的第一源极/漏极(S/D)区域。半导体器件包括电耦合至基于鳍的结构的第二端和多个第一纳米片的第一端两者的第二S/D区域。半导体器件包括电耦合至多个第一纳米片的第二端的第三S/D区域。基于鳍的结构具有第一晶格方向，并且多个第一纳米片具有与第一晶格方向不同的第二晶格方向。本发明的实施例还涉及存储器件及其制造方法。

Description

存储器件及其制造方法
技术领域
本发明的实施例还涉及存储器件及其制造方法。
背景技术
本公开总体涉及一种半导体器件，并且在一些实施例中，涉及包括不同晶格方向的存储器件。
集成电路(IC)有时包括一次性可编程(OTP)存储器，以提供非易失性存储器(NVM)，其中在IC断电时数据不会丢失。一种类型的OTP器件包括反熔丝存储器。反熔丝存储器包括多个反熔丝存储器单元(或位单元)，其端子在编程之前断开，并且在编程之后短接(例如，连接)。反熔丝存储器可以基于金属氧化物半导体(MOS)技术。例如，反熔丝存储器单元可以包括编程MOS晶体管(或MOS电容器)和至少一个读取MOS晶体管。编程MOS晶体管的栅极电介质可以被击穿以使编程MOS晶体管的栅极与源极或漏极区域互连。取决于编程MOS晶体管的栅极电介质是否被击穿，反熔丝存储器单元可以通过读取流经编程MOS晶体管的所得电流并读取MOS晶体管来呈现不同的数据位。由于不能通过反向工程确定反熔丝单元的编程状态，因此反熔丝存储器具有反向工程验证的有利特征。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：基于鳍的结构，形成在衬底上；多个第一纳米片，彼此垂直间隔开，并且形成衬底上；第一源极/漏极(S/D)区域，耦合至基于鳍的结构的第一端；第二S/D区域，耦合至基于鳍的结构的第二端和多个第一纳米片的第一端两者；以及第三S/D区域，耦合至多个第一纳米片的第二端；其中，基于鳍的结构具有第一晶格方向，并且多个第一纳米片具有与第一晶格方向不同的第二晶格方向。
根据本发明的另一个方面，提供了一种半导体器件，包括：基于鳍的结构，形成在衬底上，基于鳍的结构沿第一方向延伸；一个或多个第一纳米片，设置在衬底上，一个或多个第一纳米片中的每一个沿垂直于第一方向的第二方向彼此间隔开；以及第一源极/漏极(S/D)区域，沿第一方向设置在基于鳍的结构与一个或多个第一纳米片之间；其中，基于鳍的结构的侧壁均具有沿垂直于第一方向和第二方向的第三方向的第一晶面方向，并且第一纳米片中的每一个的顶部边界和底部边界具有不同的第二晶面方向。
根据本发明的又一个方面，提供了一种制造半导体器件的方法，包括：形成从衬底的顶部边界延伸的基于鳍的结构，其中，基于鳍的结构由第一半导体材料制成；形成从衬底的顶部边界突出的基于纳米片的结构，其中，基于纳米片的结构包括由第二半导体材料制成的一个或多个第一纳米片以及由第一半导体材料制成的一个或多个第二纳米片，一个或多个第一纳米片和一个或多个第二纳米片交替设置；以及外延生长第一源极/漏极(S/D)区域、第二S/D区域和第三S/D区域，其中，第一S/D区域设置在基于鳍的结构与基于纳米片的结构之间，第二S/D区域与第一S/D区域相对于基于鳍的结构设置，并且第三S/D区域与第一S/D区域相对于基于纳米片的结构设置。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出根据一些实施例的存储器单元的示例性电路图。
图2示出根据一些实施例的另一存储器单元的示例性电路图。
图3示出根据一些实施例的存储器件的透视图。
图4示出根据一些实施例的制造存储器件的示例性方法的流程图。
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21和图22示出根据一些实施例的通过图4的方法在各个制造阶段制造的存储器件的截面图。
图23示出根据一些实施例的另一存储器件的截面图。
图24示出根据一些实施例的比较不同晶格方向之间的击穿时间的曲线图。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在当代半导体器件的制造过程中，大量的半导体器件(诸如，硅沟道n型场效应晶体管(nFET)和硅锗沟道p型场效应晶体管(pFET))在单个晶圆上制造。非平面晶体管器件架构(诸如，基于鳍的晶体管)可以提供比平面晶体管更高的器件密度和更高的性能。一些先进的非平面晶体管器件架构(诸如，纳米片(或纳米线)晶体管)可以相对于基于鳍的晶体管进一步提高性能。与沟道被栅极堆叠件部分地围绕的基于鳍的晶体管相比，纳米片晶体管通常包括栅极堆叠件，该栅极堆叠件围绕一个或多个纳米片沟道的整个周边，以改善对沟道电流的控制，例如，对于基于鳍的晶体管和纳米片晶体管的相似尺寸，驱动电流相对较大。
考虑到纳米片晶体管胜过基于鳍片的晶体管，一些现有的存储器件已经将对应的存储器单元配置为纳米片晶体管配置。例如，反熔丝存储器单元可以包括编程晶体管和读取晶体管，它们各自被配置为纳米片晶体管。然而，现有的反熔丝存储器单元的编程晶体管和读取晶体管的相应有源平面(例如，导电沟道的一个或多个平面)通常共享相同或基本相似的晶格方向(晶体学方向、晶体的方向或晶体方向)，例如<110>晶格方向。当编程晶体管的有源平面具有<110>晶格方向时，编程晶体管可以提供良好的编程性能(例如，低击穿电压(VBD)、快速击穿时间(tBD)等)。然而，当读取晶体管的有源平面具有<110>晶格方向时，读取晶体管的性能可能受到损害。例如在图24的威布尔图中(其中，X轴表示tBD，Y轴表示概率)，由于有源平面沿<110>晶格方向延伸，因此与具有沿<100>晶格方向延伸的有源平面相比，读取晶体管的栅极电介质的tBD可以相对短，这通常是不希望的，因为读取晶体管被设计为不会击穿。因此，现有的反熔丝存储器件并不完全令人满意。
本公开提供了存储器单元的各种实施例。在一些实施例中，所公开的存储器单元包括反熔丝存储器单元，该反熔丝存储器单元包括编程晶体管和一个或多个读取晶体管。编程晶体管被配置为基于鳍的晶体管，并且一个或多个读取晶体管均被配置为纳米片晶体管。基于鳍的晶体管和一个或多个读取晶体管经由一个或多个共享源极/漏极区域彼此电耦合。此外，编程晶体管的有源平面和一个或多个读取晶体管的有源平面彼此不同。例如，基于鳍的编程晶体管的有源平面可以被配置为具有<110>晶格方向，并且纳米片读取晶体管的有源平面可以被配置为具有<100>晶格方向。通常，当有源平面具有<110>晶格方向时，纳米片晶体管可以呈现明显延长的tBD。这样，在保持编程晶体管的良好编程性能的同时，还可以提高读取晶体管的可靠性。
图1示出根据一些实施例的存储器单元100的示例性电路图。如图所示，存储器单元(或有时称为存储器位单元、存储器位或位)100包括第一晶体管110和第二晶体管120。第一和第二晶体管110和120中的每一个可以包括n型金属氧化物半导体场效应晶体管(MOSFET)。晶体管110和120可以各自包括另一种MOSFET，例如，p型MOSFET。在一些其他实施例中，晶体管110或120中的至少一个可以由另一种类型的电子器件(例如，MOS电容器)代替，同时仍在本公开的范围内。第一晶体管110和第二晶体管120彼此串联电耦合。例如，第一晶体管的源极110S连接到第二晶体管的漏极120D。
存储器单元100可以被配置为一次性可编程(OTP)存储器单元，诸如反熔丝单元。应当理解，存储器单元100可以被配置为包括彼此串联电耦合的两个晶体管的任何类型的存储器单元(例如，NOR型非易失性存储器单元、动态随机存取存储器(DRAM)单元、两晶体管静态随机存取存储器(SRMA)单元等)。
当存储器单元100被配置为反熔丝单元时，第一晶体管110可以用作编程晶体管，第二晶体管120可以用作读取晶体管。这样，第一晶体管的漏极110D是浮置的(例如，不耦合)，第一晶体管的栅极110G耦合至编程字线(WLP)130；并且第二晶体管的栅极120G耦合至读取字线(WLR)132，第二晶体管的源极120S耦合至位线(BL)134。
为了编程存储器单元100，通过经由WLR 132向栅极120G提供高电压(例如，与逻辑高状态对应的正电压)来导通读取晶体管120。在读取晶体管120导通之前、同时或之后，将足够高的电压(例如，击穿电压(VBD))施加至WLP 130，并且将低电压(例如，与逻辑低状态对应的正电压)施加至BL 134。可以将低电压(施加在BL 134上)传递到源极110S，使得将在源极110S和栅极110G上创建VBD，以引起编程晶体管110的一部分栅极电介质(例如，源极110S和栅极110G之间的部分)的击穿。在编程晶体管110的栅极电介质之后，使栅极110G和源极110S互连的部分的行为等效地为电阻性的。例如，这样的部分可以用作电阻器136。在编程之前(在编程晶体管110的栅极电介质被击穿之前)，当读取晶体管120导通时，在BL 134和WLP 130之间不存在导电路径；在编程之后，当读取晶体管120导通时，BL 134和WLP 130之间存在导电路径(例如，经由电阻器136)。
为了读取存储器单元100，类似于编程，读取晶体管120被导通并且BL 134被耦合至与逻辑低状态对应的电压。作为响应，将正电压施加到编程晶体管的栅极110G。如上所述，如果编程晶体管110的栅极电介质未被击穿，则在BL 134和WLP 130之间不存在导电路径。因此，相对低的电流从WLP 130通过晶体管110和120传导至BL 134。如果编程晶体管110的栅极电介质被击穿，则在BL 134和WLP 130之间存在导电路径。因此，相对高的电流从WLP130通过晶体管110(现在等效于电阻器136)和晶体管120传导至BL 134。这样的低电流和高电流有时可以分别称为存储器单元110的Ioff和Ion。耦合至BL 134的电路组件(例如，感测放大器)可以将Ioff与Ion区分开(反之亦然)，从而确定存储器单元100是呈现逻辑高(“1”)还是呈现逻辑低(“0”)。例如，当读取Ion时，存储器单元100可以呈现1；并且当读取Ioff时，存储器单元100可以呈现0。
图2示出根据一些实施例的另一存储器单元200的示例性电路图。存储器单元200类似于图1的存储器单元100，除了存储器单元200包括附加读取晶体管。如图所示，存储器单元200包括第一晶体管202、第二晶体管204和第三晶体管206。第一、第二和第三晶体管202-206中的每一个可以包括n型MOSFET。在一些其他实施例中，晶体管202-206中的每一个可以包括p型MOSFET，同时仍在本公开的范围内。第一晶体管202、第二晶体管204和第三晶体管206彼此串联电耦合。例如，第一晶体管的源极202S连接至第二晶体管的漏极204D，并且第二晶体管的源极204S连接至第三晶体管的漏极206D。存储器单元200可以用作反熔丝单元(如上所述)，其中第一晶体管202用作反熔丝单元的编程晶体管，而第二和第三晶体管204和206共同用作反熔丝单元的读取晶体管。类似于存储器单元100，编程晶体管的栅极202G耦合至WLP 208，读取晶体管的栅极204G和206G分别耦合至WLR0 210和WLR1 212，并且读取晶体管的源极206S耦合至BL 214。存储器单元200的操作基本上类似于存储器单元100的操作，因此，将不重复讨论。
参考图3，示出示例性存储器件300的透视图，其包括基于鳍的晶体管和纳米片晶体管。根据一些实施例，存储器件300可以是反熔丝存储器单元的一部分，其包括编程晶体管和读取晶体管，例如存储器单元100。图3的透视图是存储器件300的概述，因此，在图3中可能没有标识存储器件300的某些特征。下面将参考图5-图22的截面图示出和讨论存储器件300的更详细的特征。
存储器件300包括编程晶体管302和读取晶体管304。在一些实施例中，编程晶体管302被配置为基于鳍的晶体管，并且读取晶体管被配置为纳米片晶体管。编程晶体管302和读取晶体管304可以形成在(或包括)半导体结构(例如，衬底)306上。例如，在半导体结构306上方，存储器件300包括第一栅极结构308和第二栅极结构310。彼此平行的第一栅极结构308和第二栅极结构310可以沿第一横向方向(例如，Y方向)定向和伸长。在第一栅极结构308的相应侧上，形成漏极/源极区域316和漏极/源极区域318。在第二栅极结构310的相应侧上，形成漏极/源极区域318和漏极/源极区域320。第一栅极结构308形成为跨过基于鳍的结构312，其在相应端部上耦合至漏极/源极区域316和318。形成第二栅极结构310以围绕多个纳米片314a、314b、314c和314d，其在相应端部上耦合至漏极/源极区域318和320。在一些实施例中，基于鳍的结构312和纳米片314a-d可以沿第二横向方向(例如，X方向)定向和伸长，该第二横向方向与漏极/源极区域316-320彼此对准所沿的方向相同。这样，可以在半导体结构306(例如，半导体衬底/晶圆)上的同一有源区域(有时称为“氧化物限定(OD)区域”)内形成漏极/源极区域316-320、基于鳍的结构312和纳米片314a-d。如图所示，纳米片314a-d可以以宽度(沿Y方向)W1表征，并且基于鳍的结构312可以以宽度(沿Y方向)W2表征，其中W1基本上大于W2。在一些其他实施例中，W1可以等于或基本上类似于W2。
编程晶体管302可以由栅极结构308(其用作晶体管302的栅极)、鳍形结构312(其用作晶体管302的导电沟道)、漏极/源极区域316(用作晶体管302的漏极)和源极318(其用作晶体管302的源极)形成。读取晶体管304可以由栅极结构310(其用作晶体管304的栅极)、纳米片314a-d(其共同用作晶体管304的导电沟道)、漏极/源极区域318(其用作晶体管304的源极)和漏极/源极区域320(其用作晶体管304的漏极)形成。编程晶体管302和读取晶体管304经由漏极/源极区域318彼此串联电耦合。
根据本公开的各种实施例，编程晶体管302和读取晶体管304的相应导电沟道(基于鳍的结构312)(纳米片314a-d)可以以各自不同的晶格方向来表征。例如，鳍形结构312可以具有<110>晶格方向，并且纳米片314a-d可以具有<100>晶格方向。具体地，编程晶体管302和读取晶体管304的导电沟道的相应“有源平面”可以以各自不同的晶面来表征。术语“有源平面”可以指对应晶体管沿其传导大部分电流的平面。例如，编程晶体管302可以具有沿基于鳍的结构302的侧壁302a的有源平面，并且读取晶体管304可以具有沿每个纳米片的顶部边界和底部边界(例如，纳米片314a的顶部边界314a1和底部边界314a2)的有源平面。在一些实施例中，编程晶体管302的有源平面(例如，312a)可以用{110}晶面(例如(110)晶面)表征，并且读取晶体管304的有源平面(例如，314a1、314a2)可以用{100}晶面(例如，(100)晶面)表征。
在下文中，将简要解释晶体学以便于理解本公开的实施例。在处理晶体结构时，参考晶格平面或晶格方向是有用的。在用于描述平面或方向的符号中，采用三个整数的集合来指示晶格中平面的位置或向量的方向。可以如下所述确定用于描述晶格中的某个平面的三个整数。
首先，找到某个平面与三个晶轴相交的交点，并将其表示为基本向量的整数倍。在这种情况下，平面可以移动，同时保持其方向不变，直到找到平面和晶轴之间的交点。求交点的倒数，并在保持相同关系的情况下获得具有最小整数比的三个整数h、k和l的集合。可以使用圆括号()表示三个整数h、k和l。
三个整数h、k和l的集合称为米勒指数，用于定义晶格中的平行平面。从晶体学的观点来看，晶格中的许多平面是等效的。换句话说，具有给定的米勒指数的特定平面可以仅根据选择晶胞的位置和取向的方法在晶格中移动。即，相对于晶格轴对称的平面在晶体学方面被称为等效平面。晶体学上等效的平面用带大括号{}代替圆括号()表示。例如，晶面{100}包括多个等效晶面：(100)、(010)和(001)。在另一示例中，晶面{110}包括多个等效晶面：(110)、(011)和(101)。
同时，将晶格中的方向表示为三个整数的集合，该三个整数与具有该方向的向量的分量具有相同的关系。向量的三个分量表示为基本向量的乘积，转换为最小整数比，并使用方括号[]表示。像晶格平面一样，晶格中的许多方向是等效的，并且等效的方向用尖括号<>表示。例如，晶格方向<100>包括多个等效晶格方向：[100]、[010]、[001]、
Figure BDA0002793610670000091
和
Figure BDA0002793610670000092
在另一示例中，晶格方向<110>包括多个等效晶格方向：[110]、[101]、[011]、
Figure BDA0002793610670000093
和
Figure BDA0002793610670000094
从前面的晶体学概述中，可以看出，对于立方晶体(例如，硅)，晶面(001)与对应于晶格方向[110]的晶面(110)成直角。换句话说，晶面{100}与对应于晶格方向<110>的晶面{110}成直角。因此，当沿晶格方向<110>蚀刻具有晶面{100}的衬底时，该衬底的蚀刻部分具有晶面{110}。当沿晶格方向<100>切割具有晶面{111}的衬底时，该衬底的切割部分具有晶面{100}。当沿晶格方向<110>切割具有晶面{111}的衬底时，该衬底的切割部分具有晶面{110}。
再次参考图3，并且更详细地，栅极结构310可以包括多个栅极堆叠件。每个栅极堆叠件可以包括一个或多个栅极电介质和一种或多种栅极金属(为清楚起见在图3中未示出)。栅极堆叠件中的两个被配置为共同围绕一个或多个纳米片中的对应的一个。例如，栅极结构310包括栅极堆叠件311a、311b、311c、311d和311e。栅极堆叠件311a-e可以具有与栅极结构310的宽度(沿Y方向)基本相似的宽度(沿Y方向)，并且纳米片314a-d以宽度W1(沿Y方向)表征，该宽度小于栅极堆叠件311a-e的宽度。栅极堆叠件311a-e中的每一个都可以进一步包括沿Z方向延伸以与相邻的栅极堆叠件接触的部分。这样，栅极堆叠件311a-e中相邻的两个可以围绕纳米片314a-d中的对应的一个的整个周边。
例如，栅极堆叠件311a和311b可以共同围绕纳米片314a的至少四个侧面，并且纳米片314a的两个侧面分别耦合至漏极/源极区域318和漏极/源极区域320；栅极堆叠件311b和311c可以共同围绕纳米片314b的至少四个侧面，并且纳米片314b的两个侧面分别耦合至漏极/源极区域318和漏极/源极区域320；栅极堆叠件311c和311d可以共同围绕纳米片314c的至少四个侧面，并且纳米片314c的两个侧面分别耦合至漏极/源极区域318和漏极/源极区域320；以及栅极堆叠件311d和311e可以共同围绕纳米片314d的至少四个侧面，并且纳米片314d的两个侧面分别耦合至漏极/源极区域318和漏极/源极区域320。
图4示出根据本公开的一个或多个实施例的形成存储器件的方法400的流程图。方法400可以用于形成反熔丝存储器单元，其包括串联耦合的基于鳍的编程晶体管和纳米片读取晶体管。例如，方法400中描述的操作中的至少一些可以用于形成存储器件300。要注意的是，方法400仅是示例，并且不旨在限制本公开。因此，应当理解，可以在图4的方法400之前、期间和之后提供附加的操作，并且这里仅简要描述一些其他操作。
方法400的操作可以与在图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21和图22所示的相应制造阶段沿线A-A’截取的存储器件300的截面图相关。在一些实施例中，存储器件300可以包括在微处理器、另一存储器件和/或其他集成电路(IC)中或或与之耦合。此外，为了更好地理解本公开的概念，简化了图5-图22。尽管附图示出了存储器件300，但是应当理解，IC可以包括许多其他器件，诸如电感器、电阻器、电容器、晶体管等，为了清楚说明起见，这些在图5-图22中未示出。
首先参考图4，简要概述，方法400从操作402开始，其中，提供半导体结构。方法400进行到操作406，其中，形成图案化的掩模以覆盖半导体衬底的第一区域并暴露半导体结构的第二区域。方法400行进到操作408，其中，通过蚀刻第二区域中的半导体结构来形成凹部。方法400进行到操作410，其中，沉积介电层以覆盖半导体结构。方法400进行到操作412，其中，蚀刻介电层的一部分以暴露凹部的底部边界。方法400进行到操作414，其中，外延生长在凹部中交替堆叠的多个第一和第二半导体层。方法400进行到操作416，其中，执行抛光工艺。方法400进行到操作418，其中，形成伪栅极堆叠件。方法400进行到操作420，其中，覆盖基于鳍的结构。方法400进行到操作422，其中，去除交替纳米片柱的第一半导体层的端部。方法400进行到操作424，其中，形成交替纳米板柱中的内部间隔件。方法400进行到操作426，其中，形成漏极/源极区域。方法400进行到操作428，其中，沉积层间电介质(ILD)材料。方法400进行到操作430，其中，去除伪栅极堆叠件。方法400进行到操作432，其中，去除交替纳米片柱的第一半导体层。方法400进行到操作434，其中，沉积栅极电介质。方法400进行到操作436，其中，沉积栅极金属。
对应于操作402，图5是在制造的各个阶段之一中包括半导体结构306的存储器件300沿线A-A’(图3)截取的截面图。半导体结构306包括半导体材料衬底，例如硅。在本实施例中，基于上述晶体学概述，这种硅衬底的晶体结构在{100}晶面(例如(100)晶面)中具有顶部边界306a。替代地，半导体结构306可以包括其他元素半导体材料，例如锗。半导体结构306还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。半导体结构306可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓和磷铟化镓。在一个实施例中，半导体结构306包括外延层。例如，半导体结构306可以具有位于块状半导体上面的外延层。此外，半导体结构306可以包括绝缘体上半导体(SOI)结构。例如，半导体结构306可包括掩埋氧化物(BOX)层，其中，通过诸如注氧分离(SIMOX)的工艺或其他适合的技术(诸如晶圆接合与研磨)形成该掩埋氧化物层。
对应于操作404，图6是在制造的各个阶段之一中包括位于半导体结构306的顶部边界306a上的图案化的掩模的存储器件300沿线A-A’(图3)截取的截面图。图案化的掩模覆盖第一区域321a，并且包括暴露半导体结构306的第二区域321b的开口。在一个实施例中，第一区域321a是半导体结构306的为被配置为n型晶体管的一个或多个编程晶体管(例如，图3所示的301)限定的区域，并且第二区域321b是半导体结构306的为也被配置为n型晶体管的一个或多个读取晶体管(例如，图3所示的301)限定的区域。应当理解，半导体器件300可以可替代地在区域321a-b中具有p型晶体管。
图案化的掩模可以是诸如图案化的抗蚀剂层的软掩模，或诸如介电材料层的硬掩模，或其组合。在一个实施例中，图案化的掩模包括设置在区域321a上的硬掩模322和通过光刻工艺形成在硬掩模322上的图案化的抗蚀剂层323。蚀刻硬掩模322以将开口从图案化的抗蚀剂层323转移到硬掩模322。例如，硬掩模322包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧氮化硅、其他半导体材料和/或其他介电材料。在实施例中，硬掩模322的厚度在大约1nm至大约40nm的范围内。可以通过热氧化、化学气相沉积(CVD)、原子层沉积(ALD)或任何其他适当的方法来形成硬掩模322。示例性光刻工艺可以包括形成抗蚀剂层、通过光刻曝光工艺暴露抗蚀剂、执行曝光后烘焙工艺以及使光刻胶层显影以形成图案化的光刻胶层。光刻工艺可以替代地替换为其他技术，诸如电子束写入、离子束写入、无掩模图案化或分子印刷。在一些实施例中，图案化的抗蚀剂层323可以直接用作随后的蚀刻工艺的蚀刻掩模。在硬掩模322的图案化之后，可以通过诸如湿法剥离或等离子灰化的适当工艺来去除图案化的抗蚀剂层323。
对应于操作406，图7是在制造的各个阶段之一中蚀刻半导体结构306以形成凹部324的存储器件300沿线A-A’(图3)截取的截面图。蚀刻第二区域321b中的半导体结构306以形成凹部324。蚀刻工艺被设计为使用硬掩模322作为蚀刻掩模来选择性地去除第二区域321b中的半导体结构306。可以继续进行蚀刻工艺以确保半导体结构306的边界325暴露在凹部324中。第一区域321a中的半导体结构306的侧壁326也被暴露，从而限定凹部324的边缘。蚀刻工艺可以包括干蚀刻、湿蚀刻或其组合。图案化的掩模322保护第一区域321a内的半导体结构306免于蚀刻。在各种示例中，蚀刻工艺可以包括使用合适的蚀刻剂的干蚀刻，诸如含氟蚀刻气体或含氯蚀刻气体，诸如Cl2、CCl2F2、CF4、SF6、NF3、CH2F2，或其他合适的蚀刻气体。在一些其他示例中，蚀刻工艺可以包括使用合适的蚀刻剂的湿蚀刻，诸如基于氢氟酸(HF)的溶液、基于硫酸(H2SO4)的溶液、基于盐酸(HCl)的溶液、基于氢氧化铵(NH4OH)的溶液、其他合适的蚀刻溶液或其组合。蚀刻工艺可以包括一个以上的步骤。
对应于操作408，图8是在制造的各个阶段之一中包括介电层327的存储器件300沿线A-A’(图3)截取的截面图。介电层327可以在两个区域321a-b中共形地覆盖存储器件300。介电层327被沉积为毯式层。在实施例中，介电层327的厚度为约1nm至约40nm的范围内。介电层327可以包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳氮化物、半导体碳氧氮化物和金属氧化物，诸如氧化铪、氧化锆和氧化铝，其他电介质和/或其他合适的材料。可以选择介电层327以具有与硬掩模322不同的蚀刻选择性。在示例中，硬掩模322包括氧化硅，并且介电层327包括氮化硅。在另一示例中，硬掩模322包括氮氧化硅，并且介电层327包括氧化铝。在又一示例中，硬掩模322包括碳氧氮化硅，并且介电层327包括氧化锆。介电层327可以通过包括原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)或其他合适的沉积技术的任何合适的工艺沉积在硬掩模322、半导体结构306的侧壁326和边界325上方。可以使用共形沉积技术。
对应于操作410，图9是在制造的各个阶段之一中去除介电层327的一个或多个部分的存储器件300沿线A-A’(图3)截取的截面图。在一些实施例中，沉积在存储器件300的水平边界上的介电层327的部分被去除(例如，介电层327的覆盖硬掩模322的部分、介电层327的覆盖边界308的部分)，同时第一区域321a中的半导体结构306的侧壁326保持被介电层327的其余部分覆盖。
为了执行去除，可以执行各向异性蚀刻，诸如干蚀刻或等离子体蚀刻，以回蚀刻并去除沉积在硬掩模322和半导体结构306的边界308的水平表面上的介电层327的那些部分。这样，仅保留了沉积在侧壁306上的介电层327的那些部分。由于每个部件的蚀刻敏感性不同，因此无需蚀刻(或不进行显著蚀刻)硬掩模322就可以选择性地蚀刻部分介电层327。可以调整各种蚀刻参数以蚀刻介电层327，诸如蚀刻剂成分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速、其他合适的蚀刻参数或其组合。在一些实施例中，在各向异性蚀刻之后，将硬掩模322的厚度减小约5％至15％，诸如从大约40nm的厚度减小至大约35nm。由于各向异性蚀刻，沉积在侧壁306上的介电层327也可能遭受一些材料损失。在一些实施例中，介电层327的厚度减小约8％至20％，诸如从大约40nm的厚度减小至大约35nm。
对应于操作412，图10是在制造的各个阶段之一中包括多个第一半导体层328(例如，328a、328b、328c和328d)和多个第二半导体层330(例如，330a、330b、330c和330d)的存储器件300沿线A-A’(图3)截取的截面图。在一些实施例中，第一半导体层328a-d和第二半导体层330a-d在凹部324(图9)中彼此交替地(例如，沿Z方向)以形成堆叠件。例如，第二半导体层之一330a设置在第一半导体层之一328a上，然后第二半导体层中的另一个328b设置在第二半导体层330a上，依此类推。
在各个实施例中，堆叠件可以包括任意数量的交替设置的半导体层328和330。半导体层328和330可以具有不同的厚度。半导体层328可以具有彼此不同厚度。半导体层330可以具有彼此不同厚度。半导体层328和330中的每一个的厚度可以在几纳米到几十纳米的范围内。堆叠件的第一层可以比其他半导体层328和330厚。例如，层328a可以比其他层328b-d和330a-d厚。在实施例中，第一半导体层228a-d中的每一个都具有在约5nm至约20nm范围内的厚度，并且第二半导体层330a-d中的每一个都具有在约5nm至约20nm范围内的厚度。
两个半导体层328和330具有不同的成分。在各个实施例中，两个半导体层328和330具有在层之间提供不同的氧化速率和/或不同的蚀刻选择性的成分。在实施例中，半导体层328包括硅锗(Si1-xGex)，并且半导体层330包括硅(Si)。在实施例中，每个半导体层330是硅，其可以是未掺杂的或基本不含掺杂剂(即，具有从大约0cm-3到大约1×1017cm-3的非本征掺杂剂浓度)，其中例如，当形成层328(例如，硅)时，执行无意掺杂。替代地，可以有意地掺杂半导体层330。例如，每个半导体层330均可以是硅，其掺杂有诸如硼(B)、铝(Al)、铟(In)和镓(Ga)以形成p型沟道的p型掺杂剂，或诸如磷(P)、砷(As)、锑(Sb)以形成n型沟道的n型掺杂剂。在一些实施例中，每个半导体层328均为Si1-xGex，其包括摩尔比小于50％(x＜0.5)的Ge。例如，按摩尔比，Ge可以占Si1-xGex的半导体层328的约15％至35％。此外，半导体层328可以在它们之间包括不同的成分，并且半导体层330可以在它们之间包括不同的成分。
在各个实施例中，半导体层328和330中的任一个可以包括其他材料，例如：化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP，或其组合。可以基于提供不同氧化速率和/或蚀刻选择性来选择半导体层328和330的材料。如上所述，可以掺杂或不掺杂半导体层328和330。
在各个实施例中，半导体层328和330从第二区域321b中的半导体结构306的边界308外延生长。例如，可以通过分子束外延(MBE)工艺、诸如金属有机CVD(MOCVD)工艺的化学气相沉积(CVD)工艺和/或其他合适的外延生长工艺来生长半导体层328和330中的每一个。在外延生长期间，半导体结构306的晶体结构向上(例如，沿Z方向)延伸，导致半导体层328和330具有与半导体结构306相同的晶体取向。
在第一区域321a中，硬掩模322用作半导体结构306的顶部边界306a上的覆盖层，从而阻止在第一区域321a中发生外延生长。当在第二区域321b中时，介电层327覆盖侧壁306，从而阻止外延生长源于侧壁306，使得不会在从侧壁306到第二区域321b的横向方向上发生外延生长。因此，在一些实施例中，半导体层328和330的外延生长被限制在凹部324(图9)中。
在本公开的各个实施例中，半导体结构306的晶体结构在{100}晶面中具有顶部边界306a。因此，外延生长的半导体层328和330每个在相同的{100)晶面中具有相应的顶部/底部边界。在一些其他实施例中，半导体结构306可以在与{100}晶面不同的晶面之一中，例如在{110}晶面中具有顶部边界。因此，外延生长的半导体层328和330保持相同的晶体结构，并且在相应的顶部/底部边界中呈现相同的{110}晶面。
对应于操作414，图11是在制造的各个阶段之一中执行抛光工艺的存储器件300沿线A-A’(图3)截取的截面图。抛光工艺(例如，化学机械抛光(CMP)工艺)被配置为在半导体层328和330的外延生长之后平坦化半导体结构306的顶部边界。参考图10，硬掩模322可以在操作414中用作CMP停止层。操作414也可以去除硬掩模层322。结果，第一区域321a中的半导体结构306再次被暴露以形成半导体结构306的顶部边界的一部分。
对应于操作416，图12是在制造的各个阶段之一中包括第一伪栅极堆叠件332a和第二伪栅极堆叠件332b的存储器件300沿线A-A’(图3)截取的截面图。伪栅极堆叠件332a-b中的每一个均包括伪栅极和硬掩模。例如在图12中，第一伪栅极堆叠件332a包括在第一区域321a中的半导体结构306上方形成的伪栅极333a和在伪栅极333a上方形成的硬掩模334a；并且第二伪栅极堆叠件332b包括在第二区域321b中的半导体层330d上方形成的伪栅极333a和在伪栅极333b上方形成的硬掩模334b。
在一些实施例中，伪栅极堆叠件332a可以形成在第一区域321a中的半导体结构306的侧壁上方和周围，并且伪栅极332b可以形成在第二区域321b中的半导体层328和330的侧壁上方和周围。可以通过分别在第一区域321a中的半导体结构306和第二区域321b中的半导体层328和330上方和周围沉积非晶硅(a-Si)来形成伪栅极333a和333b。然后将a-Si平坦化至所需水平。硬掩模(未示出)被沉积在平坦化的a-Si上方并被图案化以形成硬掩模334a和334b。硬掩模334a和334b可以由氮化物或氧化物层形成。将蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)应用于a-Si，以形成伪栅极堆叠件332a和332b。
在形成伪栅极堆叠件332a和332b之后，可以形成偏置栅极间隔件335a和335b，以沿伪栅极堆叠件332a和332b的相应侧壁延伸，如图12所示。可以使用间隔件下拉形成工艺来形成偏置栅极间隔件335a-b。偏置栅极间隔件335a-b还可以通过介电材料(例如，氧化硅、氮化硅、氮氧化硅、SiBCN、SiOCN、SiOC或这些材料的任何合适组合)的共形沉积然后定向蚀刻(例如，RIE)来形成。
对应于操作418，图13是在制造的各个阶段之一中包括基于鳍的结构312(如图3中所示)和交替纳米片柱338的存储器件300沿线A-A’(图3)截取的截面图。基于鳍的结构312和交替纳米片柱338均形成为从半导体结构306的其余部分突出。具体地，基于鳍的结构312是从半导体结构306延伸的整体连续的结构。基于鳍的结构312可以沿横向方向(例如，X方向)伸长。交替纳米片柱338包括纳米片314a-d(图3所示)和与纳米片314a-d交错的纳米片339a、339b、339c和339d的堆叠件。在基于鳍的结构312和交替纳米片柱338的形成中，伪栅极堆叠件332a-b与相应的偏置栅极间隔件335a-b一起可以用作掩模，以限定基于鳍的结构312和交替纳米片柱338的占用面积，并且一个或多个蚀刻工艺可以分别应用于第一区域321a中的半导体结构306和第二区域321b中的半导体层328和330(由虚线包围)，以形成基于鳍的结构312和交替纳米片柱338。这样，纳米片339a、314a、339b、314b、339c、314c、339d和314d可以分别是半导体层328a、330a、328b、330b、328c、330c、328d和330d的其余部分。
一种或多种蚀刻工艺可以包括一种或多种干蚀刻工艺、湿蚀刻工艺和其他合适的蚀刻技术。例如，干蚀刻工艺可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他适当的气体和/或等离子体和/或其组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他适当的湿蚀刻剂。
在一些实施例中，可以设置伪栅极堆叠件332a的取向，以使得被蚀刻的基于鳍的结构312的顶部边界312b具有{100}晶面，并且被蚀刻的基于鳍的结构312的侧壁312a(图3所示)均具有{110}晶面。在以上示例中，其中半导体结构306的晶体结构(例如，Si晶圆)在{100}晶面中具有顶部边界，半导体结构306可以在{110}晶面中具有平坦区域，如所制造的。伪栅极堆叠件332a的取向可以与平坦区域平行或垂直。因此，通过一个或多个蚀刻工艺(例如，各向异性蚀刻工艺)，基于鳍的结构312的每个侧壁312a可以被表征为具有与平坦区域相同的{110}晶面。基于前述的晶体学概述，有时可以将基于鳍的结构312称为具有<110>晶格方向，其包括晶格方向：[110]、[101]、[011]、
Figure BDA0002793610670000171
和
Figure BDA0002793610670000172
如上所述，外延生长的半导体层328和330的相应顶部/底部边界各自具有相同的{100}晶面。在蚀刻过程之后，纳米片339a-d和314a-d的相应顶部/底部边界(例如，图3中的314a1和314a2)的可以继承相同的{100}晶面。有时将纳米片314a-d称为具有<100>晶格方向，其包括晶格方向：[100]、[010]、[001]、
Figure BDA0002793610670000181
或
Figure BDA0002793610670000182
对应于操作420，图14是在制造的各个阶段之一中基于鳍的结构312被阻挡掩模340覆盖的存储器件300沿线A-A’(图3)截取的截面图。在一些实施例中，阻挡掩模340形成为在第一区域321a中覆盖基于鳍的结构312，同时在第二区域321b中暴露出交替纳米片柱338。阻挡掩模340可以形成为具有足够大的厚度(或高度)，使得基于鳍的结构312的侧壁312a被完全覆盖。阻挡掩模340的形成可以允许仅在交替纳米片柱338上执行一个或多个工艺，这将在下面讨论。阻挡掩模340可以由相对抗可以蚀刻SiGe的蚀刻剂的材料形成，例如氧化硅、氮化硅、氮氧化硅、SiBCN、SiOCN、SiOC或这些材料的任何合适的组合。
对应于操作422，图15是在制造的各个阶段之一中去除纳米片339a-d(图14)中的每一个的相应端部的存储器件300沿线A-A’(图3)截取的截面图。在去除交替纳米片柱338中的纳米片339a-d的相应端部期间，基于鳍的结构312被阻挡掩模340覆盖。这样，基于鳍的结构312可以保持完整。剩余的纳米片339a’、339b’、339c’和339d’稍后可以被多个栅极堆叠件取代。因此，剩余的纳米片339a’-d’在本文中可以被称为牺牲纳米片339a’-d’。对于交替纳米板柱338。
在本公开的一些实施例中，可以使用第一应用去除纳米片339a-d的端部，所谓的“拉回”工艺将纳米片339a-d拉回初始拉回距离，这样，牺牲纳米片339a’-d’的端部在偏置栅极间隔件335b的下面终止(例如，与之对准)。尽管在图15所示的实施例中，牺牲纳米片339a’-d’中的每一个的端部与偏置栅极间隔件335b的侧壁大致对准，但是应当理解的是，拉回距离(即，牺牲纳米片339a’-d’中的每一个被蚀刻或拉回的程度)可以任意增加或减少。根据本公开的各个实施例，纳米片314a-d包括Si，并且纳米片339a-d包括Si1-xGex。这样，拉回工艺可以包括氯化氢(HCL)气体各向同性蚀刻工艺，其蚀刻SiGe而不腐蚀Si。
对应于操作424，图16是在制造的各个阶段之一中包括内部间隔件342、344、346和348的存储器件300沿线A-A’(图3)截取的截面图。在内部间隔件342-348的形成期间，基于鳍的结构312仍被阻挡掩模340覆盖。这样，仅交替纳米片柱338具有沿牺牲纳米片339a’-d’的相应侧壁设置的内部间隔件342-348。在一些实施例中，内部间隔件342-348可以通过化学气相沉积(CVD)或通过氮化物的单层掺杂(MLD)及之后的间隔件RIE来共形地形成。在一些其他实施例中，可以使用例如共形沉积工艺和随后的各向同性或各向异性回蚀以去除交替纳米片柱318的垂直侧壁上和半导体结构306的表面上的多余的间隔件材料，来沉积内部间隔件342-348。内部间隔件342-348的材料可以由与偏置栅极间隔件335a-b(例如，氮化硅)相同或不同的材料形成。例如，内部间隔件342-348可以由氮化硅、碳氮化硼硅、碳氮化硅、碳氮氧化硅或适合于形成晶体管的绝缘栅侧壁间隔件的任何其他类型的介电材料(例如，介电常数k小于约5的介电材料)形成。
对应于操作426，图17是在制造的各个阶段之一中包括漏极/源极区域316、318和320(图3中所示)的存储器件300沿线A-A’(图3)截取的截面图。可以在去除阻挡掩模340(图16所示)之后形成漏极/源极区域316-320。在一些实施例中，可以使用外延层生长工艺在基于鳍的结构312的一个暴露端(例如，基于鳍的结构312的左侧)上形成漏极/源极区域316。可以使用相同的外延层生长工艺在基于鳍的结构312的另一暴露端(例如，基于鳍的结构312的右侧)和纳米片314a-d中的每一个的一个暴露端(例如，交替纳米片柱338的左侧)上形成漏极/源极区域318。使用相同的外延层生长工艺在纳米片314a-d中的每一个的另一暴露端(例如，交替纳米片柱338的右侧)上形成漏极/源极区域320。在一些实施例中，漏极/源极区域318的底部边界可以与半导体结构306完全接触(例如，在漏极/源极区域318与半导体结构306之间没有形成附加部件)。
根据一些实施例，漏极/源极区域316和漏极/源极区域318电耦合至基于鳍的结构312；漏极/源极区域318和漏极/源极区域320电耦合至纳米片314a-d。基于鳍的结构312可以用作编程晶体管302的导电沟道；并且纳米片314a-d可以共同用作读取晶体管304的导电沟道。此外，编程晶体管302可以经由漏极/源极区域318串联电耦合至读取晶体管304。
可以应用原位掺杂(ISD)形成掺杂的漏极/源极区域316-320，从而为编程晶体管302和读取晶体管304创建必要的结。N型和p型FET由将不同类型的掺杂剂注入到器件的选定区域(例如，漏极/源极区域316-320)以形成必要的结。N型器件可以通过注入砷(As)或磷(P)形成，而p型器件可以通过注入硼(B)形成。
对应于操作428，图18是在制造的各个阶段之一中包括层间介电(ILD)材料350的存储器件300沿线A-A’(图3)截取的截面图。可以通过以下方式形成ILD材料350：沉积块状氧化物材料(例如，二氧化硅)，然后将块状氧化物背面抛光(例如，使用CMP)至偏置栅极间隔件335a-b和硬掩模334a-b的水平。
对应于操作430，图19是在制造的各个阶段之一中去除伪栅极堆叠件332a-b(图18)的存储器件300沿线A-A’(图3)截取的截面图。在形成保护性ILD材料350之后，如图18所示的伪栅极堆叠件332a(包括伪栅极333a和硬掩模334a)和332b(包括伪栅极333b和硬掩模334b)被去除。可以通过已知的蚀刻工艺例如RIE或化学氧化物去除(COR)来去除伪栅极堆叠件332a-b。
在去除伪栅极堆叠件332a之后，可以暴露基于鳍的结构312的顶部边界。尽管在图19的截面图中未示出，但是应当理解，除了顶部边界之外，基于鳍的结构312的相应侧壁312a也可以被暴露。类似地，在去除伪栅极堆叠件332b之后，可以暴露交替纳米片柱338的顶部边界。具体地，可以暴露纳米片314d的顶部边界314d2。尽管在图19的截面图中未示出，但是应当理解，除了顶部边界之外，交替纳米片柱338的侧壁(例如，纳米片314a-d的相应侧壁)也可以被暴露。
对应于操作432，图20是在制造的各个阶段之一中去除交替纳米片柱338的牺牲纳米片339a’-d’(图19)的存储器件300沿线A-A’(图3)截取的截面图。牺牲纳米片339a’-d’可以通过施加选择性蚀刻(例如，盐酸(HCl))来去除。在去除牺牲纳米片339a’-d’之后，纳米片314a-d的相应底部边界(314a1、314b1、314c1和314d1)和纳米片314a-c的相应顶部边界(314a2、314b2和314c2)可以被暴露。
如上所述，基于鳍的结构312可以用作编程晶体管302的导电沟道以传导流经其中的电流，并且纳米片314a-d可以共同用作读取晶体管304的导电沟道以传导流经其中的电流。此外，编程晶体管302的导电沟道的有源平面可以包括侧壁312a，并且读取晶体管304的导电沟道的有源平面可以包括纳米片314a-d的相应的顶部边界314a2、314b2、314c2和314d2以及纳米片314a-d的相应的底部边界314a1、314b1、314c1和314d1。通过使用本文公开的制造方法，可以以具有{110}晶面的有源平面来表征编程晶体管302，并且可以以具有{100}晶面的有源平面来表征读取晶体管304。这样，可以同时达到编程晶体管302的优良的编程性能和读取晶体管304的改善的可靠性。
对应于操作434，图21是在制造的各个阶段之一中包括栅极电介质354a和354b的存储器件300沿线A-A’(图3)截取的截面图。如图所示，栅极电介质354a与基于鳍的结构312直接接触；并且栅极电介质354b围绕纳米片314a-d中的每一个。尽管在图21的截面图中未示出，但是应当理解，栅极电介质354a形成为跨基于鳍的结构312的顶部边界和侧壁312a，并且栅极电介质354b形成为围绕纳米片314a-d中的每一个(例如，顶部/底部边界和垂直于Y方向的侧壁)。栅极电介质354a和354b可以由不同的高k介电材料或相同的高k介电材料形成。栅极电介质354a和354b可以包括多种高k介电材料的堆叠件。栅极电介质354a和354b可以使用包括例如原子层沉积(ALD)的任何合适的方法同时或分别沉积。在一些实施例中，栅极电介质354a和354b可以可选地包括基本上薄的氧化物(例如，SiOx)层。
对应于操作436，图22是在制造的各个阶段之一中包括栅极金属356a和354b的存储器件300沿线A-A’(图3)截取的截面图。在一些实施例中，栅极金属356a可以跨基于鳍的结构312的顶部边界和侧壁312a，并且栅极电介质354a设置在其间。栅极金属356b可以围绕纳米片314a-d中的每一个，并且栅极电介质354b设置在其间。在一些实施例中，栅极结构308(图3)包括栅极金属356a、对应的栅极电介质354a和偏置栅极间隔件335a；并且栅极结构308(图3)包括栅极金属356b、对应的栅极电介质354b和偏置栅极间隔件335b。栅极金属356a-b可以由不同的金属材料或相同的金属材料形成。栅极金属356a-b可以各自包括多种金属材料的堆叠件。应当理解，栅极金属356a-b可以各自包括其他类型的导体材料中的任何一种，同时仍在本公开的范围内。可以使用包括例如CVD的任何合适的方法来沉积栅极金属356a-b。
尽管栅极金属356a-b各自在图22中被示为二维结构，但是应当理解，栅极金属356a-b均形成为三维结构。具体地，栅极金属356a-b可以各自包括沿Z方向彼此间隔开的多个栅极金属部分。每个栅极金属部分不仅可以沿水平面(例如，沿X方向和Y方向扩展的平面)延伸，而且可以沿垂直方向(例如，Z方向)延伸。这样，两个相邻的栅极金属部分可以邻接在一起以围绕对应的纳米片，并且栅极电介质设置在其间。
例如在图22中，栅极金属356b可以包括多个栅极金属部分。栅极金属部分中的相邻两个可以邻接在一起以围绕纳米片314a-d之一，并且栅极电介质354b的一部分设置在其间。在一些实施例中，这种至少部分地围绕Si纳米片之一的栅极金属部分以及栅极电介质的相应部分可以被统称为栅极堆叠件。栅极堆叠件与围绕的Si纳米片可操作地相关联(例如，调制纳米片中传导的电流)。栅极堆叠件有时可以被称为全环栅极堆叠件。
图23示出另一示例性存储器件500的截面图。根据一些实施例，存储器件500可以是反熔丝存储器单元的一部分，其包括编程晶体管和多个读取晶体管，例如存储器单元200。存储器件500与存储器件300基本相似，除了存储器件500包括附加读取晶体管。因此，以下讨论将集中于存储器件300和500之间的差异。
如图所示，存储器件500包括形成在衬底508上的编程晶体管502、第一读取晶体管504和第二读取晶体管506。编程晶体管502形成为基于鳍的晶体管，并且读取晶体管504和506均形成为纳米片晶体管。例如，编程晶体管502包括：从衬底508延伸的基于鳍的结构509、跨基于鳍的结构509的栅极结构510、形成在基于鳍的结构509的相应侧上的漏极/源极区域512和514；读取晶体管504包括：彼此垂直间隔开的多个纳米片516、围绕每一个纳米片516的栅极结构518、形成在纳米片516的相应侧上的漏极/源极区域514和520；并且读取晶体管506包括：彼此垂直间隔开的多个纳米片522、围绕每一个纳米片522的栅极结构524、形成在纳米片522的相应侧上的漏极/源极区域520和526。读取晶体管504还可以包括多个内部间隔件517，其设置在栅极结构518的一部分与漏极/源极区域514之间以及在栅极结构518的一部分与漏极/源极区域520之间。读取晶体管506还可以包括多个内部间隔件523，其设置在栅极结构524的一部分与漏极/源极区域520之间以及在栅极结构524的一部分与漏极/源极区域526之间。晶体管502-506可以至少部分地嵌入ILD材料530中。
在一些实施例中，编程晶体管502的基于鳍的结构509可以具有第一晶格方向，并且读取晶体管504和506的相应纳米片516和522可以具有不同的第二晶格方向。例如，基于鳍的结构509具有{110}晶格方向，并且纳米片516和522具有{100}晶格方向。具体地，基于鳍的结构509的侧壁408a可以用{110}晶面来表征，每个纳米片516的顶部边界和底部边界(例如516a、516b)可以用{100}晶面来表征，并且每个纳米片522的顶部边界和底部边界(例如522a、522b)可以用相同的{100}晶面来表征。
在本公开的一个方面中，公开了一种半导体器件。半导体器件包括形成在衬底上的基于鳍的结构。半导体器件包括形成在衬底上的彼此垂直间隔开的多个第一纳米片。半导体器件包括电耦合至基于鳍的结构的第一端的第一源极/漏极(S/D)区域。半导体器件包括电耦合至基于鳍的结构的第二端和多个第一纳米片的第一端两者的第二S/D区域。半导体器件包括电耦合至多个第一纳米片的第二端的第三S/D区域。基于鳍的结构具有第一晶格方向，并且多个第一纳米片具有与第一晶格方向不同的第二晶格方向。
在上述半导体器件中，所述第一晶格方向包括<110>晶格方向，并且不同的第二晶格方向包括[100]晶格方向。
在上述半导体器件中，所述第一晶格方向包括以下晶格方向中的至少一个：[110]、[101]、[011]、
Figure BDA0002793610670000231
或
Figure BDA0002793610670000232
并且不同的第二晶格方向包括以下晶格方向中的至少一个：[100]、[010]、[001]、
Figure BDA0002793610670000241
或
Figure BDA0002793610670000242
在上述半导体器件中，所述基于鳍的结构的侧壁均具有{110}晶面，并且所述多个第一纳米片中的每一个的顶部边界均具有{100}晶面。
在上述半导体器件中，所述基于鳍的结构、所述第一S/D区域和所述第二S/D区域被配置为反熔丝存储器单元的编程晶体管的至少一部分，并且所述多个第一纳米片、所述第二S/D区域和所述第三S/D区域被配置为所述反熔丝存储器单元的读取晶体管的至少一部分。
在上述半导体器件中，所述读取晶体管经由第二共享S/D区域串联电耦合至所述编程晶体管。
在上述半导体器件中，还包括：彼此垂直间隔开的多个第二纳米片，形成在所述衬底上，所述第三S/D区域耦合至所述多个第一纳米片的第一端；第四S/D区域，电耦合至所述多个第二纳米片的第二端，其中，所述多个第二纳米片具有所述第二晶格方向。
在上述半导体器件中，所述基于鳍的结构的侧壁均具有{110}晶面，并且所述多个第一纳米片和所述多个第二纳米片中的每一个的顶部边界均具有{100}晶面。
在上述半导体器件中，所述基于鳍的结构、所述第一S/D区域和所述第二S/D区域被配置为反熔丝存储器单元的编程晶体管的至少一部分，所述多个第一纳米片、所述第二S/D区域和所述第三S/D区域被配置为所述反熔丝存储器单元的第一读取晶体管的至少一部分，并且所述多个第二纳米片、所述第三S/D区域和所述第四S/D区域被配置为所述反熔丝存储器单元的第二读取晶体管的至少一部分。
在上述半导体器件中，还包括：与所述多个第一纳米片可操作地关联的多个全环栅极堆叠件，所述多个栅极堆叠件中的每一个均包括金属栅极和栅极电介质。
在本公开的另一方面中，公开了一种半导体器件。半导体器件包括。半导体器件包括形成在衬底上的基于鳍的结构。基于鳍的结构沿第一方向延伸。半导体器件包括设置在衬底上的一个或多个第一纳米片。一个或多个第一纳米片中的每一个沿垂直于第一方向的第二方向彼此间隔开。半导体器件包括沿第一方向设置在基于鳍的结构与一个或多个第一纳米片之间的第一源极/漏极(S/D)区域。基于鳍的结构的侧壁均具有沿垂直于第一方向和第二方向的第三方向的第一晶面方向，并且每一个第一纳米片的顶部边界和底部边界具有不同的第二晶面方向。
在上述半导体器件中，所述第一晶面方向包括(110)，并且所述不同的第二晶面方向包括(100)。
在上述半导体器件中，还包括：第二S/D区与，与所述第一S/D区域相对于所述基于鳍的结构设置；和第三S/D区域，与所述第一S/D区域相对于所述一个或多个第一纳米片设置。
在上述半导体器件中，所述基于鳍的结构、所述第一S/D区域和所述第二S/D区域被配置为反熔丝存储器单元的编程晶体管的至少一部分，并且所述一个或多个第一纳米片、所述第一S/D区域和所述第三S/D区域被配置为所述反熔丝存储器单元的读取晶体管的至少一部分。
在上述半导体器件中，所述编程晶体管经由所述第一S/D区域电耦合至所述读取晶体管。
在上述半导体器件中，还包括：设置在所述衬底上的一个或多个第二纳米片，所述一个或多个第二纳米片中的每一个均沿所述第二方向彼此间隔开，其中，所述第三S/D区域沿所述第一方向设置在所述一个或多个第二纳米片与所述一个或多个第一纳米片之间；和第四源极/漏极(S/D)区域，与所述第三S/D区域相对于所述一个或多个第二纳米片设置。
在上述半导体器件中，所述基于鳍的结构、所述第一S/D区域和所述第二S/D区域被配置为反熔丝存储器单元的编程晶体管的至少一部分，所述一个或多个第一纳米片、所述第一S/D区域和所述第三S/D区域被配置为所述反熔丝存储器单元的第一读取晶体管的至少一部分，并且所述一个或多个第二纳米片、所述第三S/D区域和所述第四S/D区域被配置为所述反熔丝存储器单元的第二读取晶体管的至少一部分。
在上述半导体器件中，所述编程晶体管经由所述第一S/D区域电耦合至所述第一读取晶体管，并且所述第一读取晶体管经由所述第三S/D区域电耦合至所述第二读取晶体管。
在本公开的又一方面中，公开了一种用于制造半导体器件的方法。该方法包括形成从衬底的顶部边界延伸的基于鳍的结构，其中基于鳍的结构由第一半导体材料制成。该方法包括形成从衬底的顶部边界突出的基于纳米片的结构。基于纳米片的结构包括由第二半导体材料制成的一个或多个第一纳米片以及由第一半导体材料制成的一个或多个第二纳米片，一个或多个第一纳米片和一个或多个第二纳米片交替设置。该方法包括外延生长第一源极/漏极(S/D)区域、第二S/D区域和第三S/D区域。第一S/D区域设置在基于鳍的结构和基于纳米片的结构之间，第二S/D区域与第一S/D区域相对于基于鳍的结构设置，并且第三S/D区域与第一S/D区相对于基于纳米片的结构设置。
在上述方法中，所述基于鳍的结构的侧壁均具有{110}晶面，并且所述一个或多个第一纳米片中的每一个的顶部边界和底部边界具有{100}晶面。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在此进行各种改变、替换和变更。

Claims (10)

1.一种半导体器件，包括：
基于鳍的结构，形成在衬底上；
多个第一纳米片，彼此垂直间隔开，并且形成所述衬底上；
第一S/D(源极/漏极)区域，耦合至所述基于鳍的结构的第一端；
第二S/D区域，耦合至所述基于鳍的结构的第二端和所述多个第一纳米片的第一端两者；以及
第三S/D区域，耦合至所述多个第一纳米片的第二端；
其中，所述基于鳍的结构具有第一晶格方向，并且所述多个第一纳米片具有与所述第一晶格方向不同的第二晶格方向。
2.根据权利要求1所述的半导体器件，其中，所述第一晶格方向包括<110>晶格方向，并且不同的第二晶格方向包括[100]晶格方向。
3.根据权利要求1所述的半导体器件，其中，所述第一晶格方向包括以下晶格方向中的至少一个：[110]、[101]、[011]、
Figure FDA0002793610660000011
Figure FDA0002793610660000012
或
Figure FDA0002793610660000013
并且不同的第二晶格方向包括以下晶格方向中的至少一个：[100]、[010]、[001]、
Figure FDA0002793610660000014
或
Figure FDA0002793610660000015
4.根据权利要求1所述的半导体器件，其中，所述基于鳍的结构的侧壁均具有{110}晶面，并且所述多个第一纳米片中的每一个的顶部边界均具有{100}晶面。
5.根据权利要求1所述的半导体器件，其中，所述基于鳍的结构、所述第一S/D区域和所述第二S/D区域被配置为反熔丝存储器单元的编程晶体管的至少一部分，并且所述多个第一纳米片、所述第二S/D区域和所述第三S/D区域被配置为所述反熔丝存储器单元的读取晶体管的至少一部分。
6.根据权利要求5所述的半导体器件，其中，所述读取晶体管经由第二共享S/D区域串联电耦合至所述编程晶体管。
7.根据权利要求1所述的半导体器件，还包括：
彼此垂直间隔开的多个第二纳米片，形成在所述衬底上，所述第三S/D区域耦合至所述多个第一纳米片的第一端；
第四S/D区域，电耦合至所述多个第二纳米片的第二端，
其中，所述多个第二纳米片具有所述第二晶格方向。
8.根据权利要求7所述的半导体器件，其中，所述基于鳍的结构的侧壁均具有{110}晶面，并且所述多个第一纳米片和所述多个第二纳米片中的每一个的顶部边界均具有{100}晶面。
9.一种半导体器件，包括：
基于鳍的结构，形成在衬底上，所述基于鳍的结构沿第一方向延伸；
一个或多个第一纳米片，设置在所述衬底上，所述一个或多个第一纳米片中的每一个沿垂直于所述第一方向的第二方向彼此间隔开；以及
第一S/D(源极/漏极)区域，沿所述第一方向设置在所述基于鳍的结构与所述一个或多个第一纳米片之间；
其中，所述基于鳍的结构的侧壁均具有沿垂直于所述第一方向和所述第二方向的第三方向的第一晶面方向，并且所述第一纳米片中的每一个的顶部边界和底部边界具有不同的第二晶面方向。
10.一种制造半导体器件的方法，包括：
形成从衬底的顶部边界延伸的基于鳍的结构，其中，所述基于鳍的结构由第一半导体材料制成；
形成从所述衬底的顶部边界突出的基于纳米片的结构，其中，所述基于纳米片的结构包括由第二半导体材料制成的一个或多个第一纳米片以及由所述第一半导体材料制成的一个或多个第二纳米片，所述一个或多个第一纳米片和所述一个或多个第二纳米片交替设置；以及
外延生长第一S/D(源极/漏极)区域、第二S/D区域和第三S/D区域，其中，所述第一S/D区域设置在所述基于鳍的结构与所述基于纳米片的结构之间，所述第二S/D区域与所述第一S/D区域相对于所述基于鳍的结构设置，并且所述第三S/D区域与所述第一S/D区域相对于所述基于纳米片的结构设置。
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