DE102020104740B4 - Speichervorrichtungen und verfahren zu deren herstellen - Google Patents

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Abstract

Halbleitervorrichtung (300) aufweisend
eine finnenbasierte Struktur (312), die auf einem Substrat (306) gebildet ist;
mehrere erste Nanoplättchen (314a-d), die vertikal voneinander beabstandet sind und auf dem Substrat (306) gebildet sind;
eine erste S/D-Region (316), die mit einem ersten Ende der finnenbasierten Struktur (312) gekoppelt ist;
eine zweite S/D-Region (318), die sowohl mit einem zweiten Ende der finnenbasierten Struktur (312) und als auch mit einem ersten Ende der mehreren ersten Nanoplättchen (314a-d) gekoppelt ist; und
eine dritte S/D-Region (320), die mit einem zweiten Ende der mehreren ersten Nanoplättchen (314a-d) gekoppelt ist;
wobei die finnenbasierte Struktur (312) eine erste Kristallgitterrichtung aufweist und die mehreren ersten Nanoplättchen (314a-d) eine zweite Kristallgitterrichtung aufweisen, die von der zweiten Kristallgitterrichtung verschieden ist,
wobei die finnenbasierte Struktur (312), die erste S/D-Region (316) und die zweite S/D-Region (318) als mindestens ein Abschnitt eines Programmiertransistors (302) einer Anti-Sicherungsspeicherzelle eingerichtet sind,
wobei die mehreren ersten Nanoplättchen (314), die zweite S/D-Region (318) und die dritte S/D-Region (320) als mindestens ein Abschnitt eines Lesetransistors (304) der Anti-Sicherungsspeicherzelle eingerichtet sind.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Diese Offenbarung betrifft generell eine Halbleitervorrichtung und bei einigen Ausführungsformen eine Speichervorrichtung einschließlich unterschiedlicher Kristallgitterrichtungen.
  • Integrierte Schaltungen (ICs) weisen manchmal einmalprogrammierbare Speicher (OTP-Speicher) auf, um nicht flüchtigen Speicher (NVM) bereitzustellen, in dem Daten nicht verloren gehen, wenn die IC stromlos ist. Eine Art der OTP-Vorrichtungen weist Antisicherungsspeicher auf. Die Antisicherungsspeicher weisen eine Anzahl an Anti-Sicherungsspeicherzellen (oder Bitzellen) auf, deren Anschlüsse vor der Programmierung getrennt werden und nach der Programmierung gebrückt (z. B. verbunden) werden. Die Antisicherungsspeicher können auf Metalloxidhalbleiter- (MOS) -Technologie basieren. Beispielsweise kann eine Anti-Sicherungsspeicherzelle einen Programmier-MOS-Transistor (oder MOS-Kondensator) und mindestens einen Lese-MOS-Transistor aufweisen. Ein Gatedielektrikum des Programmier-MOS-Transistors kann durchbrochen werden, um zu bewirken, dass das Gate und die Source- oder Drainregion des Programmier-MOS-Transistors miteinander verbunden werden. Abhängig davon, ob das Gatedielektrikum des Programmier-MOS-Transistors durchbrochen wird, können unterschiedliche Datenbits durch die Anti-Sicherungsspeicherzelle durch Lesen eines resultierenden Stroms, der durch den Programmier-MOS-Transistor und den Lese-MOS-Transistor fließt, dargestellt werden. Die Antisicherungsspeicher weisen die vorteilhaften Merkmale von Reverse Engineering-Proofing auf, da die Programmierzustände der Antisicherungszellen durch Reverse Engineering nicht bestimmt werden können. Eine mehrschichtige integrierte Speicherschaltung ist beispielsweise bekannt aus der Druckschrift DE 11 2016 004 265 T5
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht einen beispielhaften Schaltplan einer Speicherzelle gemäß einigen Ausführungsformen.
    • 2 veranschaulicht einen beispielhaften Schaltplan einer anderen Speicherzelle gemäß einigen Ausführungsformen.
    • 3 veranschaulicht eine perspektivische Ansicht einer Speichervorrichtung gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen einer Speichervorrichtung gemäß einigen Ausführungsformen.
    • 5 bis 22 veranschaulichen Querschnittansichten einer Speichervorrichtung, die durch das Verfahren von 4 hergestellt ist, bei verschiedenen Herstellungsstufen gemäß einigen Ausführungsformen.
    • 23 veranschaulicht eine Querschnittansicht einer weiteren Speichervorrichtung gemäß einigen Ausführungsformen.
    • 24 veranschaulicht eine Darstellung, welche die Durchbruchzeiten zwischen unterschiedlichen Kristallgitterrichtungen gemäß einigen Ausführungsformen vergleicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Erfindung betrifft Halbleitervorrichtungen mit den Merkmalen der unabhängigen Ansprüche sowie ein entsprechendes Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem weiteren unabhängigen Anspruch. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen.Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und die zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und den zweiten Merkmalen gebildet sein können, sodass die ersten und die zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Bei gegenwärtigen Halbleitervorrichtungsfertigungsprozessen wird eine große Anzahl an Halbleitervorrichtungen, wie Siliziumkanal-n-Feldeffekttransistoren (nFETs) und SiliziumGermanium-Kanal-p-Feldeffekttransistoren (pFETs), auf einem einzelnen Wafer hergestellt. Nichtplanare Transistorvorrichtungsarchitekturen, wie finnenbasierte Transistoren, können eine erhöhte Packungsdichte und erhöhte Leistung gegenüber Planartransistoren bereitstellen. Einige fortgeschrittene nichtplanare Transistorvorrichtungsarchitekturen, wie Nanoplättchentransistoren (oder Nanodrahttransistoren), können ferner die Leistung gegenüber finnenbasierten Transistoren erhöhen. Verglichen mit den finnenbasierten Transistoren, bei denen der Kanal teilweise von einem Gatestapel umhüllt ist, weist der Nanoplättchentransistor im Allgemeinen einen Gatestapel auf, der sich zur verbesserten Kanalstromsteuerung um den vollen Umfang von einem oder mehreren Nanoplättchenkanälen hüllt, wie z. B. ein verhältnismäßig großer Ansteuerstrom für die ähnliche Größe eines finnenbasierten Transistors und eines Nanoplättchentransistors.
  • Angesichts dessen, dass die Nanoplättchentransistoren die finnenbasierten Transistoren übertreffen, sind bei einigen der vorhandenen Speichervorrichtungen die entsprechenden Speicherzellen in der Nanoplättchentransistorkonfiguration eingerichtet. Beispielsweise kann eine Anti-Sicherungsspeicherzelle einen Programmiertransistor und einen Lesetransistor aufweisen, von denen jeder als ein Nanoplättchentransistor eingerichtet ist. Jedoch teilen entsprechende aktive Ebenen (z. B. eine oder mehrere Ebenen der Leitungskanäle) des Programmiertransistors und Lesetransistors der existierenden Anti-Sicherungsspeicherzelle typischerweise identische oder im Wesentlichen ähnliche Kristallgitterrichtungen (kristallografische Richtungen, Kristallrichtungen oder kristalline Richtungen), wie beispielsweise eine Kristallgitterrichtung <110>. Wenn die aktive Ebene des Programmiertransistors die Kristallgitterrichtung <110>aufweist, kann der Programmiertransistor eine angemessene Programmierleistung (z. B. eine niedrige Durchbruchspannung (VBD), eine schnelle Durchbruchzeit (tBD) usw.) bereitstellen. Wenn die aktive Ebene des Lesetransistors die Kristallgitterrichtung <110> aufweist, kann dessen ungeachtet die Leistung des Lesetransistors beeinträchtigt sein. In der Weibull-Darstellung von 24 (wo die X-Achse das tBD darstellt und die Y-Achse die Wahrscheinlichkeit darstellt), wobei sich die aktive Ebene entlang der Kristallgitterrichtung <110> erstreckt, kann das Gatedielektrikum des Lesetransistors verglichen damit, dass die aktive Ebene, die sich entlang der Kristallgitterrichtung <100> erstreckt, die typischerweise als der Lesetransistor unerwünscht ist, ausgelegt wird, nicht durchbrochen zu werden, beispielsweise ein verhältnismäßig kürzeres tBD aufweisen. Daher sind die existierenden Antisicherungsspeichervorrichtungen nicht vollständig zufriedenstellend.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen einer Speicherzelle bereit. Bei einigen Ausführungsformen weist die offenbarte Speicherzelle eine Anti-Sicherungsspeicherzelle auf, die einen Programmiertransistor und einen oder mehrere Lesetransistoren aufweist. Der Programmiertransistor ist als ein finnenbasierter Transistor eingerichtet und der eine oder die mehreren Lesetransistoren sind jeweils als ein Nanoplättchentransistor eingerichtet. Der finnenbasierte Transistor und der eine oder die mehreren Lesetransistoren sind über eine oder mehrere geteilte Source/Drain-Regionen elektrisch miteinander gekoppelt. Ferner unterscheiden sich eine aktive Ebene des Programmiertransistors und eine aktive Ebene von dem einen oder den mehreren Lesetransistoren voneinander. Beispielsweise kann eine aktive Ebene des finnenbasierten Programmiertransistors derart eingerichtet sein, dass sie eine Kristallgitterrichtung <110> aufweist, und eine aktive Ebene des bzw. der Nanoplättchenlesetransistoren kann derart eingerichtet sein, dass sie eine Kristallgitterrichtung <100> aufweist. Im Allgemeinen kann ein Nanoplättchentransistor eine erheblich erstreckte tBD darstellen, wenn die aktive Ebene die Kristallgitterrichtung <110> aufweist. Während die angemessene Programmierleistung des Programmiertransistors aufrechterhalten wird, kann die Zuverlässigkeit des Lesetransistors auch verbessert werden.
  • 1 veranschaulicht einen beispielhaften Schaltplan einer Speicherzelle 100 gemäß einigen Ausführungsformen. Wie gezeigt, weist die Speicherzelle (oder manchmal als Speicherbitzelle, Speicherbit oder Bit bezeichnet) 100 einen ersten Transistor 110 und einen zweiten Transistor 120 auf. Jeder von dem ersten und dem zweiten Transistor 110 und 120 kann einen n-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) aufweisen. Die Transistoren 110 und 120 können jeweils einen anderen Typ des MOSFET, wie z. B. einen p-MOSFET aufweisen. Bei einigen anderen Ausführungsformen kann mindestens einer von dem Transistor 110 oder 120 durch einen anderen Typ von elektronischen Vorrichtungen, wie z. B. ein MOS-Kondensator, ersetzt werden, während dies immer noch im Umfang der vorliegenden Offenbarung verbleibt. Der erste Transistor 110 und der zweite Transistor 120 sind miteinander in Reihe elektrisch gekoppelt. Die Source des ersten Transistors 110S ist beispielsweise mit dem Drain des zweiten Transistors, 120D verbunden.
  • Die Speicherzelle 100 kann als eine einmalprogrammierbare (OTP) Speicherzelle wie z. B. eine Antisicherungszelle eingerichtet sein. Es versteht sich, dass die Speicherzelle 100 als jeder Typ von Speicherzelle eingerichtet sein kann, der zwei Transistoren aufweist, die miteinander elektrisch in Reihe gekoppelt sind (z. B. eine nicht flüchtige NOR-Speicherzelle, eine dynamische RAM-Zelle (DRAM-Zelle), eine statische Zwei-Transistoren-RAM-Speicher-Zelle (SRMA-Zelle) usw.).
  • Wenn die Speicherzelle 100 als eine Antisicherungszelle eingerichtet ist, kann der erste Transistor 110 als ein Programmiertransistor arbeiten und der zweite Transistor 120 als ein Lesetransistor arbeiten. Als solches ist der Drain des ersten Transistors 110D potenzialfrei (z. B. mit nichts gekoppelt) und das Gate des ersten Transistors 110G ist mit einer Programmierwortleitung (WLP) 130 gekoppelt; und das Gate des zweiten Transistors 120G ist mit einer Lesewortleitung (WLR) 132 gekoppelt und die Source des zweiten Transistors 120S ist mit einer Bitleitung (BL) 134 gekoppelt.
  • Um die Speicherzelle 100 zu programmieren, wird der Lesetransistor 120 durch Anlegen einer hohen Spannung (z. B. eine positive Spannung, die einem Logikzustand High entspricht) an Gate 120G über die WLR 132 eingeschaltet. Bevor, gleichzeitig oder anschließend dazu, dass der Lesetransistor 120 eingeschaltet wird, wird eine ausreichend hohe Spannung (z. B. eine Durchbruchspannung (VBD)) an der WLP 130 angelegt und eine niedrige Spannung (z. B. eine positive Spannung, die einem Logikzustand Low entspricht) an der BL 134 angelegt. Die Niederspannung (angelegt an der BL 134) kann an die Source 110S derart geleitet werden, dass VBD über der Source 110S und dem Gate 110G erzeugt wird, um einen Durchbruch eines Abschnitts eines Gatedielektrikums (z. B. der Abschnitt zwischen der Source 110S und dem Gate 110G) des Programmiertransistors 110 zu bewirken. Nach dem Gatedielektrikum des Programmiertransistors 110 ist ein Verhalten des Abschnitts, der das Gate 110G und die Source 110S miteinander verbindet, gleichwertig widerstandsbehaftet. Solch ein Abschnitt kann beispielsweise als ein Widerstand 136 fungieren. Vor der Programmierung (bevor das Gatedielektrikum des Programmiertransistors 110 durchbrochen wird) existiert keine Leiterbahn zwischen der BL 134 und der WLP 130, wenn der Lesetransistor 120 eingeschaltet wird; und nach der Programmierung existiert eine Leiterbahn zwischen der BL 134 und der WLP 130 (z. B. über den Widerstand 136), wenn der Lesetransistor 120 eingeschaltet wird.
  • Um die Speicherzelle 100, in ähnlicher Weise wie bei der Programmierung zu lesen, wird der Lesetransistor 120 eingeschaltet und die BL 134 mit einer Spannung gekoppelt, die dem Logikzustand Low entspricht. Als Reaktion wird eine positive Spannung an dem Gate des Programmiertransistors 110G angelegt. Wenn, wie vorstehend beschrieben, das Gatedielektrikum des Programmiertransistors 110 nicht durchbrochen wird, existiert keine Leiterbahn zwischen der BL 134 und der WLP 130. Daher fließt ein verhältnismäßig niedriger Strom von der WLP 130 durch die Transistoren 110 und 120 und zu der BL 134. Wenn das Gatedielektrikum des Programmiertransistors 110 durchbrochen wird, existiert eine Leiterbahn zwischen der BL 134 und der WLP 130. Daher fließt ein verhältnismäßig hoher Strom von der WLP 130 durch den Transistor 110 (jetzt äquivalent zum Widerstand 136) und dem Transistor 120 und zu der BL 134. Solch ein niedriger Strom und ein hoher Strom können manchmal entsprechend als Ioff und Ion der Speicherzelle 110 bezeichnet sein. Eine Schaltungskomponente (z. B. ein Erfassungsverstärker), die mit der BL 134 gekoppelt ist, kann Ioff von Ion(oder umgekehrt) unterscheiden und daher bestimmen, ob die Speicherzelle 100 ein logisch High („1“) oder ein logisch Low („0“) darstellt. Wenn Ion gelesen wird, kann die Speicherzelle 100 beispielsweise 1 darstellen; und wenn Ioff gelesen wird, kann die Speicherzelle 100 0 darstellen.
  • 2 veranschaulicht einen beispielhaften Schaltplan einer anderen Speicherzelle 200 gemäß einigen Ausführungsformen. Die Speicherzelle 200 ist der Speicherzelle 100 von 1 ähnlich, außer dass die Speicherzelle 200 einen zusätzlichen Lesetransistor aufweist. Wie gezeigt, weist die Speicherzelle 200 einen ersten Transistor 202, einen zweiten Transistor 204 und einen dritten Transistor 206 auf. Jeder von dem ersten, zweiten und dritten Transistor 202 bis 206 kann einen n-MOSFET aufweisen. Bei einigen anderen Ausführungsformen kann jeder der Transistoren 202 bis 206 einen p-MOSFET aufweisen, während dies im Umfang der vorliegenden Offenbarung verbleibt. Der erste Transistor 202, der zweite Transistor 204 und der dritte Transistor 206 sind miteinander in Reihe elektrisch gekoppelt. Beispielsweise wird die Source des ersten Transistors 202S mit dem Drain des zweiten Transistors, 204D verbunden und die Source des zweiten Transistors, 204S mit dem Drain des dritten Transistors 206D verbunden. Die Speicherzelle 200 kann als eine Antisicherungszelle (wie vorstehend beschrieben) fungieren, wobei der erste Transistor 202 als ein Programmiertransistor der Antisicherungszelle fungiert und die zweiten und dritten Transistoren 204 und 206 gemeinsam als Lesetransistoren der Antisicherungszelle fungieren. In ähnlicher Weise zur Speicherzelle 100 ist das Gate des Programmiertransistors 202G mit einer WLP 208 gekoppelt, die Gates der Lesetransistoren 204G und 206G sind entsprechend mit einer WLR0 210 und WLR1 212 gekoppelt und die Source des Lesetransistors 206S ist mit der BL 214 gekoppelt. Arbeitsvorgängen der Speicherzelle 200 sind im Wesentlichen den Arbeitsvorgängen der Speicherzelle 100 ähnlich und daher wird die Beschreibung nicht wiederholt.
  • Unter Bezugnahme auf 3 ist eine perspektivische Ansicht einer beispielhaften Speichervorrichtung 300 einschließlich eines finnenbasierten Transistors und eines Nanoplättchentransistors gezeigt. Gemäß einigen Ausführungsformen kann die Speichervorrichtung 300 ein Abschnitt einer Anti-Sicherungsspeicherzelle sein, die einen Programmiertransistor und einen Lesetransistor aufweist, wie z. B. die Speicherzelle 100. Die perspektivische Ansicht von 3 ist eine Übersicht über die Speichervorrichtung 300 und daher können einige der Merkmale der Speichervorrichtung 300 in 3 nicht identifiziert sein. Detailliertere Merkmale der Speichervorrichtung 300 werden nachfolgend unter Bezugnahme auf die Querschnittansichten der 5 bis 22 gezeigt und beschrieben.
  • Die Speichervorrichtung 300 weist einen Programmiertransistor 302 und einen Lesetransistor 304 auf. Bei einigen Ausführungsformen ist der Programmiertransistor 302 als ein finnenbasierter Transistor eingerichtet und der Lesetransistor als ein Nanoplättchentransistor eingerichtet. Der Programmiertransistor 302 und der Lesetransistor 304 können auf einer Halbleiterstruktur (z. B. ein Substrat) 306 gebildet sein (oder diese aufweisen). Über der Halbleiterstruktur 306 weist die Speichervorrichtung 300 beispielsweise eine erste Gatestruktur 308 und eine zweite Gatestruktur 310 auf. Die erste Gatestruktur 308 und die zweite Gatestruktur 310 können parallel zueinander ausgerichtet und entlang einer ersten Querrichtung (z. B. die Y-Richtung) länglich sein. Auf entsprechenden Seiten der ersten Gatestruktur 308 sind eine Drain/Source-Region 316 und eine Drain/Source-Region 318 gebildet. Auf entsprechenden Seiten der zweiten Gatestruktur 310 sind die Drain/Source-Region 318 und eine Drain/Source-Region 320 gebildet. Die erste Gatestruktur 308 ist derart gebildet, dass sie eine finnenbasierte Struktur 312 überspannt, die mit den Drain/Source-Regionen 316 und 318 an entsprechenden Enden gekoppelt ist. Die zweite Gatestruktur 310 ist derart gebildet, dass sie um mehrere Nanoplättchen 314a, 314b, 314c und 314d herum gehüllt ist, die mit den Drain/Source-Regionen 318 und 320 an entsprechenden Enden gekoppelt sind. Bei einigen Ausführungsformen können die finnenbasierte Struktur 312 und die Nanoplättchen 314a-d ausgerichtet und entlang einer zweiten Querrichtung länglich sein (z. B. der X-Richtung), welche die gleiche wie eine Richtung, entlang der die Drain/Source-Regionen 316 bis 320 zueinander ausgerichtet sind, ist. Als solches können die Drain/Source-Regionen 316 bis 320, die finnenbasierte Struktur 312 und die Nanoplättchen 314a-d innerhalb der gleichen aktiven Region (manchmal bekannt als „Oxiddefinition-Region (AD-Region)“ bezeichnet) auf der Halbleiterstruktur 306 (z. B. ein Halbleitersubstrat/Wafer) gebildet sein. Wie gezeigt, können die Nanoplättchen 314a-d durch eine Breite (entlang der Y-Richtung) W1gekennzeichnet sein und die finnenbasierte Struktur 312 kann durch eine Breite (entlang der Y-Richtung) W2 gekennzeichnet sein, wobei W1 im Wesentlichen größer als W2 ist. Bei einigen anderen Ausführungsformen kann W1 gleich oder im Wesentlichen ähnlich W2 sein.
  • Der Programmiertransistor 302 kann durch die Gatestruktur 308 (die als ein Gate des Transistors 302 fungiert), die finnengeformte Struktur 312 (die als ein Leitungskanal des Transistors 302 fungiert), die Drain/Source-Region 316 (die als ein Drain des Transistors 302 fungiert) und die Source 318 (die als Source des Transistors 302 fungiert) gebildet sein. Der Lesetransistor 304 kann durch die Gatestruktur 310 (die als ein Gate des Transistors 302 fungiert), die Nanoplättchen 314a-d (welche gemeinsam als ein Leitungskanal des Transistors 304 fungieren), die Drain/Source-Region 318 (die als ein Drain des Transistors 304 fungiert) und die Drain/Source-Region 320 (die als eine Source des Transistors 304 fungiert) gebildet sein. Der Programmiertransistor 302 und der Lesetransistor 304 sind in Reihe über die Drain/Source-Region 318 miteinander elektrisch gekoppelt.
  • Gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung können die entsprechenden Leitungskanäle des Programmiertransistors 302 (die finnenbasierte Struktur 312) und des Lesetransistors 304 (die Nanoplättchen 314a-d) durch entsprechende unterschiedliche Kristallgitterrichtungen gekennzeichnet sein. Beispielsweise kann die finnengeformte Struktur 312 eine Kristallgitterrichtung <110> aufweisen und die Nanoplättchen 314a-d können eine Kristallgitterrichtung <100> aufweisen. Speziell können entsprechende „aktive Ebenen“ der Leitungskanäle des Programmiertransistors 302 und des Lesetransistors 304 durch entsprechende unterschiedliche Kristallebenen gekennzeichnet sein. Der Begriff „aktive Ebene“ kann eine Ebene bezeichnen, entlang der ein entsprechender Transistor den Großteil seines Stroms leitet. Der Programmiertransistor 302 kann beispielsweise eine aktive Ebene entlang von Seitenwänden 302a der finnenbasierten Struktur 302 aufweisen und der Lesetransistor 304 kann eine aktive Ebene entlang einer oberen Grenze und einer unteren Grenze von jedem der Nanoplättchen aufweisen (z. B. die obere Grenze 314a1 und die untere Grenze 314a2 des Nanoplättchens 314a). Bei einigen Ausführungsformen kann die aktive Ebene (z. B. 312a) des Programmiertransistors 302 durch eine Kristallebene {110} (z. B. eine (110) Kristallebene) und die aktive Ebene (z. B. 314a1, 314a2) des Lesetransistors 304 durch eine Kristallebene {100} (z. B. eine Kristallebene (100)) gekennzeichnet sein.
  • Im Folgenden wird Kristallographie kurz erklärt, um ein Verständnis der Ausführungsformen der vorliegenden Offenbarung zu erleichtern. Beim Umgang mit Kristallstrukturen ist es nützlich, auf eine Gitterebene oder eine Gitterrichtung zu verweisen. Bei einer Schreibweise, die zum Beschreiben einer Ebene oder einer Richtung verwendet wird, wird eine Reihe von drei Ganzzahlen ausgewählt, um die Position einer Ebene oder die Richtung eines Vektors in einem Gitter anzugeben. Drei Ganzzahlen, die verwendet werden, um eine bestimmte Ebene in einem Kristallgitter zu beschreiben, können wie nachfolgend dargelegt bestimmt werden.
  • Am Anfang werden Schnittpunkte, an denen die bestimmte Ebene auf drei Kristallachsen trifft, gefunden und als ganzzahlige Vielfache eines Basisvektors ausgedrückt. In diesem Fall kann sich die Ebene unter Beibehaltung ihrer Orientierung bewegen, bis die Schnittpunkte zwischen der Ebene und den Kristallachsen gefunden sind. Die Kehrwerte der Schnittpunkte werden genommen und es wird ein Satz von drei Ganzzahlen h, k und 1, der das kleinste Verhältnis von Ganzzahlen aufweist, unter Beibehaltung der gleichen Beziehungen erlangt. Die drei Ganzzahlen h, k und 1 können unter Verwendung von runden Klammern () ausgedrückt werden.
  • Der Satz von drei Ganzzahlen h, k und 1 wird als Miller-Index bezeichnet und verwendet, um parallele Ebenen in einem Gitter zu definieren. Vom Gesichtspunkt der Kristallographie sind viele Ebenen in einem Gitter äquivalent. Mit anderen Worten kann sich eine bestimmte Ebene mit einem gegebenen Miller-Index in einem Gitter nur gemäß einem Verfahren zum Auswählen der Position und Ausrichtung einer Einheitszelle bewegen. Das heißt, dass Ebenen, die in Bezug auf eine Kristallgitterachse symmetrisch sind, im kristallografischen Aspekt äquivalente Ebenen genannt werden. Die kristallographisch äquivalenten Ebenen werden durch geschweifte Klammern { } anstelle von runden Klammern () ausgedrückt. Beispielsweise weist eine Kristallebene {100} eine Anzahl an äquivalenten Kristallebenen auf: (100), (010) und (001). Bei einem weiteren Beispiel weist eine Kristallebene {110} eine Anzahl an äquivalenten Kristallebenen auf: (110), (011) und (101).
  • Eine Richtung in einem Gitter wird als ein Satz von drei Ganzzahlen angegeben, welche die gleiche Beziehung wie Komponenten eines Vektors mit der Richtung aufweisen. Drei Komponenten des Vektors werden als Produkte eines Basisvektors ausgedrückt, umgewandelt in das kleinste Verhältnis von Ganzzahlen, und unter Verwendung von eckigen Klammern [ ] ausgedrückt. Wie die Gitterebene sind viele Richtungen in einem Gitter äquivalent und äquivalente Richtungen werden unter Verwendung von Winkelklammern < > ausgedrückt. Beispielsweise weist eine Kristallgitterrichtung <100> eine Anzahl an äquivalenten Kristallgitterrichtungen auf: [100], [010], [001], [1̅00], [01̅0] und [001̅]. Bei einem weiteren Beispiel weist eine Kristallgitterrichtung <110> eine Anzahl an äquivalenten Kristallgitterrichtungen auf: [110], [101], [011], [1̅10], [11̅0], [1̅01], [101̅], [011̅] und [01̅1].
  • Aus der vorstehenden Kristallographieübersicht ist ersichtlich, dass bei einem kubischen Kristall (z. B. Silizium) eine Kristallebene (001) im rechten Winkel zu einer Kristallebene (110) steht, was einer Kristallgitterrichtung [110] entspricht. Mit anderen Worten steht eine Kristallebene {100} im rechten Winkel zu einer Kristallebene {110}, was einer Kristallgitterrichtung <110> entspricht. Wenn ein Substrat mit einer Kristallebene {100} in einer Kristallgitterrichtung <110> geätzt wird, weist der geätzte Abschnitt des Substrats daher die Kristallebene {110} auf. Wenn ein Substrat mit einer Kristallebene {111} in einer Kristallgitterrichtung <100> geschnitten wird, weist der geschnittene Abschnitt des Substrats eine Kristallebene {100} auf. Wenn ein Substrat mit einer Kristallebene {111} in einer Kristallgitterrichtung <110> geschnitten wird, weist der geschnittene Abschnitt des Substrats eine Kristallebene {110} auf.
  • Unter weiterer Bezugnahme auf 3 und in weiterem Detail kann die Gatestruktur 310 mehrfache Gatestapel aufweisen. Jeder der Gatestapel kann ein oder mehrere Gatedielektrika und ein oder mehrere Gatemetalle (zur Übersichtlichkeit nicht gezeigt in 3) aufweisen. Zwei der Gatestapel sind eingerichtet, sich gemeinsam um ein entsprechendes von dem einen oder den mehreren Nanoplättchen zu hüllen. Zum Beispiel weist die Gatestruktur 310 die Gatestapel 311a, 311b, 311c, 311d und 3110 auf. Die Gatestapel 311a-e können eine Breite (entlang der Y-Richtung) aufweisen, die im Wesentlichen ähnlich der Breite der Gatestruktur 310 (entlang der Y-Richtung) ist, und die Nanoplättchen 314a-d sind durch eine Breite W1 (entlang der Y-Richtung) von kleiner als die Breite der Gatestapel 311a-e gekennzeichnet. Jeder der Gatestapel 311a-e kann ferner Abschnitte aufweisen, die sich entlang der Z-Richtung erstrecken, sodass sie in Kontakt mit einem angrenzenden Gatestapel sind. Als solches können sich zwei angrenzende der Gatestapel 311a-e um den gesamten Umfang von einem entsprechenden der Nanoplättchen 314a-d hüllen.
  • Beispielsweise können sich die Gate-Stapel 311a und 311b gemeinsam um mindestens vier Seiten des Nanoplättchens 314a hüllen, wobei zwei Seiten des Nanoplättchens 314a jeweils mit der Drain/Source-Region 318 und der Drain/Source-Region 320 gekoppelt sind; die Gatestapel 311b und 311c können sich gemeinsam um mindestens vier Seiten des Nanoplättchens 314b hüllen, wobei zwei Seiten des Nanoplättchens 314b entsprechend mit der Drain/Source-Region 318 und der Drain/Source-Region 320 gekoppelt sind; die Gatestapel 3110 und 311d können sich gemeinsam um mindestens vier Seiten des Nanoplättchens 314c hüllen, wobei zwei Seiten des Nanoplättchens 314c entsprechend mit der Drain/Source-Region 318 und der Drain/Source-Region 320 gekoppelt sind; und die Gatestapel 311d und 3110 können sich gemeinsam um mindestens vier Seiten des Nanoplättchens 314d hüllen, wobei zwei Seiten des Nanoplättchens 314d entsprechend mit der Drain/Source-Region 318 und der Drain/Source-Region 320 gekoppelt sind.
  • 4 veranschaulicht ein Ablaufdiagramm eines Verfahrens 400 zum Bilden einer Speichervorrichtung gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Das Verfahren 400 kann verwendet werden, um eine Anti-Sicherungsspeicherzelle einschließlich eines finnenbasierten Programmiertransistors und eines Nanoplättchenlesetransistors zu bilden, die in Reihe gekoppelt sind. Mindestens einige der Arbeitsvorgänge, die in Verfahren 400 beschrieben sind, können verwendet werden, um die Speichervorrichtung 300 zu bilden. Es ist anzumerken, dass das Verfahren 400 lediglich ein Beispiel ist und die vorliegende Offenbarung nicht begrenzen soll. Dementsprechend versteht es sich, dass zusätzliche Arbeitsvorgänge vor, während und nach dem Verfahren 400 von 4 vorgesehen werden können, und dass einige andere Arbeitsvorgänge hierin nur kurz beschrieben sein können.
  • Die Arbeitsvorgänge des Verfahrens 400 können mit den Querschnittansichten der Speichervorrichtung 300 entlang der Linie A-A' bei entsprechenden Herstellungsstufen verbunden sein, wie es in den 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21 und 22 gezeigt ist. Bei einigen Ausführungsformen kann die Speichervorrichtung 300 in einem Mikroprozessor, einer anderen Speichervorrichtung und/oder einer anderen integrierten Schaltung (IC) umfasst oder damit gekoppelt sein. Außerdem sind die 5 bis 22 für ein besseres Verständnis der Konzepte der vorliegenden Offenbarung vereinfacht. Obwohl die Figuren die Speichervorrichtung 300 veranschaulichen, versteht es sich, dass die IC eine Anzahl an weiteren Vorrichtungen wie Induktoren, Widerstand, Kondensatoren, Transistoren usw., aufweisen kann, die in den 5 bis 22 zum Zwecke einer klaren Veranschaulichung nicht gezeigt sind.
  • Unter Bezugnahme auf 4 beginnt das Verfahren 400 mit dem Arbeitsvorgang 402, bei dem eine Halbleiterstruktur bereitgestellt wird. Das Verfahren 400 schreitet zu Arbeitsvorgang 406 fort, bei dem eine strukturierte Maske gebildet wird, um eine erste Region des Halbleitersubstrats abzudecken und eine zweite Region der Halbleiterstruktur freizulegen. Das Verfahren 400 schreitet zu Arbeitsvorgang 408 fort, bei dem durch Ätzen der Halbleiterstruktur in der zweiten Region eine Aussparung gebildet wird. Das Verfahren 400 schreitet zu Arbeitsvorgang 410 fort, bei dem eine Dielektrikumschicht abgeschieden wird, um die Halbleiterstruktur abzudecken. Das Verfahren 400 schreitet zu Arbeitsvorgang 412 fort, bei dem ein Abschnitt der Dielektrikumschicht geätzt wird, um eine untere Grenze der Aussparung freizulegen. Das Verfahren 400 schreitet zu Arbeitsvorgang 414 fort, bei dem mehrere erste und zweite Halbleiterschichten, die abwechselnd in der Aussparung gestapelt sind, epitaktisch gewachsen werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 416 fort, bei dem ein Polierprozess ausgeführt wird. Das Verfahren 400 schreitet zu Arbeitsvorgang 418 fort, bei dem Dummygatestapel gebildet werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 420 fort, bei dem die finnenbasierte Struktur abgedeckt wird. Das Verfahren 400 schreitet zu Arbeitsvorgang 422 fort, bei dem Endabschnitte der ersten Halbleiterschichten der abwechselnden Nanoplättchen-Säule entfernt werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 424 fort, bei dem innere Abstandselemente in der abwechselnden Nanoplättchen-Säule gebildet werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 426 fort, bei dem Drain/Source-Regionen gebildet werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 428 fort, bei dem ein Zwischenschichtdielektrikum-Material (ILD-Material) abgeschieden wird. Das Verfahren 400 schreitet zu Arbeitsvorgang 430 fort, bei dem die Dummygatestapel entfernt werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 432 fort, bei dem die ersten Halbleiterschichten der abwechselnden Nanoplättchen-Säule entfernt werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 434 fort, bei dem Gatedielektrika abgeschieden werden. Das Verfahren 400 schreitet zu Arbeitsvorgang 436 fort, bei dem Gatemetalle abgeschieden werden.
  • Entsprechend dem Arbeitsvorgang 402 ist 5 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die Halbleiterstruktur 306 aufweist. Die Halbleiterstruktur 306 weist ein Halbleitermaterialsubstrat wie beispielsweise Silizium auf. Bei der vorliegenden Ausführungsform weist die Kristallstruktur solch eines Siliziumsubstrats basierend auf der vorstehend beschriebenen Kristallographieübersicht eine obere Grenze 306a in einer Kristallebene {100} (z. B. eine Kristallebene (100)) auf. Alternativ kann die Halbleiterstruktur 306 ein anderes Elementhalbleitermaterial, wie z. B. Germanium, aufweisen. Die Halbleiterstruktur 306 kann auch einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsen, Indiumarsenid und Indiumphosphid aufweisen. Die Halbleiterstruktur 306 kann einen Legierungshalbleiter wie Siliziumgermanium, Siliziumgermaniumcarbid, Galliumarsenphosphid und Galliumindiumphosphid aufweisen. Bei einer Ausführungsform weist die Halbleiterstruktur 306 eine Epitaxieschicht auf. Die Halbleiterstruktur 306 kann beispielsweise eine Epitaxieschicht aufweisen, die über einem Volumenhalbleiter liegt. Des Weiteren kann die Halbleiterstruktur 306 eine Halbleiter auf Isolator-Struktur (SOI-Struktur) aufweisen. Die Halbleiterstruktur 306 kann beispielsweise ein vergrabene Oxid-Schicht (BOX-Schicht) aufweisen, die durch einen Prozess wie Trennen durch implantierten Sauerstoff (SIMOX) oder eine andere geeignete Technik, wie Waferbonden und Schleifen gebildet ist.
  • Entsprechend dem Arbeitsvorgang 404 ist 6 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, die eine strukturierte Maske auf der oberen Grenze 306a der Halbleiterstruktur 306 aufweist. Die strukturierte Maske deckt eine erste Region 321a ab und weist eine Öffnung auf, die eine zweite Region 321b von der Halbleiterstruktur 306 freilegt. Bei einer Ausführungsform ist die erste Region 321a eine Region der Halbleiterstruktur 306, die für einen oder mehrere Programmiertransistoren (z. B. 302 gezeigt in 3) definiert ist, die als n-Transistoren eingerichtet sind, und die zweite Region 321b ist eine Region der Halbleiterstruktur 306, die für einen oder mehrere Lesetransistoren (z. B. 301 gezeigt in 3) definiert ist, die ebenfalls als n-Transistoren eingerichtet sind. Es versteht sich, dass die Halbleitervorrichtung 300 alternativ p-Transistoren aufweisen kann, die in den Regionen 321a-b gebildet sind.
  • Die strukturierte Maske kann eine Weichmaske wie eine strukturierte Resistschicht oder eine Hartmaske wie eine Dielektrikumschicht oder eine Kombination davon sein. Bei einer Ausführungsform weist die strukturierte Maske eine Hartmaske 322 auf, die auf der Region 321a angeordnet ist, und eine strukturierte Resistschicht 323, die durch einen Lithografieprozess auf der Hartmaske 322 gebildet ist. Die Hartmaske 322 wird geätzt, um die Öffnung von der strukturierten Resistschicht 323 zur Hartmaske 322 zu übertragen. Beispielsweise weist die Hartmaske 322 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumcarbidnitrid, Siliziumcarbidoxinitrid, ein anderes Halbleitermaterial und/oder Dielektrikum auf. Bei einer Ausführungsform weist die Hartmaske 322 eine Dicke im Bereich von ungefähr 1 nm bis zu ungefähr 40 nm auf. Die Hartmaske 322 kann durch Thermooxidation, chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder jedes andere geeignete Verfahren gebildet werden. Ein beispielhafter Fotolithographieprozess kann das Bilden einer Resistschicht, das Freilegen des Resist durch einen Lithografiebelichtungsprozess, das Ausführen eines Einbrennprozesses nach Belichtung und das Entwickeln der Fotolackschicht, um die strukturierte Fotoresistschicht zu bilden, umfassen. Der Lithografieprozess kann alternativ durch eine andere Technik, wie E-Strahlschreiben, Ionenstrahlschreiben, maskenloses Strukturieren oder molekulares Drucken ersetzt werden. Bei einigen Ausführungsformen kann die strukturierte Resistschicht 323 direkt als eine Ätzmaske für den anschließenden Ätzprozess verwendet werden. Die strukturierte Resistschicht 323 kann durch einen geeigneten Prozess, wie beispielsweise Nassablösen oder Plasmaveraschen, nach dem Strukturieren der Hartmaske 322 entfernt werden.
  • Entsprechend dem Arbeitsvorgang 406 ist 7 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der die Halbleiterstruktur 306 geätzt wird, um eine Aussparung 324 zu bilden. Die Halbleiterstruktur 306 in der zweiten Region 321b wird geätzt, um die Aussparung 324 zu bilden. Der Ätzprozess ist konzipiert, die Halbleiterstruktur 306 in der zweiten Region 321b unter Verwendung der Hartmaske 322 als eine Ätzmaske selektiv zu entfernen. Der Ätzprozess kann fortgesetzt werden, um sicherzustellen, dass eine Grenze 325 der Halbleiterstruktur 306 in der Aussparung 324 freigelegt wird. Eine Seitenwand 326 der Halbleiterstruktur 306 in der ersten Region 321a wird ebenfalls freigelegt und definiert einen Rand der Aussparung 324. Der Ätzprozess kann Trockenätzen, Nassätzen oder eine Kombination davon umfassen. Die strukturierte Maske 322 schützt die Halbleiterstruktur 306 innerhalb der ersten Region 321a vor dem Ätzen. Bei verschiedenen Beispielen kann der Ätzprozess ein Trockenätzen mit einem geeigneten Ätzmittel, wie beispielsweise fluorhaltiges Ätzgas oder chlorhaltiges Ätzgas wie Cl2, CCL2F2, CF4, SF6, NF3, CH2F2 oder ein anderes geeignetes Ätzgas, umfassen. Bei einigen anderen Beispielen kann der Ätzprozess ein Nassätzen mit einem geeigneten Ätzmittel, wie beispielsweise einer auf Fluorwasserstoffsäure (HF) basierenden Lösung, einer auf Schwefelsäure (H2SO4) basierenden Lösung, einer auf Chlorwasserstoffsäure (HCL) basierenden Lösung, einer auf Ammoniumhydroxid (NH4OH) basierenden Lösung, einer anderen geeigneten Ätzlösung oder Kombinationen davon, umfassen. Der Ätzprozess kann mehr als einen Schritt umfassen.
  • Entsprechend dem Arbeitsvorgang 408 ist 8 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, die eine Dielektrikumschicht 327 aufweist. Die Dielektrikumschicht 327 kann die Speichervorrichtung 300 in beiden der Regionen 321a-b konform abdecken. Die Dielektrikumschicht 327 wird als eine Deckschicht abgeschieden. Bei einer Ausführungsform weist die Dielektrikumschicht 327 eine Dicke im Bereich von ungefähr 1 nm bis zu ungefähr 40 nm auf. Die Dielektrikumschicht 327 kann Halbleiteroxid, Halbleiternitrid, Halbleiteroxinitrid, Halbleitercarbidnitrid, Halbleitercarbidoxinitrid und Metalloxid, wie beispielsweise Hafniumoxid, Zirkonoxid und Aluminiumoxid, ein anderes Dielektrikum und/oder ein anderes geeignetes Material aufweisen. Die Dielektrikumschicht 327 kann derart ausgewählt werden, dass sie eine von der Hartmaske 322 unterschiedliche Ätzselektivität aufweist. Bei einem Beispiel weist die Hartmaske 322 Siliziumoxid und die Dielektrikumschicht 327 Siliziumnitrid auf. Bei einem weiteren Beispiel weist die Hartmaske 322 Siliziumoxinitrid und die Dielektrikumschicht 327 Aluminiumoxid auf. Bei noch einem weiteren Beispiel weist die Hartmaske 322 Siliziumcarbidoxinitrid und die Dielektrikumschicht 327 Zirkonoxid auf. Die Dielektrikumschicht 327 kann über der Hartmaske 322, der Seitenwand 326 und der Grenze 325 der Halbleiterstruktur 306 durch jeden geeigneten Prozess einschließlich Atomlagenabscheidung (ALD), chemischer Gasphasenabscheidung (CVD), plasmagestützter CVD (PECVD) oder anderen geeigneten Abscheidungstechniken abgeschieden werden. Es können konforme Abscheidungstechniken verwendet werden.
  • Entsprechend dem Arbeitsvorgang 410 ist 9 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der ein oder mehrere Abschnitte der Dielektrikumschicht 327 entfernt werden. Bei einigen Ausführungsformen werden Abschnitte der Dielektrikumschicht 327, die auf einer horizontalen Grenze der Speichervorrichtung 300 abgeschieden sind, entfernt (z. B. der Abschnitt der Dielektrikumschicht 327, der die Hartmaske 322 abdeckt, der Abschnitt der Dielektrikumschicht 327, der die Grenze 308 abdeckt), während die Seitenwand 326 der Halbleiterstruktur 306 in der ersten Region 321a durch die verbleibenden Abschnitte der Dielektrikumschicht 327 abgedeckt bleibt.
  • Um das Entfernen auszuführen, kann ein anisotropes Ätzen, wie ein Trocken- oder Plasmaätzen, ausgeführt werden, um zurückzuätzen und diejenigen Abschnitte der Dielektrikumschicht 327, die auf den Horizontalflächen der Hartmaske 322 und der Grenze 308 der Halbleiterstruktur 306 abgeschieden sind, zu entfernen. Auf diese Weise verbleiben nur diejenigen Abschnitte der Dielektrikumschicht 327, die auf der Seitenwand 306 abgeschieden sind. Aufgrund unterschiedlicher Ätzsensibilität jedes Merkmals wird der Abschnitt der Dielektrikumschicht 327 selektiv geätzt, ohne die Hartmaske 322 zu ätzen (oder nicht erheblich zu ätzen). Es können verschiedene Ätzparameter eingestellt werden, um die Dielektrikumschicht 327 zu ätzen, wie beispielsweise Ätzmittelzusammensetzung, Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, Ätzdruck, Quellenleistung, Hochfrequenzvormagnetisierungsspannung, Hochfrequenzvormagnetisierungsstrom, Ätzmittelfließgeschwindigkeit, andere geeignete Ätzparameter oder Kombinationen davon. Bei einigen Ausführungsformen wird die Dicke der Hartmaske 322 nach dem anisotropen Ätzen ungefähr 5 % bis 15 % reduziert, wie beispielsweise von einer Dicke von ungefähr 40 nm nach unten zu ungefähr 35 nm. Die auf der Seitenwand 306 abgeschiedene Dielektrikumschicht 327 kann auch aufgrund des anisotropen Ätzens einen Werkstoffverlust erleiden. Bei einigen Ausführungsformen wird die Dicke der Dielektrikumschicht 327 ungefähr 8 % bis 20 % reduziert, wie beispielsweise von einer Dicke von ungefähr 40 nm nach unten zu ungefähr 35 nm.
  • Entsprechend Arbeitsvorgang 412 ist 10 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, die eine Anzahl an ersten Halbleiterschichten 328 (z. B. 328a, 328b, 328c und 328d) und eine Anzahl an zweiten Halbleiterschichten 330 (z. B. 330a, 330b, 330c und 330d) aufweist. Bei einigen Ausführungsformen werden die ersten Halbleiterschichten 328a-d und die zweiten Halbleiterschichten 330a-d abwechselnd aufeinander (z. B. entlang der Z-Richtung) in der Aussparung 324 ( 9) angeordnet, um einen Stapel zu bilden. Beispielsweise wird eine der zweiten Halbleiterschichten 330a über einer der ersten Halbleiterschichten 328a angeordnet, dann wird eine andere der zweiten Halbleiterschichten 328b über der zweiten Halbleiterschicht 330a angeordnet und so weiter.
  • Bei verschiedenen Ausführungsformen kann der Stapel irgendeine Anzahl abwechselnd angeordneter Halbleiterschichten 328 und 330 aufweisen. Die Halbleiterschichten 328 und 330 können unterschiedliche Dicken aufweisen. Die Halbleiterschichten 328 können von einer Schicht zu einer anderen Schicht unterschiedliche Dicken aufweisen. Die Halbleiterschichten 330 können von einer Schicht zu einer anderen Schicht unterschiedliche Dicken aufweisen. Die Dicke von jeder der Halbleiterschichten 328 und 330 kann im Bereich von wenigen Nanometern zu wenigen zehn Nanometern liegen. Die erste Schicht des Stapels kann dicker sein als andere Halbleiterschichten 328 und 330. Die Schicht 328a kann beispielsweise dicker sein als andere Schichten 328b-d und 330a-d. Bei einer Ausführungsform weist jede der ersten Halbleiterschichten 228a-d eine Dicke im Bereich von ungefähr 5 nm bis zu ungefähr 20 nm und jede der zweiten Halbleiterschichten 330a-d eine Dicke im Bereich von ungefähr 5 nm bis zu ungefähr 20 nm auf.
  • Die zwei Halbleiterschichten 328 und 330 weisen unterschiedliche Zusammensetzungen auf. Bei verschiedenen Ausführungsformen weisen die zwei Halbleiterschichten 328 und 330 Zusammensetzungen auf, die unterschiedliche Oxidationsgeschwindigkeiten und/oder eine unterschiedliche Ätzselektivität zwischen den Schichten bereitstellen. Bei einer Ausführungsform weisen die Halbleiterschichten 328 Siliziumgermanium (Si1-xGex) und die Halbleiterschichten 330 Silizium (Si) auf. Bei einer Ausführungsform ist jede der Halbleiterschichten 330 Silizium, das undotiert oder im Wesentlichen dotierstofffrei sein kann (d. h., es weist eine extrinsische Dotierkonzentration von ungefähr 0 cm-3 bis ungefähr 1×1017 cm-3 auf), wo beispielsweise kein absichtliches Dotieren beim Bilden der Schichten 328 (z. B. aus Silizium) erfolgt. Alternativ können die Halbleiterschichten 330 absichtlich dotiert werden. Jede der Halbleiterschichten 330 kann beispielsweise Silizium sein, das mit einem p-Dotierstoff, wie beispielsweise Bor (B), Aluminium (Al), Indium (In) und Gallium (Ga), zum Bilden eines p-Kanals oder einem n-Dotierstoff, wie beispielsweise Phosphor (P), Arsen (As), Antimon (Sb), zum Bilden eines n-Kanals dotiert wird. Bei einigen Ausführungsformen ist jede der Halbleiterschichten 328 Si1-xGex, das weniger als 50 % (x <0,5) Ge im Molverhältnis enthält. Beispielsweise kann Ge ungefähr 15 % bis 35 % der Halbleiterschichten 328 Si1-xGexim Molverhältnis enthalten. Des Weiteren können die Halbleiterschichten 328 unterschiedliche Zusammensetzungen untereinander aufweisen und die Halbleiterschichten 330 können unterschiedliche Zusammensetzungen untereinander aufweisen.
  • Bei verschiedenen Ausführungsformen kann jede der Halbleiterschichten 328 und 330 andere Materialien aufweisen, wie beispielsweise einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon. Die Materialien der Halbleiterschichten 328 und 330 können basierend auf dem Bereitstellen von abweichenden Oxidationsgeschwindigkeiten und/oder abweichender Ätzselektivität ausgewählt werden. Die Halbleiterschichten 328 und 330 können wie vorstehend beschrieben dotiert oder undotiert sein.
  • Bei verschiedenen Ausführungsformen werden die Halbleiterschichten 328 und 330 von der Grenze 308 der Halbleiterstruktur 306 in der zweiten Region 321b epitaktisch gewachsen. Jede der Halbleiterschichten 328 und 330 kann beispielsweise durch einen Molekularstrahlepitaxie-Prozess (MBE-Prozess), einen chemische Gasphasenabscheidung-Prozess (CVD-Prozess) wie einen metallorganische CVD-Prozess (MOCVD-Prozess) und/oder andere geeignete Aufwachsprozesse gewachsen werden. Während des Epitaxialwachstums erstreckt sich die Kristallstruktur der Halbleiterstruktur 306 nach oben (z. B. entlang der Z-Richtung), was darin resultiert, dass die Halbleiterschichten 328 und 330 die gleiche Kristallorientierung wie die Halbleiterstruktur 306 aufweisen.
  • In der ersten Region 321a fungiert die Hartmaske 322 als eine Verkappungsschicht auf der oberen Grenze 306a der Halbleiterstruktur 306, die verhindert, dass Epitaxialwachstum in der ersten Region 321a erfolgt. Während in der zweiten Region 321b die Dielektrikumschicht 327 die Seitenwand 306 abdeckt und dadurch verhindert, dass Epitaxialwachstum von der Seitenwand 306 ausgeht, sodass das Epitaxialwachstum in der Querrichtung von der Seitenwand 306 in die zweite Region 321b hinein nicht erfolgt. Daher ist bei einigen Ausführungsformen das Epitaxialwachstum der Halbleiterschichten 328 und 330 in der Aussparung 324 (9) begrenzt.
  • Bei verschiedenen Ausführungsformen der vorliegenden Offenbarung weist die Kristallstruktur der Halbleiterstruktur 306 die obere Grenze 306a in einer Kristallebene {100} auf. Dementsprechend weisen die epitaktisch gewachsenen Halbleiterschichten 328 und 330 jeweils entsprechend obere/untere Grenzen in der gleichen Kristallebene {100} auf. Bei einigen anderen Ausführungsformen kann die Halbleiterstruktur 306 eine obere Grenze in einer Kristallebene, die sich von der Kristallebene {100} unterscheidet, wie beispielsweise in einer Kristallebene {110}, aufweisen. Dementsprechend bleiben die epitaktisch gewachsenen Halbleiterschichten 328 und 330 in der gleichen Kristallstruktur und weisen die gleiche Kristallebene {110} in den entsprechenden oberen/unteren Grenzen auf.
  • Entsprechend dem Arbeitsvorgang 414 ist 11 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der ein Polierprozess ausgeführt wird. Der Polierprozess (z. B. ein chemisch-mechanischer Polierprozess (CMP-Prozess)) ist eingerichtet, eine obere Grenze der Halbleiterstruktur 306 nach dem Epitaxialwachstum der Halbleiterschichten 328 und 330 zu planarisieren. Unter weiterer Bezugnahme auf 10 kann die Hartmaske 322 bei Arbeitsvorgang 414 als eine CMP-Stoppschicht fungieren. Der Arbeitsvorgang 414 kann die Hartmaskenschicht 322 auch entfernen. Als Resultat wird die Halbleiterstruktur 306 in der ersten Region 321a erneut freigelegt, sodass sie einen Teil der oberen Grenze der Halbleiterstruktur 306 bildet.
  • Entsprechend Arbeitsvorgang 416 ist 12 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, die einen ersten Dummygatestapel 332a und einen zweiten Dummygatestapel 332b aufweist. Jeder der Dummygatestapel 332a-b weist ein Dummygate und eine Hartmaske auf. In 12 weist der erste Dummygatestapel 332a ein Dummygate 333a auf, das über der Halbleiterstruktur 306 in der ersten Region 321a gebildet ist, und eine Hartmaske 334a, die über dem Dummygate 333a gebildet ist; und der zweite Dummygatestapel 332b weist ein Dummygate 333a auf, das über der Halbleiterschicht 330d in der zweiten Region 321b gebildet ist, und eine Hartmaske 334b, die über dem Dummygate 333b gebildet ist.
  • Bei einigen Ausführungsformen kann der Dummygatestapel 332a über und um Seitenwände der Halbleiterstruktur 306 in der ersten Region 321a herum gebildet werden und das Dummygate 332b kann über und um Seitenwände der Halbleiterschichten 328 und 330 herum in der zweiten Region 321b gebildet werden. Die Dummygates 333a und 333b können durch Abscheiden amorphen Siliziums (a-Si) über der Halbleiterstruktur 306 und darum herum in der ersten Region 321a und entsprechend über den Halbleiterschichten 328 und 330 und darum herum in der zweiten Region 321b gebildet werden. Das a-Si wird dann auf ein gewünschtes Niveau planarisiert. Eine Hartmaske (nicht gezeigt) wird über dem planarisierten a-Si abgeschieden und strukturiert, um die Hartmasken 334b und 334b zu bilden. Die Hartmasken 334b und 334b können aus einem Nitrid oder einer Oxidschicht gebildet werden. Ein Ätzprozess (z. B. ein Reaktives-Ionenätzen-Prozess (RIE-Prozess)) wird auf das a-Si angewandt, um die Dummygatestapel 332a und 332b zu bilden.
  • Nach dem Bilden der Dummygatestapel 332a und 332b können Offsetgateabstandselemente 335a und 335b gebildet werden, sodass sie sich wie veranschaulicht in 12 entlang entsprechenden Seitenwänden der Dummygatestapel 332a und 332b erstrecken. Die Offsetgateabstandselemente 335a-b können unter Verwendung eines Abstandselement-Herunterziehbildungsprozesses gebildet werden. Die Offsetgateabstandselemente 335a-b können auch durch ein konformes Abscheiden eines Dielektrikums (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiBCN, SiOCN, SiOC oder jede geeignete Kombination aus diesen Materialien) gefolgt von einem gerichteten Ätzen (z. B. RIE) gebildet werden.
  • Entsprechend Arbeitsvorgang 418 ist 13 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die finnenbasierte Struktur 312 (gezeigt in 3) und eine abwechselnde Nanoplättchen-Säule 338 aufweist. Die finnenbasierte Struktur 312 und die abwechselnde Nanoplättchen-Säule 338 werden beide derart gebildet, sodass sie von dem verbleibenden Abschnitt der Halbleiterstruktur 306 vorstehen. Speziell ist die finnenbasierte Struktur 312 eine einstückige zusammenhängende Struktur, die sich von der Halbleiterstruktur 306 erstreckt. Die finnenbasierte Struktur 312 kann entlang einer Querrichtung (z. B. der X-Richtung) länglich sein. Die abwechselnde Nanoplättchen-Säule 338 weist einen Stapel der Nanoplättchen 314a-d (gezeigt in 3) und der Nanoplättchen 339a, 339b, 339c und 339d auf, die mit den Nanoplättchen 314a-d verschachtelt sind. Beim Bilden der finnenbasierten Struktur 312 und der abwechselnden Nanoplättchen-Säule 338 können die Dummygatestapel 332a-b zusammen mit den entsprechenden Offsetgateabstandselementen 335a-b als eine Maske verwendet werden, um den Raumbedarf der finnenbasierten Struktur 312 und der abwechselnden Nanoplättchen-Säule 338 zu definieren, und ein oder mehrere Ätzprozesse können auf der Halbleiterstruktur 306 in der ersten Region 321a und entsprechend den Halbleiterschichten 328 und 330 in der zweiten Region 321b (von den punktierten Linien umschlossen) angewandt werden, um die finnenbasierte Struktur 312 und die abwechselnde Nanoplättchen-Säule 338 zu bilden. Als solche können die Nanoplättchen 339a, 314a, 339b, 314b, 339c, 314c, 339d und 314d entsprechend die verbleibenden Abschnitte der Halbleiterschichten 328a, 330a, 328b, 330b, 328c, 330e, 328d und 330d sein.
  • Der eine oder die mehreren Ätzprozesse können einen oder mehrere Trockenätzprozesse, Nassätzprozesse und andere geeignete Ätztechniken umfassen. Beispielsweise kann ein Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein jodhaltiges Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen davon implementieren. Ein Nassätzprozess kann beispielsweise Ätzen in verdünnter Fluorwasserstoffsäure (DHF); Kaliumhydroxid-Lösung (KOH-Lösung); Ammoniak; einer Lösung, die Fluorwasserstoffsäure (HF) enthält, Salpetersäure (HNO3) und/oder Ethansäure (CH3COOH) oder ein anderes geeignetes Nassätzmittel umfassen.
  • Bei einigen Ausführungsformen kann die Ausrichtung des Dummygatestapels 332a derart festgelegt werden, dass eine obere Grenze 312b der geätzten finnenbasierten Struktur 312 eine Kristallebene {100} aufweist und die Seitenwände 312a (gezeigt in 3) der geätzten finnenbasierten Struktur 312 jeweils eine Kristallebene {110} aufweisen. Im vorstehenden Beispiel, bei dem die Kristallstruktur der Halbleiterstruktur 306 (z. B. ein Si-Wafer) die obere Grenze in der Kristallebene {100} aufweist, kann die Halbleiterstruktur 306 wie hergestellt eine flache Zone in einer Kristallebene {110} aufweisen. Die Ausrichtung des Dummygatestapels 332a kann parallel oder senkrecht zu der flachen Zone sein. Dementsprechend kann jede der Seitenwände 312a der finnenbasierten Struktur 312 durch den einen oder die mehreren Ätzprozesse (z. B. anisotrope Ätzprozesse) durch die gleiche Kristallebene {110} wie die flache Zone gekennzeichnet sein. Basierend auf der vorstehenden Kristallographieübersicht kann die finnenbasierte Struktur 312 manchmal als eine Kristallgitterrichtung <110> aufweisend bezeichnet sein, was die folgenden Kristallgitterrichtungen umfasst: [110], [101], [011], [1̅10], [11̅0], [1̅01], [101̅], [011̅] und [01̅1]. Wie vorstehend erwähnt weisen die entsprechenden oberen/unteren Grenzen der epitaktisch gewachsenen Halbleiterschichten 328 und 330 jeweils die gleiche Kristallebene {100} auf. Nach den Ätzprozessen können die oberen/unteren Grenzen der Nanoplättchen 314a-d (z. B. 314a1 und 314a2 in 3) und 339a-d entsprechend die gleiche Kristallebene {100} übernehmen. Die Nanoplättchen 314a-d können manchmal als eine Kristallgitterrichtung <100> aufweisend bezeichnet werden, was die folgenden Kristallgitterrichtungen umfasst: [100], [010], [001], [1̅00], [01̅0] oder [001̅].
  • Entsprechend dem Arbeitsvorgang 420 ist 14 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der die finnenbasierte Struktur 312 durch eine blockierende Maske 340 abgedeckt wird. Bei einigen Ausführungsformen wird die blockierende Maske 340 derart gebildet, dass sie über der finnenbasierten Struktur 312 in der ersten Region 321a liegt, während die abwechselnden Nanoplättchen-Säulen 338 in der zweiten Region 321b freigelegt bleiben. Die blockierende Maske 340 kann derart gebildet werden, dass sie eine ausreichend große Dicke (oder Höhe) aufweist, sodass die Seitenwände 312a der finnenbasierten Struktur 312 vollständig abgedeckt werden. Die Bildung der blockierenden Maske 340 kann ermöglichen, dass ein oder mehrere Prozesse, die nachfolgend beschrieben werden, nur auf der abwechselnden Nanoplättchen-Säule 338 ausgeführt werden. Die blockierende Maske 340 kann aus einem Material gebildet werden, das gegenüber Ätzmitteln, die SiGe ätzen können, relativ beständig ist, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SiBCN, SiOCN, SiOC oder jede geeignete Kombination aus diesen Materialien.
  • Entsprechend Arbeitsvorgang 422 ist 15 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der entsprechende Endabschnitte von jedem der Nanoplättchen 339a-d (14) entfernt werden. Während des Entfernens der entsprechenden Endabschnitte der Nanoplättchen 339a-d in der abwechselnden Nanoplättchen-Säule 338 wird die finnenbasierte Struktur 312 durch die blockierende Maske 340 abgedeckt. Die finnenbasierte Struktur 312 kann erhalten bleiben. Die verbleibenden Nanoplättchen 339a', 339b', 339c' und 339d' können später durch eine Anzahl an Gatestapeln ersetzt werden. Daher können die verbleibenden Nanoplättchen 339a'-d' hierin als Opfernanoplättchen 339a'-d' für die abwechselnde Nanoplättchen-Säule 338 bezeichnet werden.
  • Bei einigen Ausführungsformen der vorliegenden Offenbarung können die Endabschnitte der Nanoplättchen 339a-d unter Verwendung einer ersten Anwendung, einem sogenannten „Zurückzieh“-Prozess entfernt werden, um die Nanoplättchen 339a-d um einen anfänglichen Zurückziehabstand zurückzuziehen, sodass die Enden der Opfernanoplättchen 339a'-d' unter (z. B. ausgerichtet mit) den Offsetgateabstandselementen 335b enden. Obwohl in der veranschaulichten Ausführungsform von 15 die Enden von jedem der Opfernanoplättchen 339a'-d' ungefähr mit den Seitenwänden des Offsetgateabstandselements 335b ausgerichtet sind, versteht es sich, dass der Zurückziehabstand (d. h., das Ausmaß, zu dem jedes der Opfernanoplättchen 339a'- d' geätzt oder zurückgezogen wird) willkürlich vergrößert oder verkleinert werden kann. Gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung weisen die Nanoplättchen 314a-d Si und die Nanoplättchen 339a-d Si1-xGex auf. Der Zurückziehprozess kann einen isotropen Chlorwasserstoff-Gas (HCL-Gas)-Ätzprozess umfassen, der SiGe ätzt, ohne Si anzugreifen.
  • Entsprechend Arbeitsvorgang 424 ist 16 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die inneren Abstandselemente 342, 344, 346 und 348 aufweist. Während der Bildung der inneren Abstandselemente 342-348 ist die finnenbasierte Struktur 312 immer noch durch die blockierende Maske 340 abgedeckt. Als solches weist nur die abwechselnde Nanoplättchen-Säule 338 innere Abstandselemente 342-348 auf, die entlang entsprechender Seitenwände der Opfernanoplättchen 339a'-d' angeordnet sind. Bei einigen Ausführungsformen können die inneren Abstandselemente 342-348 durch chemische Gasphasenabscheidung (CVD) oder Monoschicht-Dotieren (MLD) von Nitrid gefolgt von Abstandselement RIE konform gebildet werden. Bei einigen weiteren Ausführungsformen können die inneren Abstandselemente 342-348 unter Verwendung von z. B. einem konformen Abscheidungsprozess und anschließendem isotropen oder anisotropen Zurückätzen abgeschieden werden, um überschüssiges Abstandselementmaterial an vertikalen Seitenwänden der abwechselnden Nanoplättchen-Säule 318 und auf einer Fläche der Halbleiterstruktur 306 zu entfernen. Ein Material der inneren Abstandselemente 342-348 kann aus dem gleichen oder einem unterschiedlichen Material wie das Offsetgateabstandselement 335a-b (z. B. Siliziumnitrid) gebildet werden. Beispielsweise können die inneren Abstandselemente 342-348 aus Siliziumnitrid, Siliziumborcarbonitrid, Siliziumcarbonitrid, Siliziumkohlenstoffoxinitrid oder jede andere Art von Dielektrikum (z. B. ein Dielektrikum mit einer Dielektrizitätskonstante k von kleiner als ungefähr 5), das für die Rolle des Bildens von isolierenden Gateseitenwandabstandselementen von Transistoren geeignet ist.
  • Entsprechend Arbeitsvorgang 426 ist 17 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die Drain/Source-Regionen 316, 318 und 320 (gezeigt in 3) aufweist. Die Drain/Source-Regionen 316-320 können gebildet werden, nachdem die blockierende Maske 340 (gezeigt in 16) entfernt wurde. Bei einigen Ausführungsformen kann die Drain/Source-Region 316 unter Verwendung eines Epitaxieschichtwachstumsprozesses an einem freigelegten Ende der finnenbasierten Struktur 312 (z. B. die linke Seite der finnenbasierten Struktur 312) gebildet werden. Die Drain/Source-Region 318 kann unter Verwendung des gleichen Epitaxieschichtwachstumsprozesses an dem anderen freigelegten Ende der finnenbasierten Struktur 312 (z. B. die rechte Seite der finnenbasierten Struktur 312) und einem freigelegten Ende von jedem der Nanoplättchen 314a-d (z. B. die linke Seite der abwechselnden Nanoplättchen-Säule 338) gebildet werden. Die Drain/Source-Region 320 wird unter Verwendung des gleichen Epitaxieschichtwachstumsprozesses an dem anderen freigelegten Ende von jedem der Nanoplättchen 314a-d (z. B. die rechte Seite der abwechselnden Nanoplättchen-Säule 338) gebildet. Bei einigen Ausführungsformen kann eine untere Grenze der Drain/Source-Region 318 vollständig in Kontakt mit der Halbleiterstruktur 306 sein (z. B. kein zusätzliches Merkmal, das zwischen der Drain/Source-Region 318 und der Halbleiterstruktur 306 gebildet ist).
  • Gemäß einiger Ausführungsformen sind die Drain/Source-Region 316 und die Drain/Source-Region 318 mit der finnenbasierten Struktur 312 elektrisch gekoppelt; und die Drain/Source-Region 318 und die Drain/Source-Region 320 sind mit den Nanoplättchen 314a-d elektrisch gekoppelt. Die finnenbasierte Struktur 312 kann als der Leitungskanal des Programmiertransistors 302 fungieren; und die Nanoplättchen 314a-d können gemeinsam als der Leitungskanal des Lesetransistors 304 fungieren. Ferner kann der Programmiertransistor 302 mit dem Lesetransistor 304 in Reihe über die Drain/Source-Region 318 elektrisch gekoppelt sein.
  • Es kann In situ-Dotieren (ISD) angewandt werden, um dotierte Drain/Source-Regionen 316-320 zu bilden, wodurch die erforderlichen Verbindungen für den Programmiertransistor 302 und den Lesetransistor 304 geschaffen werden. N- und p-FETs werden durch Implantieren unterschiedlicher Arten von Dotierstoffen in ausgewählte Regionen (z. B. die Drain/Source-Regionen 316-320) der Vorrichtung gebildet, um die erforderliche bzw. erforderlichen Verbindungen zu bilden. N-Vorrichtungen können durch Implantieren von Arsen (As) oder Phosphor (P) gebildet werden und p-Vorrichtungen können durch Implantieren von Bor (B) gebildet werden.
  • Entsprechend dem Arbeitsvorgang 428 ist 18 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, die ein Zwischenschichtdielektrikum-Material (ILD-Material) 350 aufweist. Das ILD-Material 350 kann durch abschnittweises Abscheiden eines Oxidmaterials in großen Mengen (z. B. Siliziumdioxid) und Zurückpolieren des Bulk-Oxids (z. B. unter Verwendung von CMP) auf das Niveau der Offsetgateabstandselemente 335a-b und der Hartmasken 334a-b gebildet werden.
  • Entsprechend Arbeitsvorgang 430 ist 19 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, wobei die Dummygatestapel 332a-b (18) entfernt sind. Anschließend an das Bilden des ILD-Schutzmaterials 350 werden die Dummygatestapel 332a (einschließlich des Dummygates 333a und der Hartmaske 334a) und 332b (einschließlich des Dummygates 333b und der Hartmaske 334b), die in 18 gezeigt sind, entfernt. Die Dummygatestapel 332a-b können durch einen bekannten Ätzprozess, z. B. RIE oder chemisches Oxidentfernen (COR) entfernt werden.
  • Nach dem Entfernen der Dummygatestapel 332a kann eine obere Grenze der finnenbasierten Struktur 312 freigelegt werden. Obwohl dies in der Querschnittansicht von 19 nicht gezeigt ist, versteht es sich, dass zusätzlich zu der oberen Grenze die entsprechenden Seitenwände 312a der finnenbasierten Struktur 312 auch freigelegt werden können. Ähnlich kann nach dem Entfernen des Dummygatestapels 332b eine obere Grenze der abwechselnden Nanoplättchen-Säule 338 freigelegt werden. Speziell kann eine obere Grenze 314d2 des Nanoplättchens 314d freigelegt werden. Obwohl dies nicht gezeigt ist, in der Querschnittansicht von 19, versteht es sich, dass zusätzlich zu der oberen Grenze Seitenwände der abwechselnden Nanoplättchen-Säule 338 (z. B. entsprechende Seitenwände der Nanoplättchen 314a-d) auch freigelegt werden können.
  • Entsprechend Arbeitsvorgang 432 ist 20 eine Querschnittansicht der Speichervorrichtung 300 entlang der Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, bei der die Opfernanoplättchen 339a'-d' der abwechselnden Nanoplättchen-Säule 338 (gezeigt in 19) entfernt werden. Die Opfernanoplättchen 339a'-d' können durch Anwenden eines selektiven Ätzens (z. B. eine Chlorwasserstoffsäure (HCL)) entfernt werden. Nach dem Entfernen der Opfernanoplättchen 339a'-d' können entsprechende untere Grenzen der Nanoplättchen 314a-d (314a1, 314b1, 314c1 und 314d1) und entsprechende obere Grenzen der Nanoplättchen 314a-c (314a2, 314b2 und 314c2) freigelegt werden.
  • Wie vorstehend erwähnt, kann die finnenbasierte Struktur 312 als der Leitungskanal des Programmiertransistors 302 fungieren, um Strom zu leiten, der dort hindurchfließt, und die Nanoplättchen 314a-d können gemeinsam als der Leitungskanal des Lesetransistors 304 fungieren, um Strom zu leiten, der dort hindurchfließt. Ferner kann die aktive Ebene des Leitungskanals des Programmiertransistors 302 die Seitenwand 312a aufweisen und die aktive Ebene des Leitungskanals des Lesetransistors 304 kann entsprechende obere Grenzen der Nanoplättchen 314a-d, 314a2, 314b2, 314c2 und 314d2 und entsprechende untere Grenzen der Nanoplättchen 314a-d, 314a1, 314b1, 314c1 und 314d1 aufweisen. Indem das hierin offenbarte Fertigungsverfahren verwendet wird, kann der Programmiertransistor 302 durch eine aktive Ebene mit der Kristallebene {110} gekennzeichnet sein und der Lesetransistor 304 kann durch eine aktive Ebene mit der Kristallebene {100} gekennzeichnet sein. Als solches können die angemessene Programmierleistung des Programmiertransistors 302 und eine verbesserte Zuverlässigkeit des Lesetransistors 304 gleichzeitig erreicht werden.
  • Entsprechend Arbeitsvorgang 434 ist 21 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die Gatedielektrika 354a und 354b aufweist. Wie gezeigt ist das Gatedielektrikum 354a in direktem Kontakt mit der finnenbasierten Struktur 312; und das Gatedielektrikum 354b ist um jedes der Nanoplättchen 314a-d gehüllt. Obwohl dies in der Querschnittansicht von 21 nicht gezeigt ist, versteht es sich, dass das Gatedielektrikum 354a gebildet derart wird, dass es die obere Grenze und Seitenwände 312a der finnenbasierten Struktur 312 überspannt, und das Gatedielektrikum 354b wird gebildet, sodass es um jedes der Nanoplättchen 314a-d (z. B. die oberen/unteren Grenzen und Seitenwände senkrecht zur Y-Richtung) gehüllt ist. Die Gatedielektrika 354a und 354b können aus unterschiedlichen High-k-Dielektrika oder einem identischen High-k-Dielektrikum gebildet werden. Die Gatedielektrika 354a und 354b können einen Stapel von mehreren High-k-Dielektrika aufweisen. Die Gatedielektrika 354a und 354b können gleichzeitig oder entsprechend unter Verwendung jedes geeigneten Verfahrens einschließlich beispielsweise Atomlagenabscheidung (ALD) abgeschieden werden. Bei einigen Ausführungsformen können die Gatedielektrika 354a und 354b optional eine im Wesentlichen dünne Oxidschicht (z. B. SiOx) aufweisen.
  • Entsprechend Arbeitsvorgang 436 ist 22 eine Querschnittansicht der Speichervorrichtung 300 entlang Linie A-A' (3) bei einer der verschiedenen Herstellungsstufen, welche die Gatemetalle 356a und 356b aufweist. Bei einigen Ausführungsformen kann das Gatemetall 356a die obere Grenze und Seitenwände 312a der finnenbasierten Struktur 312 überspannen, wobei das Gatedielektrikum 354a dazwischen angeordnet ist. Das Gatemetall 356b kann um jedes der Nanoplättchen 314a-d gehüllt werden, wobei das Gatedielektrikum 354b dazwischen angeordnet ist. Bei einigen Ausführungsformen weist die Gatestruktur 308 (3) das Gatemetall 356a, das entsprechende Gatedielektrikum 354a und die Offsetgateabstandselemente 335a auf; und die Gatestruktur 310 (3) weist das Gatemetall 356b, das entsprechende Gatedielektrikum 354b und die Offsetgateabstandselemente 335b auf. Die Gatemetalle 356a-b können aus unterschiedlichen Metallmaterialien oder einem identischen Metallmaterial gebildet werden. Die Gatemetalle 356a-b können jeweils einen Stapel von mehreren Metallmaterialien aufweisen. Es versteht sich, dass die Gatemetalle 356a-b jeweils irgendwelche von anderen Arten von Leitermaterialien aufweisen können, während sie im Umfang der vorliegenden Offenbarung verbleiben. Die Gatemetalle 356a-b können unter Verwendung jedes geeigneten Verfahrens einschließlich beispielsweise CVD abgeschieden werden.
  • Obwohl die Gatemetalle 356a-b in 22 jeweils als eine zweidimensionale Struktur gezeigt sind, ist es offensichtlich, dass die Gatemetalle 356a-b jeweils als eine dreidimensionale Struktur gebildet sind. Die Gatemetalle 356a-b können speziell jeweils eine Anzahl an Gatemetallprofilen aufweisen, die voneinander entlang der Z-Richtung beabstandet sind. Jedes der Gatemetallprofile kann sich nicht nur entlang einer Horizontalebene (z. B. der Ebene, die sich durch die X-Richtung und die Y-Richtung ausdehnt) erstrecken, sondern auch entlang einer vertikalen Richtung (z. B. der Z-Richtung). Als solches können zwei benachbarte der Gatemetallprofile aneinander angrenzen, sodass sie sich um ein entsprechendes Nanoplättchen hüllen, wobei ein Gatedielektrikum dazwischen angeordnet ist.
  • In 22 kann das Gatemetall 356b beispielsweise eine Anzahl an Gatemetallprofilen aufweisen. Zwei benachbarte der Gatemetallprofile können aneinander angrenzen, sodass sie sich um die Nanoplättchen 314a-d hüllen, wobei ein Abschnitt des Gatedielektrikums 354b dazwischen angeordnet ist. Bei einigen Ausführungsformen kann solch ein Gatemetallprofil zusammen mit dem entsprechenden Abschnitt des Gatedielektrikums, der mindestens teilweise um eines der Si-Nanoplättchen gehüllt ist, gemeinsam als Gatestapel bezeichnet werden. Der Gatestapel ist mit dem umhüllten Si-Nanoplättchen wirkend (z. B. das Leiten des Stroms in dem Nanoplättchen modulierend) verbunden. Der Gatestapel kann manchmal als Rundum-Gatestapel bezeichnet werden.
  • 23 veranschaulicht eine Querschnittansicht einer weiteren beispielhaften Speichervorrichtung 500. Gemäß einigen Ausführungsformen kann die Speichervorrichtung 500 ein Abschnitt einer Anti-Sicherungsspeicherzelle sein, die einen Programmiertransistor und mehrere Lesetransistoren aufweist, wie z. B. die Speicherzelle 200. Die Speichervorrichtung 500 ist im Wesentlichen der Speichervorrichtung 300 ähnlich, außer dass die Speichervorrichtung 500 einen zusätzlichen Lesetransistor aufweist. Daher sollen sich die folgenden Beschreibungen auf den Unterschied zwischen den Speichervorrichtungen 300 und 500 konzentrieren.
  • Wie gezeigt, weist die Speichervorrichtung 500 einen Programmiertransistor 502, ein ersten Lesetransistor 504 und einen zweiten Lesetransistor 506 auf, die auf einem Substrat 508 gebildet sind. Der Programmiertransistor 502 ist als ein finnenbasierter Transistor gebildet und die Lesetransistoren 504 und 506 sind jeweils als ein Nanoplättchentransistor gebildet. Der Programmiertransistor 502 weist beispielsweise auf: eine finnenbasierte Struktur 509, die sich von dem Substrat 508 erstreckt, eine Gatestruktur 510, welche die finnenbasierte Struktur 509 überspannt, Drain/Source-Regionen 512 und 514, die auf entsprechenden Seiten der finnenbasierten Struktur 509 gebildet sind; der Lesetransistor 504 weist auf: eine Anzahl an Nanoplättchen 516, die vertikal voneinander beabstandet sind, eine Gatestruktur 518, die um jedes von den Nanoplättchen 516 gehüllt ist, die Drain/Source-Regionen 514 und 520, die auf entsprechenden Seiten der Nanoplättchen 516 gebildet sind; und der Lesetransistor 506 weist auf: eine Anzahl an Nanoplättchen 522, die vertikal voneinander beabstandet sind, eine Gatestruktur 524, die um jedes von den Nanoplättchen 522 gehüllt ist, die Drain/Source-Regionen 520 und 526, die auf entsprechenden Seiten der Nanoplättchen 522 gebildet sind. Der Lesetransistor 504 kann ferner eine Anzahl an inneren Abstandselementen 517 aufweisen, die zwischen einem Abschnitt der Gatestruktur 518 und der Drain/Source-Region 514 und zwischen dem Abschnitt der Gatestruktur 518 und der Drain/Source-Region 520 angeordnet sind. Der Lesetransistor 506 kann ferner eine Anzahl an inneren Abstandselementen 523 aufweisen, die zwischen einem Abschnitt der Gatestruktur 524 und der Drain/Source-Region 520 und zwischen dem Abschnitt der Gatestruktur 524 und der Drain/Source-Region 526 angeordnet sind. Die Transistoren 502 bis 506 können mindestens teilweise in einem ILD-Material 530 eingebettet sein.
  • Bei einigen Ausführungsformen kann die finnenbasierte Struktur 509 des Programmiertransistors 502 eine erste Kristallgitterrichtung aufweisen und die entsprechenden Nanoplättchen 516 und 522 der Lesetransistoren 504 und 506 können eine zweite unterschiedliche Kristallgitterrichtung aufweisen. Beispielsweise weist die finnenbasierte Struktur 509 eine {110} Kristallgitterrichtung auf und die Nanoplättchen 516 und 522 weisen eine {100} Kristallgitterrichtung auf. Speziell können die Seitenwände 408a der finnenbasierten Struktur 509 durch eine Kristallebene {110} gekennzeichnet sein, die obere Grenze und die untere Grenze (z. B. 516a, 516b) von jedem der Nanoplättchen 516 können durch eine Kristallebene {100} gekennzeichnet sein und die obere Grenze und die untere Grenze (z. B. 522a, 522b) von jedem der Nanoplättchen 522 können durch die gleiche Kristallebene {100} gekennzeichnet sein.
  • Bei einem Aspekt der vorliegenden Offenbarung wird eine Halbleitervorrichtung offenbart. Die Halbleitervorrichtung weist eine auf einem Substrat gebildete finnenbasierte Struktur auf. Die Halbleitervorrichtung weist mehrere erste Nanoplättchen auf, die vertikal voneinander beabstandet und auf dem Substrat gebildet sind. Die Halbleitervorrichtung weist eine erste Source/Drain-Region (S/D-Region) auf, die mit einem ersten Ende der finnenbasierten Struktur elektrisch gekoppelt ist. Die Halbleitervorrichtung weist eine zweite S/D-Region auf, die mit beiden von einem zweiten Ende der finnenbasierten Struktur und einem ersten Ende der mehreren ersten Nanoplättchen elektrisch gekoppelt ist. Die Halbleitervorrichtung weist eine dritte S/D-Region auf, die mit einem zweiten Ende der mehreren ersten Nanoplättchen elektrisch gekoppelt ist. Die finnenbasierte Struktur weist eine erste Kristallgitterrichtung auf und die mehreren ersten Nanoplättchen weisen eine zweite Kristallgitterrichtung auf, die sich von der ersten Kristallgitterrichtung unterscheidet.
  • Bei einem weiteren Aspekt der vorliegenden Offenbarung wird eine Halbleitervorrichtung offenbart. Die Halbleitervorrichtung weist auf. Die Halbleitervorrichtung weist eine auf einem Substrat gebildete finnenbasierte Struktur auf. Die finnenbasierte Struktur erstreckt sich entlang einer ersten Richtung. Die Halbleitervorrichtung weist ein oder mehrere auf dem Substrat angeordnete erste Nanoplättchen auf. Jedes von dem einen oder den mehreren ersten Nanoplättchen ist voneinander entlang einer zweiten Richtung senkrecht zur ersten Richtung beabstandet. Die Halbleitervorrichtung weist eine erste Source/Drain-Region (S/D-Region), die zwischen der finnenbasierten Struktur und dem einen oder den mehreren ersten Nanoplättchen entlang der ersten Richtung angeordnet ist. Seitenwände der finnenbasierten Struktur weisen jeweils eine erste Kristallebenenrichtung entlang einer dritten Richtung senkrecht zur ersten Richtung und der zweiten Richtung auf und eine obere Grenze und eine untere Grenze von jedem der ersten Nanoplättchen weist eine zweite unterschiedliche Kristallebenenrichtung auf.
  • Bei noch einem weiteren Aspekt der vorliegenden Offenbarung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung offenbart. Das Verfahren umfasst das Bilden einer finnenbasierten Struktur, die sich von einer oberen Grenze eines Substrats erstreckt, wobei die finnenbasierte Struktur aus einem ersten Halbleitermaterial hergestellt ist. Das Verfahren umfasst das Bilden einer nanoplättchenbasierten Struktur, die von der oberen Grenze des Substrats vorsteht. Die nanoplättchenbasierte Struktur weist ein oder mehrere erste Nanoplättchen, die aus einem zweiten Halbleitermaterial hergestellt sind, und ein oder mehrere zweite Nanoplättchen, die aus dem ersten Halbleitermaterial hergestellt sind, auf, wobei das eine oder die mehreren ersten Nanoplättchen und das eine oder die mehreren zweiten Nanoplättchen abwechselnd zueinander angeordnet sind. Das Verfahren umfasst das epitaktische Wachsen einer ersten Source/Drain-Region (S/D-Region), einer zweiten S/D-Region und einer dritten S/D-Region. Die erste S/D-Region ist zwischen der finnenbasierten Struktur und der nanoplättchenbasierten Struktur angeordnet, die zweite S/D-Region ist gegenüber der finnenbasierten Struktur von der ersten S/D-Region angeordnet und die dritte S/D-Region ist gegenüber der nanoplättchenbasierten Struktur von der ersten S/D-Region angeordnet.

Claims (17)

  1. Halbleitervorrichtung (300) aufweisend eine finnenbasierte Struktur (312), die auf einem Substrat (306) gebildet ist; mehrere erste Nanoplättchen (314a-d), die vertikal voneinander beabstandet sind und auf dem Substrat (306) gebildet sind; eine erste S/D-Region (316), die mit einem ersten Ende der finnenbasierten Struktur (312) gekoppelt ist; eine zweite S/D-Region (318), die sowohl mit einem zweiten Ende der finnenbasierten Struktur (312) und als auch mit einem ersten Ende der mehreren ersten Nanoplättchen (314a-d) gekoppelt ist; und eine dritte S/D-Region (320), die mit einem zweiten Ende der mehreren ersten Nanoplättchen (314a-d) gekoppelt ist; wobei die finnenbasierte Struktur (312) eine erste Kristallgitterrichtung aufweist und die mehreren ersten Nanoplättchen (314a-d) eine zweite Kristallgitterrichtung aufweisen, die von der zweiten Kristallgitterrichtung verschieden ist, wobei die finnenbasierte Struktur (312), die erste S/D-Region (316) und die zweite S/D-Region (318) als mindestens ein Abschnitt eines Programmiertransistors (302) einer Anti-Sicherungsspeicherzelle eingerichtet sind, wobei die mehreren ersten Nanoplättchen (314), die zweite S/D-Region (318) und die dritte S/D-Region (320) als mindestens ein Abschnitt eines Lesetransistors (304) der Anti-Sicherungsspeicherzelle eingerichtet sind.
  2. Halbleitervorrichtung (300) nach Anspruch 1, wobei die erste Kristallgitterrichtung eine <110>-Kristallgitterrichtung aufweist, wobei die zweite, hiervon verschiedene Kristallgitterrichtung eine [100]-Kristallgitterrichtung aufweist.
  3. Halbleitervorrichtung (300) nach Anspruch 1, wobei die erste Kristallgitterrichtung mindestens eine der folgenden Kristallgitterrichtungen aufweist: [110], [101], [011], [1̅10], [11̅0], [1̅01], [101̅], [011̅] oder [011], wobei die zweite, hiervon verschiedene Kristallgitterrichtung mindestens eine der folgenden Kristallgitterrichtungen aufweist: [100], [010], [001], [1̅00], [01̅0] oder [001̅].
  4. Halbleitervorrichtung (300) nach Anspruch 1, wobei Seitenwände (312a) der finnenbasierten Struktur (312) jeweils eine Kristallebene {110} aufweisen, wobei eine obere Grenze (314a2, 314b2, 314c2, 314d2) jedes der mehreren ersten Nanoplättchen (314) eine {100}-Kristallebene aufweist.
  5. Halbleitervorrichtung (300) nach Anspruch 1, wobei der Lesetransistor (304) mit dem Programmiertransistor (302) über die zweite geteilte S/D-Region (318) elektrisch in Reihe gekoppelt ist.
  6. Halbleitervorrichtung (300) nach einem der vorstehenden Ansprüche, ferner aufweisend: mehrere zweite Nanoplättchen (314a-d), die vertikal voneinander beabstandet und auf dem Substrat (306) gebildet sind, wobei die dritte S/D-Region (320) mit einem ersten Ende der mehreren zweiten Nanoplättchen (314a-d) gekoppelt ist; eine vierte S/D-Region, die mit einem zweiten Ende der mehreren zweiten Nanoplättchen (314a-d) elektrisch gekoppelt ist, wobei die mehreren zweiten Nanoplättchen (314a-d) die zweite Kristallgitterrichtung aufweisen.
  7. Halbleitervorrichtung (300) nach Anspruch 6, wobei Seitenwände (312a) der finnenbasierten Struktur (312) jeweils eine {110}-Kristallebene aufweisen, wobei eine obere Grenze (314a2, 314b2, 314c2, 314d2) jedes der mehreren ersten und zweiten Nanoplättchen (314a-d) eine {100}-Kristallebene aufweist.
  8. Halbleitervorrichtung (300) nach Anspruch 6 oder 7, wobei die mehreren zweiten Nanoplättchen, die dritte S/D-Region (320) und die vierte S/D-Region als mindestens ein Abschnitt eines zweiten Lesetransistors (206G) der Anti-Sicherungsspeicherzelle eingerichtet sind.
  9. Halbleitervorrichtung (300) nach einem der vorstehenden Ansprüche, ferner aufweisend: mehrere Rundum-Gatestapel, die mit den mehreren ersten Nanoplättchen (314a-d) wirkverbunden sind, wobei jeder der mehreren Gatestapel ein Metallgate (356b) und ein Gatedielektrikum (354b) aufweist.
  10. Halbleitervorrichtung (300) aufweisend: eine finnenbasierte Struktur (312), die auf einem Substrat (306) gebildet ist, wobei sich die finnenbasierte Struktur (312) entlang einer ersten Richtung erstreckt; ein Nanoplättchen (314a-d), das auf dem Substrat (306) angeordnet ist, oder mehrere erste Nanoplättchen (314a-d), die auf dem Substrat (306) angeordnet sind und entlang einer zweiten Richtung voneinander beabstandet sind, wobei die zweite Richtung senkrecht zur ersten Richtung ist; und eine erste S/D-Region (318), die zwischen der finnenbasierten Struktur (312) und dem einen ersten Nanoplättchen (314a-314d) oder den mehreren ersten Nanoplättchen (314a-d) entlang der ersten Richtung angeordnet ist; wobei Seitenwände (312a) der finnenbasierten Struktur (312) eine jeweilige erste Kristallebenenrichtung entlang einer dritten Richtung senkrecht zur ersten Richtung und der zweiten Richtung aufweisen, wobei eine obere Grenze (314a2, 314b2, 314c2, 314d2) und eine untere Grenze (314a1, 314b1, 314c1, 314d1) jedes der ersten Nanoplättchen (314a-d) eine zweite hiervon verschiedene Kristallebenenrichtung aufweisen, eine zweite S/D-Region (320), die auf einer der ersten S/D-Region (318) gegenüberliegenden Seite der finnenbasierten Struktur (312) angeordnet ist; und eine dritte S/D-Region, die auf einer der ersten S/D-Region (318) gegenüberliegenden Seite des einen ersten Nanoplättchens (314a-d) oder der mehreren ersten Nanoplättchen angeordnet (314a-d) ist, wobei die finnenbasierte Struktur (312), die erste S/D-Region (318) und die zweite S/D-Region (320) als mindestens ein Abschnitt eines Programmiertransistors (302) einer Anti-Sicherungsspeicherzelle eingerichtet sind, wobei das eine oder die mehreren ersten Nanoplättchen (314a-d), die erste S/D-Region (318) und die dritte S/D-Region als mindestens ein Abschnitt eines Lesetransistors (304) der Anti-Sicherungsspeicherzelle eingerichtet sind.
  11. Halbleitervorrichtung (300) nach Anspruch 10, wobei die erste Kristallebenenrichtung (110) aufweist, wobei die zweite, hiervon verschiedene Kristallebenenrichtung (100) aufweist.
  12. Halbleitervorrichtung (300) nach Anspruch 10, wobei der Programmiertransistor (302) über die erste S/D-Region (318) mit dem Lesetransistor (304) elektrisch gekoppelt ist.
  13. Halbleitervorrichtung (300) nach einem der vorstehenden Ansprüche 10 bis 12, ferner aufweisend: ein zweites Nanoplättchen, das auf dem Substrat (306) angeordnet ist, oder mehrere zweite Nanoplättchen, die auf dem Substrat (306) angeordnet sind und voneinander beabstandet entlang der zweiten Richtung angeordnet sind, wobei die dritte S/D-Region zwischen dem einen oder den mehreren zweiten Nanoplättchen und dem einen oder den mehreren ersten Nanoplättchen (314a-d) entlang der ersten Richtung angeordnet ist; und eine vierte S/D-Region, die auf einer der dritten S/D-Region gegenüberliegenden Seite des einen oder der mehreren zweiten Nanoplättchen angeordnet ist.
  14. Halbleitervorrichtung (300) nach Anspruch 13, wobei das eine oder die mehreren zweiten Nanoplättchen, die dritte S/D-Region und die vierte S/D-Region als mindestens ein Abschnitt eines zweiten Lesetransistors (304) der Anti-Sicherungsspeicherzelle eingerichtet sind.
  15. Halbleitervorrichtung (300) nach Anspruch 14, wobei der Programmiertransistor (302) über die erste S/D-Region (318) mit dem ersten Lesetransistor (304) elektrisch gekoppelt ist, wobei der erste Lesetransistor (304) über die dritte S/D-Region mit dem zweiten Lesetransistor (304) elektrisch gekoppelt ist.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung (300), umfassend: Bilden einer finnenbasierten Struktur (312), die sich von einer oberen Grenze eines Substrats (306) erstreckt, wobei die finnenbasierte Struktur (312) aus einem ersten Halbleitermaterial hergestellt ist; Bilden einer nanoplättchenbasierten Struktur, die von der oberen Grenze des Substrats (306) vorsteht, wobei die nanoplättchenbasierte Struktur ein oder mehrere erste Nanoplättchen (314a-d), die aus einem zweiten Halbleitermaterial hergestellt sind, und ein oder mehrere zweite Nanoplättchen aufweist, die aus dem ersten Halbleitermaterial hergestellt sind, wobei das eine oder die mehreren ersten Nanoplättchen (314a-d) und das eine oder die mehreren zweiten Nanoplättchen abwechselnd angeordnet sind; und epitaktisch Wachsen einer ersten S/D-Region (318), einer zweiten S/D-Region (320) und einer dritten S/D-Region, wobei die erste S/D-Region (318) zwischen der finnenbasierten Struktur (312) und der nanoplättchenbasierten Struktur angeordnet ist, die zweite S/D-Region (320) auf einer der ersten S/D-Region (318) gegenüberliegenden Seite der finnenbasierten Struktur (312) angeordnet ist und die dritte S/D-Region auf einer der ersten S/D-Region (318) gegenüberliegenden Seite der nanoplättchenbasierten Struktur angeordnet ist, wobei die finnenbasierte Struktur (312), die erste S/D-Region (318) und die zweite S/D-Region (320) als mindestens ein Abschnitt eines Programmiertransistors (302) einer Anti-Sicherungsspeicherzelle eingerichtet sind, wobei das eine oder die mehreren ersten Nanoplättchen (314a-d), die erste S/D-Region (318) und die dritte S/D-Region als mindestens ein Abschnitt eines Lesetransistors (304) der Anti-Sicherungsspeicherzelle eingerichtet sind.
  17. Verfahren nach Anspruch 16, wobei Seitenwände (312a) der finnenbasierten Struktur (312) jeweils eine {110}-Kristallebene aufweisen, wobei eine obere Grenze (314a2, 314b2, 314c2, 314d2) und eine untere Grenze (314a1, 314b1, 314c1, 314d1) des einen ersten Nanoplättchens (314a-d) oder jedes der mehreren ersten Nanoplättchen (314a-d) eine {100}-Kristallebene aufweist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US11996837B2 (en) 2021-08-20 2024-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005022637A1 (ja) * 2003-08-28 2007-11-01 日本電気株式会社 フィン型電界効果トランジスタを有する半導体装置
US20090289304A1 (en) * 2006-04-07 2009-11-26 Koninklijke Philips Electronics Nv Co-integration of multi-gate fet with other fet devices in cmos technology
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
KR102379701B1 (ko) 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US10276572B2 (en) 2015-11-05 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102481480B1 (ko) * 2015-11-13 2022-12-26 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102434993B1 (ko) 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US9773792B1 (en) * 2016-03-25 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. One-time programming cell
US10867866B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US11756996B2 (en) 2018-04-20 2023-09-12 International Business Machines Corporation Formation of wrap-around-contact for gate-all-around nanosheet FET
US10332881B1 (en) * 2018-08-17 2019-06-25 Qualcomm Incorporated Integrating a gate-all-around (GAA) field-effect transistor(s) (FET(S)) and a finFET(s) on a common substrate of a semiconductor die
US10950609B2 (en) * 2019-07-15 2021-03-16 Qualcomm Incorporated Gate-all-around (GAA) and fin field-effect transistor (FinFet) hybrid static random-access memory (SRAM)

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur

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