DE112018004626T5 - Nanoblatttransistoren mit verschiedenen gatedielektrika undaustrittsarbeitsmetallen - Google Patents

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Abstract

Halbleitereinheiten und Verfahren zur Herstellung davon weisen ein Strukturieren eines Schichtstapels auf, der Kanalschichten, erste Opferschichten zwischen den Kanalschichten und zweite Opferschichten zwischen den Kanalschichten und den ersten Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden. Die ersten Opferschichten werden aus einem Material gebildet, das eine gleiche Gitterkonstante wie ein Material der ersten Opferschichten aufweist, und die zweiten Opferschichten werden aus einem Material gebildet, das eine Gitterfehlpassung mit dem Material der ersten Opferschichten aufweist. Source- und Drainbereiche werden an Seitenwänden der Kanalschichten in dem einen oder den mehreren Einheiten-Bereichen gebildet. Die ersten und die zweiten Opferschichten werden weggeätzt, um die Kanalschichten an den Source- und Drainbereichen aufgehängt zurückzulassen. Ein Gatestapel wird auf den Kanalschichten abgeschieden.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitereinheiten, insbesondere Feld-Nanodraht- und Nanoblatt-Feldeffekttransistoren mit einem Abstand zwischen Kanalschichten, der größer als eine kritische Dicke eines Opfermaterials ist.
  • Stand der Technik
  • Nanodraht- und Nanoblatttransistoreinheiten können unter Verwendung von Silicium-Germanium als Opferschicht, die zwischen Siliciumschichten angeordnet ist, hergestellt werden. Aufgrund der Gitterfehlpassung zwischen Silicium-Germanium-Kristallen und Siliciumkristallen entsteht jedoch Spannung in den Silicium-Germanium-Opferschichten. Wenn die Silicium-Germanium-Schichten mit einer Dicke gebildet werden, die größer als eine kritische Dicke ist, entstehen in dem Stapel Defekte, wie z.B. Versetzungen.
  • Beispielsweise beträgt in Silicium-Germanium mit einer Germaniumkonzentration von etwa 35 % die kritische Dicke etwa 8 nm. Da der Abstand zwischen benachbarten Silicium-Kanalschichten durch die Silicium-Germanium-Dicke bestimmt ist, beschränkt die kleine kritische Dicke den Silicium-Kanalabstand. Dies kann das Strukturieren von Gate-Austrittsarbeitsmetallen und das Herstellen von Transistoren mit dickem Gateoxid erschweren. Das dicke Oxid-Gatedielektrikum klemmt die schmale Lücke zwischen Siliciumkanälen ab und lässt keinen Raum für ein Gate-Austrittsarbeitsmetall. Sogar bei dünneren Gatedielektrika ist es oft von Vorteil, über verschiedene Austrittsarbeitsmetalle für verschiedene Arten von Transistor zu verfügen. Das Entfernen des Austrittsarbeitsmetalls aus der schmalen Lücke zwischen Kanälen kann eine aggressivere Ätzung erforderlich machen, die eine unerwünschte Hinterschneidung zwischen benachbarten Transistoren erzeugen kann.
  • KURZDARSTELLUNG
  • Ein Verfahren zur Herstellung davon weist Strukturierung eines Schichtstapels auf, der Kanalschichten, erste Opferschichten zwischen den Kanalschichten und zweite Opferschichten zwischen den Kanalschichten und den ersten Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden. Die ersten Opferschichten werden aus einem Material gebildet, das eine gleiche Gitterkonstante wie ein Material der ersten Opferschichten aufweist, und die zweiten Opferschichten werden aus einem Material gebildet, das eine Gitterfehlpassung mit dem Material der ersten Opferschichten aufweist. An Seitenwänden der Kanalschichten in einem oder mehreren Einheiten-Bereichen werden Source- und Drain-Bereiche gebildet. Die ersten und zweiten Opferschichten werden weggeätzt, um die Kanalschichten an den Source- und Drain-Bereichen aufgehängt zurückzulassen. Auf den Kanalschichten wird ein Gatestapel aufgebracht.
  • Ein Verfahren zur Herstellung einer Halbleitereinheit weist Strukturieren eines Schichtstapels auf, der Silicium-Kanalschichten, dotiertes-Silicium-Opferschichten zwischen den Kanalschichten und Silicium-Germanium-Opferschichten zwischen den Silicium-Kanalschichten und den dotiertes-Silicium-Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden. Die Kanalschichten weisen einen Vertikalabstand von größer als etwa 8 nm auf. An Seitenwänden der Kanalschichten in einem oder mehreren Einheiten-Bereichen werden Source- und Drain-Bereiche gebildet. Die ersten und zweiten Opferschichten werden weggeätzt, um die Kanalschichten an den Source- und Drain-Bereichen aufgehängt zurückzulassen. Auf den Kanalschichten wird ein Oxid-Gatedielektrikum gebildet, wobei das Oxid-Gatedielektrikum eine Dicke von zwischen etwa 2 nm und etwa 5 nm aufweist. Auf dem Oxid-Gatedielektrikum wird ein Gateleiter aufgebracht.
  • Diese und andere Merkmale und Vorteile werden aus der nachstehenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist, deutlich werden.
  • Figurenliste
  • In der nachstehenden Beschreibung werden Einzelheiten von bevorzugten Ausführungsformen mit Bezug auf die folgenden Figuren gegeben, wobei:
    • 1 eine Querschnittsdarstellung eines Schritts der Herstellung von Feldeffekttransistoren (FETs) mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten bei einer Ausführungsform der vorliegenden Erfindung ist;
    • 2 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Strukturierung von Einheiten-Bereichen bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 3 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Herstellung von inneren Abstandshaltern bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 4 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Herstellung von Source- und Drain-Bereichen bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 5 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Herstellung eines Zwischenschichtdielektrikums bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 6 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die das Entfernen einer Pseudogatestruktur bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 7 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die das Entfernen von Opferschichten bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 8 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Herstellung eines Gatestapels bei einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 9 eine Querschnittsdarstellung eines Schritts der Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten ist, die die Herstellung eines Gatestapels bei einer Ausführungsform der vorliegenden Erfindung zeigt; und
    • 10 ein Block-/Flussdiagramm eines Verfahrens zur Herstellung von FETs mit einem großen Abstand zwischen vertikal gestapelten Kanalschichten bei einer Ausführungsform der vorliegenden Erfindung ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen der vorliegenden Erfindung verwendet mehrere Opferschichten, die jeweils Ätzselektivität gegenüber dem Kanalmaterial aufweisen, um Opferschichten mit einer beliebigen geeigneten Dicke zu bilden. Dies verleiht den vorliegenden Ausführungsformen die Eignung, dicke Oxid-Gatedielektrika zu bilden und Austrittsarbeitsmetalle wie benötigt zu strukturieren.
  • Bei einer beispielhaften Ausführungsform wird eine Opferschicht aus einer Mehrfachschicht aus z.B. einer ersten Schicht aus Silicium-Germanium, einer mittleren Schicht aus dotiertem Silicium und einer zweiten Schicht aus Silicium-Germanium gebildet. Die Silicium-Germanium-Schichten verhindern, dass Dotierstoffe aus der dotierten Siliciumschicht in die benachbarten Kanalschichten auslaugen. Jede konstituierende Schicht der Opfer-Mehrfachschicht kann selektiv gegenüber dem Kanalmaterial geätzt werden.
  • 1 zeigt eine Querschnittsdarstellung eines Schritts der Herstellung von Nanoblatt-Feldeffekttransistoren (FETs). Ein Stapel von Halbleiterschichten wird auf einem Halbleitersubstrat 102 gebildet. Das Halbleitersubstrat 102 kann ein massives Halbleitersubstrat sein. Bei einem Beispiel kann das massive Halbleitersubstrat ein siliciumhaltiges Material sein. Zu veranschaulichenden Beispielen von siliciumhaltigen Materialien, die für das massive Halbleitersubstrat geeignet sind, gehören, ohne darauf beschränkt zu sein, Silicium, Silicium-Germanium, Silicium-Germanium-Carbid, Siliciumcarbid, epitaktisches Silicium und Mehrfachschichten davon. Obwohl Silicium das bei der Waferherstellung vorwiegend verwendete Halbleitermaterial ist, können auch andere Halbleitermaterialien verwendet werden, wie z.B., aber nicht darauf beschränkt, Germanium, Galliumarsenid, Indiumgalliumarsenid, Indiumphosphid, Galliumnitrid, Cadmiumtellurid und Zinkselenid. Obwohl in den vorliegenden Figuren nicht dargestellt, kann das Halbleitersubstrat 102 auch ein Halbleiter-auf-Isolator(SOI)-Substrat sein.
  • Der Schichtstapel wird aus drei verschiedenen Zusammensetzungen gebildet. Es wird spezifisch in Betracht gezogen, dass ein erster Satz von Schichten 104 aus einem Halbleiter-Kanalmaterial gebildet werden kann. Es wird spezifisch in Betracht gezogen, dass der erste Satz von Schichten 104 aus Silicium gebildet werden kann, es ist aber zu beachten, dass stattdessen auch andere geeignete Halbleitermaterialien mit geeigneten Ätzselektivitäten verwendet werden können.
  • Ein zweiter Satz von Schichten 106 kann aus einem ersten Opfermaterial zwischen dem ersten Satz von Schichten 104 gebildet werden. Es wird spezifisch in Betracht gezogen, dass der zweite Satz von Schichten 106 aus Silicium-Germanium oder kohlenstoffdotiertem Silicium-Germanium mit einer Germaniumkonzentration von etwa 35 % und einer Kohlenstoffkonzentration von etwa 1 % gebildet werden kann, es ist aber zu beachten, dass stattdessen auch andere Konzentrationen und andere geeignete Opfermaterialien verwendet werden können. Es ist zu beachten, dass der Unterschied der Gitterkonstanten zwischen Silicium und Silicium-Germanium mit einer Germaniumkonzentration von 35 % größer als 1 % ist.
  • Ein dritter Satz von Schichten 108 kann aus einem zweiten Opfermaterial zwischen dem zweiten Satz von Schichten 106 gebildet werden. Es wird spezifisch in Betracht gezogen, dass der dritte Satz von Schichten 108 aus einem phosphordotierten oder arsendotierten Silicium gebildet wird, es ist aber zu beachten, dass stattdessen auch andere geeignete Opfermaterialien verwendet werden können und dass insbesondere n-Typ-Dotierstoffe verwendet werden können. Die Schichten des Stapels werden der Reihe nach von unten nach oben in einer Struktur ABACABAC... aufgebracht, wobei A für den zweiten Satz von Schichten 106 steht, B für den dritten Satz von Schichten 108 steht und C für den ersten Satz von Schichten 104 steht.
  • Die Zusammensetzungen des zweiten Satzes von Schichten 106 und des dritten Satzes von Schichten 108 werden ausgewählt, um Ätzselektivität gegenüber dem ersten Satz von Schichten 104 zu verleihen. Wie hierin verwendet, bezeichnet der Begriff „selektiv“ im Zusammenhang mit einem Materialentfernungsverfahren, dass die Materialentfernungsrate für ein erstes Material höher als die Materialentfernungsrate für wenigstens ein anderes Material der Struktur ist, an die das Materialentfernungsverfahren angewendet wird. Somit können die Opfermaterialien des zweiten Satzes von Schichten 106 und des dritten Satzes von Schichten 108 aus zwischen den Kanalmaterialschichten des ersten Satzes von Schichten 104 entfernt werden, ohne den ersten Satz von Schichten 104 wesentlich zu beschädigen. Die Zusammensetzung des zweiten Satzes von Schichten 106 wird spezifisch ausgewählt, um Diffusion von Dotierstoffen aus dem dritten Satz von Schichten 108 in den ersten Satz von Schichten 104 zu verhindern. Oft ist Silicium-Germanium für diesen Zweck ausreichend, kohlenstoffdotiertes Silicium-Germanium ist aber zum Verringern von Dotierstoffdiffusion überlegen und verhindert, dass Dotierstoffe aus der Opferschicht 108 in die Kanalschichten 104 diffundieren.
  • Durch die Verwendung des dritten Satzes von Schichten 108 zum Vergrößern der Opfermaterialdicke zwischen benachbarten Kanalschichten des ersten Satzes von Schichten 104 kann der Abstand zwischen Kanalschichten auf einen beliebigen Wert vergrößert werden, ohne die kritische Dicke in dem zweiten Satz von Schichten 106 zu überschreiten. Die Dicke des dritten Satzes von Schichten 108 kann zu jeder geeigneten Dicke gemacht werden, ohne wesentliche Spannung einzuführen, da die Gitterkonstanten zwischen 108 und 104 im Wesentlichen zusammenpassen, während die Dicke des zweiten Satzes von Schichten 106 unter der kritischen Dicke des Opfermaterials gehalten werden kann, um den zweiten Satz von Schichten 106 zu bilden. Bei einer Ausführungsform, bei der in dem zweiten Satz von Schichten 106 kohlenstoffdotiertes Silicium-Germanium verwendet wird, kann die Dicke des zweiten Satzes von Schichten 106 etwa drei Nanometer betragen, während die Dicken des ersten Satzes von Schichten 104 und des dritten Satzes von Schichten 108 eine beliebige geeignete Dicke sein kann.
  • Jede der Schichten kann durch epitaktisches Wachstum oder ein beliebiges anderes geeignetes Abscheidungsverfahren auf der vorangehenden Schicht gebildet werden. Bei dieser Stufe kann epitaktisches Wachstum mit vergleichsweise hoher Qualität durchgeführt werden, da jede vorangehende Schicht eine gute Keimschicht für das Wachstum der nächsten Schicht bereitstellt. Die Begriffe „epitaktisches Wachstum“ und „epitaktische Abscheidung“ bezeichnen das Wachstum eines Halbleitermaterials auf einer Abscheidungsoberfläche eines Halbleitermaterials, wobei das Halbleitermaterial, das aufgebracht wird, im Wesentlichen die gleichen kristallinen Merkmale wie das Halbleitermaterial der Abscheidungsoberfläche aufweist. Der Begriff „epitaktisches Material“ bezeichnet ein Material, das unter Verwendung von epitaktischem Wachstum gebildet ist. Bei manchen Ausführungsformen, wenn die chemischen Reaktanten beherrscht und die Systemparameter richtig eingestellt sind, treffen die Abscheidungsatome mit einer ausreichenden Energie auf die Abscheidungsoberfläche auf, um sich auf der Oberfläche zu bewegen und sich an der Kristallanordnung der Atome der Abscheidungsoberfläche auszurichten. Daher wird bei manchen Beispielen eine auf einer {100}-Kristallfläche abgeschiedene epitaktische Dünnschicht eine {100}-Orientierung annehmen.
  • Der dritte Satz von Schichten 108 kann durch ein derartiges epitaktisches Verfahren mit in-situ-Dotierung unter Verwendung eines n-Typ-Dotierstoffs gebildet werden. Es wird spezifisch in Betracht gezogen, dass n-Typ-Dotierstoffatome wenig Veränderung der Gitterkonstante von Silicium verursachen, aber jeder geeignete Dotierstoff verwendet werden kann, um die Wirkung der Bewahrung der Gitterkonstante des Halbleitermaterials in dem dritten Satz von Schichten 108 zu erzielen. Bei manchen Ausführungsformen beträgt der Unterschied der Gitterkonstanten zwischen dem dritten Satz von Schichten 108 und den Kanalschichten 104 weniger als etwa 0,3 %. Wie hierin verwendet, bezeichnet „n-Typ“ die Zugabe von Verunreinigungen, die freie Elektronen an einen intrinsischen Halbleiter liefern. Zu Beispielen von n-Typ-Dotierstoffen in einer siliciumhaltigen Schicht gehören, sind aber nicht darauf beschränkt, Antimon, Arsen und Phosphor.
  • 2 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung von Nanoblatt-FETs. Auf dem Schichtstapel wird ein Pseudogate-Stapel gebildet. Der Pseudogate-Stapel enthält ein Pseudogate 204 und einen Abstandshalter 206 an Pseudogate-Seitenwänden. Das Pseudogate 204 kann ein Pseudogate-Dielektrikum (z.B. Siliciumoxid) um den Nanoblattstapel, einen Pseudogate-Platzhalter (z.B. amorphes Silicium) um das Pseudogate-Dielektrikum und eine Pseudogate-Hartmaske (z.B. Siliciumnitrid) auf dem Pseudogate-Platzhalter aufweisen. Die Abstandshalter 206 können ein beliebiges dielektrisches Material aufweisen, einschließlich, aber nicht darauf beschränkt, Siliciumnitrid, Siliciumoxynitrid, Siliciumoxid, Silicoborcarbonitrid, Siliciumoxycarbonitrid, Siliciumoxycarbid, Siliciumcarbonitrid und jede geeignete Kombination dieser Materialien. Das Pseudogate 204 kann durch jedes geeignete Strukturierungsverfahren strukturiert werden, einschließlich, aber nicht darauf beschränkt, Lithographie mit nachfolgender richtungsabhängiger Ätzung (z.B. reaktives lonenätzen (RIE)), Seitenwand-Bildübertragung, selbstausgerichtete Doppel- oder Vierfachstrukturierung. Die Abstandshalter 206 können durch Abscheidung, gefolgt von RIE-Bearbeitung, gebildet werden.
  • Der Pseudogate-Stapel wird als Maske für die anisotrope Ätzung des Schichtstapels verwendet, um die Blattstapel 202 zu bilden. Die Blattstapel 202 werden in wenigstens zwei Bereichen gebildet, einschließlich eines ersten Bereichs 208 und eines zweiten Bereichs 210. Bei manchen Ausführungsformen wird der erste Bereich 208 verwendet, um einen ersten FET (z.B. einen n-Typ-FET) mit einem Typ von Austrittsarbeitsmetall zu bilden, während der zweite Bereich 210 verwendet wird, um einen zweiten FET (z.B. einen p-Typ-FET) mit einem zweiten Typ von Austrittsarbeitsmetall zu bilden. Bei manchen Ausführungsformen können der erste Bereich 208 und der zweite Bereich 210 den gleichen Typ von FET (z.B. beide sind n-Typ-FETs oder p-Typ-FETs) mit verschiedenen Austrittsarbeitsmetallen aufweisen. Bei anderen Ausführungsformen können der erste Bereich 208 und der zweite Bereich 210 verschiedene Typen von Gate-Dielektrika aufweisen und bei weiteren Ausführungsformen können sich der erste Bereich 208 und der zweite Bereich 210 sowohl in dem Austrittsarbeitsmetall als auch dem Gate-Dielektrikum unterscheiden. Der Blattstapel 202 kann jede geeignete Geometrie aufweisen, wobei die Breite der Blattstapel 202 die Endbreite der FET-Kanalbereiche bestimmt.
  • Bei einer Ausführungsform kann der Blattstapel 202 durch eine selektive RIE unter Verwendung des Pseudogate-Stapels als Maske gebildet werden. RIE ist eine Form des Plasmaätzens, bei der während des Ätzens die zu ätzende Oberfläche auf einer hochfrequenzgespeisten Elektrode angeordnet wird. Ferner wird während des RIE die zu ätzende Oberfläche an ein Potential gelegt, das die aus einem Plasma extrahierten Ätzspezies in Richtung zu der Oberfläche beschleunigt, in der die chemische Ätzreaktion in der Richtung normal zu der Oberfläche erfolgt. Zu anderen Beispielen von anisotropem Ätzen, die an diesem Punkt der vorliegenden Erfindung verwendet werden können, gehören Ionenstrahlätzen, Plasmaätzen und Laserablation.
  • Es ist zu beachten, dass die vorliegenden Ausführungsformen zwar spezifisch mit Bezug auf Nanoblätter beschrieben werden, die gleichen Grundgedanken aber auch auf die Herstellung von Nanodrahteinheiten zutreffen. Wie hierin verwendet, bezeichnet der Begriff „Nanoblatt“ eine Struktur mit einem Verhältnis ihrer Querschnittsbreite zu ihrer Querschnittshöhe von größer als etwa 2:1, während der Begriff „Nanodraht“ eine Struktur mit einem Verhältnis ihrer Querschnittsbreite zu ihrer Querschnittshöhe von kleiner als etwa 2:1 bezeichnet. Die Form des Blattstapels 202 bestimmt, ob eine „Nanoblattstruktur“ oder eine „Nanodrahtstruktur“ gebildet wird.
  • 3 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung eines Nanoblatt-FET. Der zweite und der dritte Satz von Schichten 106 und 108 werden unter Verwendung einer oder mehrerer selektiver isotroper Ätzungen relativ zu den ersten Schichten 104 zurückgesetzt. Bei einer spezifischen Ausführungsform entfernen die selektiven isotropen Ätzungen vorzugsweise Silicium-Germanium-Material und dotiertes Siliciummaterial und lassen Schichten aus undotiertem Silicium vergleichsweise unberührt.
  • Es wird spezifisch in Betracht gezogen, dass die Ätzungen des zweiten und des dritten Satzes von Schichten 106 und 108 chemische Nass- oder Trockenätzungen sein können. Die Ätzung des dritten Satzes von Schichten 108 kann z.B. eine Ätzung in einem Chlorgas bei einem Partialdruck von etwa 0,17 Torr in einem Temperaturbereich zwischen etwa 25 °C und etwa 90 °C einschließen. Wenn unter diesen Bedingungen ein n-Typ-dotiertes Siliciummaterial in dem dritten Satz von Schichten 108 verwendet wird und intrinsisches Silicium in dem ersten Satz von Schichten 104 verwendet wird, wird der dritte Satz von Schichten 108 mit einer Rate geätzt, die etwa 90-mal höher als die Ätzrate für den ersten Satz von Schichten 104 ist. Das Ätzen des zweiten Satzes von Schichten 106 kann unter Verwendung einer geeigneten Nassätzung durchgeführt werden, z.B. mit Wasserstoffperoxid mit Fluorwasserstoffsäure, Salpetersäure mit Fluorwasserstoffsäure oder Ammoniumhydroxid mit Wasserstoffperoxid. Es ist zu beachten, dass für das selektive Entfernen des Opfermaterials eine andere Ätzchemie erforderlich sein kann, wenn die Opfermaterialien anders ausgewählt sind als die oben beschriebenen.
  • Anschließend wird ein zusätzliches Abstandshaltermaterial 302 an den zurückgesetzten Enden des Satzes und der dritten Sätze der Schichten 106 und 108 in den Blattstapeln 202 gebildet. Dieses zusätzliche Abstandshaltermaterial 302 kann z.B. unter Verwendung eines konformen Abscheidungsverfahrens abgeschieden und anschließend isotrop oder anisotrop zurückgeätzt werden, um überschüssiges Abstandshaltermaterial an den vertikalen Seitenwänden der Nanoblattstapelstruktur und auf der Oberfläche des Halbleitersubstrats 102 zu entfernen, wobei das zusätzliche Abstandshaltermaterial 302 von dem darüber angeordneten Pseudogate-Stapel geschützt wird.
  • Das zusätzliche Abstandshaltermaterial 302 kann aus dem gleichen oder aus einem anderen Material als die Abstandshalterschicht 206 des Pseudogate-Stapels gebildet werden (z.B. Siliciumnitrid). Beispielsweise kann das eingebettete Abstandshaltermaterial 302 aus Siliciumnitrid, Silicoborcarbonitrid, Siliciumcarbonitrid, Siliciumcarbooxynitrid oder einem beliebigen anderen Typ von dielektrischem Material (z.B. einem dielektrischen Material mit einer Dielektrizitätskonstante k von kleiner als 5) gebildet werden, das für die Aufgabe, einen isolierenden Gate-Seitenwand-Abstandshalter von FET-Einheiten zu bilden, geeignet ist.
  • Bei einer Ausführungsform wird das dielektrische Material unter Verwendung eines hochgradig konformen Abscheidungsverfahrens, wie z.B. Atomschichtabscheidung (ALD), konform abgeschieden, um zu gewährleisten, dass der zurückgesetzte Bereich ausreichend mit dielektrischem Material gefüllt wird. Es können auch andere Abscheidungsverfahren, wie z.B. chemische Gasphasenabscheidung (CVD), verwendet werden, um eine hochgradig konforme Schicht von dielektrischem Material zum Füllen des zurückgesetzten Bereichs abzuscheiden. CVD ist ein Abscheidungsverfahren, bei dem eine abgeschiedene Spezies als Ergebnis einer chemischen Reaktion zwischen gasförmigen Reaktanden bei höher als Raumtemperatur (z.B. von etwa 25 °C, etwa 900 °C) gebildet wird. Das feste Produkt der Reaktion wird auf der Oberfläche abgeschieden, auf der ein Film, eine Beschichtung oder eine Schicht des festen Produkts gebildet werden soll. Zu Varianten des CVD-Verfahrens gehören, sind aber nicht darauf beschränkt, Atmosphärendruck-CVD (APCVD), Niederdruck-CVD (LPCVD), plasmaverstärkte CVD (PECVD) und metallorganische CVD (MOCVD), und auch Kombinationen davon können eingesetzt werden. Bei alternativen Ausführungsformen, die ALD einsetzen, reagieren chemische Vorläuferverbindungen einzeln mit der Oberfläche eines Materials, um eine dünne Schicht auf der Oberfläche abzuscheiden.
  • 4 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung eines Nanoblatt-FET. Source- und Drainbereiche 402 werden in Kontakt mit den Enden der Schichten des ersten Materials 104 gebildet. Bei einer Ausführungsform können die Source- und Drainbereiche 402 epitaktisch auf diesen Oberflächen aufgewachsen und in situ mit einem Leitfähigkeitstyp, der für den Typ der hergestellten Einheit geeignet ist, dotiert werden.
  • Wie hierin verwendet, bezeichnet der Begriff „Leitfähigkeitstyp“ einen Bereich von Dotierstoffen, der vom p-Typ oder n-Typ ist. Wie hierin verwendet, bezeichnet „p-Typ“ die Zugabe von Verunreinigungen zu einem intrinsischen Halbleiter, die einen Mangel an Valenzelektronen erzeugen. Für ein siliciumhaltiges Substrat gehören zu Beispielen von p-Typ-Dotierstoffen, d.h. Verunreinigungen, sind aber nicht darauf beschränkt: Bor, Aluminium, Gallium und Indium. Wie hierin verwendet, bezeichnet „n-Typ“ die Zugabe von Verunreinigungen, die freie Elektronen zu einem intrinsischen Halbleiter beitragen. Für ein siliciumhaltiges Substrat gehören zu Beispielen von n-Typ-Dotierstoffen, d.h. Verunreinigungen, sind aber nicht darauf beschränkt, Antimon, Arsen und Phosphor.
  • 5 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung eines Nanoblatt-FET. Ein dielektrisches Material oder eine Kombination von dielektrischen Materialien wird über und um die Bereiche 208 und 210 gebildet und anschließend unter Verwendung z.B. eines chemischmechanischen Planarisierungsverfahrens (CMP) auf die Ebene des Pseudogates 204 hinunterplanarisiert, um das Zwischenschichtdielektrikum 502 zu bilden. Bei manchen Ausführungsformen enthält das Zwischenschichtdielektrikum 502 Siliciumnitrid und Siliciumoxid.
  • 6 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung eines Nanoblatt-FET. Das Pseudogate 210 und die Pseudogate-Hartmaske 212 werden durch ein beliebiges geeignetes Ätzverfahren entfernt, um den darunterliegenden Blattstapel 202 freizulegen und eine Öffnung 602 zu bilden.
  • 7 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung eines Nanoblatt-FET. Das Material des dritten Satzes von Schichten 108 und des zweiten Satzes von Schichten 106 wird sowohl in dem ersten als auch dem zweiten Bereich 208 und 210 selektiv weggeätzt. Dies lässt Öffnungen 702 zwischen dem ersten Satz von Schichten 104 zurück. Es können die gleichen Ätzungen verwendet werden, die verwendet wurden, um den zweiten und den dritten Satz von Schichten 106 und 108 selektiv zurückzusetzen, um das Opfermaterial vollständig zu entfernen.
  • Ab diesem Punkt können verschiedene Arten von Einheiten gebildet werden. Insbesondere können Einheiten mit verschiedenen Gatedielektrika, verschiedenen Austrittsarbeitsmetallen oder beidem in dem ersten Bereich 208 und dem zweiten Bereich 210 gebildet werden. Nachstehend werden einige Beispiele dieser Ausführungsformen beschrieben.
  • 8 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung von FETs mit verschiedenen Gatedielektrika. Durch Maskieren eines Bereichs und dann des anderen wird eine Schicht von dickem dielektrischem Oxidmaterial 802 (mit einer Dicke von zwischen etwa 2 nm und etwa 5 nm) konform in dem ersten Bereich 208 abgeschieden, und ein dünnerer Bereich eines dielektrischen Materials mit hohem k-Wert 804 wird konform in dem zweiten Bereich 210 über den und um die Kanalschichten abgeschieden. Da die Kanalschichten 104 einen großen Abstand aufweisen, können wesentlich dickere dielektrische Schichten erhalten werden, wie z.B. die dicke dielektrische Oxidschicht 802, als sie auf andere Weise möglich wären.
  • Das dicke dielektrische Oxidmaterial wird nach dem Abscheiden strukturiert, um es aus dem zweiten Bereich 210 zu entfernen. Es ist zu beachten, dass das dielektrische Material mit hohem k-Wert 804, das viel dünner als die dicke dielektrische Oxidschicht 802 abgeschieden werden kann, strukturiert werden kann, um sie nur auf den zweiten Bereich 210 zu beschränken, bei manchen Ausführungsformen aber auch über beiden Bereichen 208 und 210 abgeschieden werden kann, ohne das Material mit hohem k-Wert aus dem Bereich, der das dicke Oxidmaterial 802 aufweist, zu entfernen. In beiden Bereichen wird ein Metallgate 806 abgeschieden. Bei manchen Ausführungsformen weist das Metallgate ein Austrittsarbeitsmetall auf. Bei manchen Ausführungsformen weist das Metallgate ein Austrittsarbeitsmetall, das über dem Gatedielektrikum mit hohem k-Wert liegt, und einen Gateleiter, der den Rest der Gateöffnung füllt, auf.
  • Es wird spezifisch in Betracht gezogen, dass die Schicht aus dickem dielektrischem Oxidmaterial 802 z.B. aus Siliciumdioxid gebildet werden kann, während die Schicht aus dielektrischem Material mit hohem k-Wert 804 aus einem beliebigen geeigneten dielektrischen Material mit einer Dielektrizitätskonstante, die größer ist als jene von Siliciumdioxid, gebildet werden kann, einschließlich z.B. Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliciumoxid, Zirkoniumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Das dielektrische Material mit hohem k-Wert kann ferner Dotierstoffe, wie z.B. Lanthan und Aluminium, enthalten. Als Alternative zum vollständigen Füllen der verbleibenden Lücke 702 mit Austrittsarbeitsmetall 806 kann bei manchen Ausführungsformen nur eine Schicht aus Austrittsarbeitsmetall abgeschieden und der Rest der Lücke 702 mit Wolfram oder einem anderen geeigneten Gateleiter gefüllt werden.
  • Es wird spezifisch in Betracht gezogen, dass ein geeignetes Austrittsarbeitsmaterial dem Typ der hergestellten Einheit entsprechend ausgewählt wird. Beispielsweise kann ein p-Typ-Austrittsarbeitsmetall verwendet werden, um eine p-Typ-Schwellenspannungsverschiebung in einem p-Typ-FET zu erzeugen, während ein n-Typ-Austrittsarbeitsmetall verwendet werden kann, um eine n-Typ-Schwellenspannungsverschiebung in einer n-Typ-Einheit zu erzeugen. Zu Beispielen von p-Typ-Austrittsarbeitsmetallen gehören Titannitrid, Titanaluminiumnitrid, Ruthenium, Platin, Molybdän, Cobalt und Kombinationen davon. Zu Beispielen von n-Typ-Austrittsarbeitsmetallen gehören Titan-Aluminium-Legierungen, Tantalnitrid, Titannitrid (abhängig von den Abscheidungsparametern), Hafniumnitrid und Hafniumsilicium.
  • 9 zeigt eine Querschnittsdarstellung einer Stufe der Herstellung von FETs mit verschiedenen Austrittsarbeitsmetallen. Bei dieser Ausführungsform wird der erste Bereich 208 verwendet, um einen n-Typ-FET herzustellen, während der zweite Bereich 210 verwendet wird, um einen p-Typ-FET herzustellen, jeweils mit anderen Austrittsarbeitsmetallen. In beiden Bereichen wird ein Gatedielektrikum 902 konform abgeschieden.
  • In dem ersten Bereich 208 wird ein erstes Austrittsarbeitsmetall 904 abgeschieden (z.B. bei diesem Beispiel ein n-Typ-Austrittsarbeitsmetall, obwohl bei anderen Ausführungsformen zuerst ein p-Typ-Austrittsarbeitsmetall abgeschieden werden könnte), während der zweite Bereich 210 maskiert ist. Anschließend wird ein zweites Austrittsarbeitsmetall 906 (bei diesem Beispiel ein p-Typ-Austrittsarbeitsmetall) über sowohl dem ersten Bereich 208 als auch dem zweiten Bereich 210 abgeschieden. Ein p-Typ-Austrittsarbeitsmetall, das auf diese Weise auf einem n-Typ-Austrittsarbeitsmetall abgeschieden wird, wird die Schwellenspannung des fertigen Transistors nicht beeinflussen. Wie oben beschrieben, kann das zweite Austrittsarbeitsmetall 906 die Lücke 702 abklemmen oder eine Füllung mit einem geeigneten Gateleiter kann wie gezeigt verwendet werden. Der vergleichsweise große Abstand zwischen benachbarten Kanalschichten 104 macht die Strukturierung des ersten Austrittsarbeitsmaterials einfacher und ermöglicht das Entfernen dieses Materials von z.B. dem zweiten Bereich 210.
  • Wie oben angemerkt, können diese beiden Ausführungsformen mit verschiedenen Austrittsarbeitsmetallen auf dicken Oxid-Gatedielektrika kombiniert werden. Der größere Abstand zwischen vertikal benachbarten Kanälen lässt eine wesentlich größere Freiheit für Ausführungsvariationen der Einheit als herkömmliche Einheiten.
  • Es ist zu beachten, dass Erscheinungsformen der vorliegenden Erfindung für eine gegebene veranschaulichende Architektur beschrieben werden; aber andere Architekturen, Strukturen, Substratmaterialien und Verfahrenselemente und -schritte innerhalb des Umfangs von Erscheinungsformen der vorliegenden Erfindung variiert werden können.
  • Ferner ist zu beachten, dass ein Element, wie z.B. eine Schicht, ein Bereich oder ein Substrat, das als „auf“ oder „über“ einem anderen Element angeordnet bezeichnet wird, direkt auf dem anderen Element angeordnet sein kann, aber auch dazwischenliegende Elemente vorhanden sein können. Wenn dagegen ein Element als „direkt auf“ oder „direkt über“ einem anderen Element angeordnet bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden. Ferner ist zu beachten, dass ein Element, das als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn ein Element dagegen als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Die vorliegenden Ausführungsformen können einen Bauplan für einen Chip einer integrierten Schaltung aufweisen, der in einer graphischen Computerprogrammiersprache erzeugt und in einem Computerspeichermedium (wie z.B. einer Platte, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte, wie z.B. einem Speicherzugriffsnetzwerk) gespeichert werden kann. Wenn der Planer keine Chips oder photolithographische Masken, die zur Herstellung von Chips verwendet werden, herstellt, kann der Planer den erhaltenen Bauplan durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Bauplan speichert) oder elektronisch (z.B. durch das Internet) direkt oder indirekt an entsprechende Einheiten übertragen. Der gespeicherte Bauplan wird dann in das geeignete Format (z.B. GDSII) für die Herstellung photolithographischer Masken umgewandelt, das gewöhnlich mehrere Kopien des entsprechenden Chipbauplans enthält, die auf einem Wafer gestaltet werden sollen. Die photolithographischen Masken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
  • Hierin beschriebene Verfahren können bei der Herstellung von Chips mit integrierten Schaltkreisen verwendet werden. Die erhaltenen Chips mit integrierten Schaltkreisen können von dem Hersteller in Rohwaferform (d.h. als einzelner Wafer, der mehrere unverpackte Chips aufweist), als unverpackte Halbleiterscheibe oder in einer verpackten Form ausgegeben werden. Im letztgenannten Fall ist der Chip in einer Einzelchipverpackung (wie z.B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrchipverpackung (wie z.B. einem keramischen Träger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist) angebracht. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten als Teil (a) eines Zwischenprodukts, wie z.B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes Produkt sein, das Chips mit integrierten Schaltkreisen enthält, von Spielzeugen und anderen Low-End-Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabeeinheit und einem Zentralprozessor.
  • Ferner ist zu beachten, dass Materialverbindungen in der Form von aufgelisteten Elementen, wie z.B. SiGe, beschrieben werden. Diese Verbindungen schließen verschiedene Anteile der Elemente innerhalb der Verbindung ein, z.B. schließt SiGe SixGe1-x ein, wobei x kleiner oder gleich 1 ist, und so weiter. Ferner können andere Elemente in der Verbindung enthalten sein und immer noch gemäß den beschriebenen Grundgedanken arbeiten. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • Ein Verweis in der Beschreibung auf eine „Ausführungsform“ oder „eine Ausführungsform“ sowie andere Variationen davon bedeutet, dass ein(e) bestimmte(s) Element, Struktur, Merkmal und so weiter, das/die in Verbindung mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform enthalten ist. Somit bezieht sich das Auftreten des Begriffs „bei einer Ausführungsform“ oder „in einer Ausführungsform“ sowie anderer Varianten davon, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht notwendigerweise immer auf die gleiche Ausführungsform.
  • Es ist zu beachten, dass die Verwendung der folgenden „/“, „und/oder“ und „wenigstens eines von“, beispielsweise in den Fällen von „A/B“, „A und/oder B“ und „wenigstens eines von A und B“, die Auswahl nur der ersten aufgelisteten Option (A) oder die Auswahl nur der zweiten aufgelisteten Option (B) oder die Auswahl beider Optionen (A und B) einschließen soll. Als weiteres Beispiel soll in den Fällen von „A, B und/oder C“ und „wenigstens eines von A, B und C“ diese Bezeichnung die Auswahl nur der ersten aufgelisteten Option (A) oder die Auswahl nur der zweiten aufgelisteten Option (B) oder die Auswahl nur der dritten aufgelisteten Option (C) oder die Auswahl nur der ersten und der zweiten aufgelisteten Option (A und B) oder die Auswahl nur der ersten und der dritten aufgelisteten Option (A und C) oder die Auswahl nur der zweiten und der dritten aufgelisteten Option (B und C) oder die Auswahl aller drei aufgelisteten Optionen (A und B und C) einschließen. Wie dem Fachmann klar ist, kann dies auf so viele Elemente erweitert werden, wie aufgelistet.
  • Die hierin verwendete Terminologie dient nur dem Zweck der Beschreibung bestimmter Ausführungsformen und ist nicht zur Beschränkung auf Ausführungsbeispiele gedacht. Wie hierin verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen einschließen, sofern es der Zusammenhang nicht eindeutig anders bedingt. Ferner ist zu beachten, dass die Begriffe „weist auf“, „aufweisend“, „schließt ein“ und/oder „einschließlich“, wenn hierin verwendet, das Vorhandensein angegebener Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente und/oder Komponenten bezeichnet, nicht aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente, Komponenten und/oder Gruppen davon ausschließt.
  • Räumliche Relativbegriffe, wie z.B. „unterhalb“, „unter“, „untere(r,s)“, „über“, „obere(r,s)“ und dergleichen können hierin zur einfachen Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den FIG. dargestellt, zu beschreiben. Es ist zu beachten, dass die räumlichen Relativbegriffe zusätzlich zu den in den FIG. dargestellten Orientierungen verschiedene Orientierungen der Einheit im Betrieb einschließen soll. Wenn beispielsweise die Einheit in den FIG. umgedreht wird, werden Elemente, die als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen liegend beschrieben werden, dann „über“ den anderen Elementen oder Merkmalen angeordnet sein. Somit kann der Begriff „unter“ eine Orientierung sowohl von über als auch von unter einschließen. Die Einheit kann auch anders orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hierin verwendeten räumlichen relativen Beschreibungsbegriffe können entsprechend interpretiert werden. Ferner ist zu beachten, dass eine Schicht, die als „zwischen“ zwei Schichten angeordnet bezeichnet wird, die einzige Schicht zwischen den beiden Schichten sein kann oder eine oder mehrere weitere dazwischenliegende Schichten vorhanden sein können.
  • Es ist zu beachten, dass, obwohl die Begriffe erstes, zweites usw. hierin zum Beschreiben verschiedener Elemente verwendet werden können, diese Elemente nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe werden nur zum Unterscheiden eines Elements von einem anderen Element verwendet. Somit könnte ein nachstehend als erstes Element bezeichnetes Element als zweites Element bezeichnet werden, ohne von dem Umfang des vorliegenden Konzepts abzuweichen.
  • 10 zeigt ein Verfahren zur Herstellung eines FET. Block 1102 bildet den Schichtstapel, einschließlich eines ersten Satzes von Schichten 104, eines zweiten Satzes von Schichten 106 und eines dritten Satzes von Schichten 108, wobei der erste Satz von Schichten 104 aus einem Kanalmaterial gebildet ist, wie z.B. kristallinem Silicium, und wobei der zweite und der dritte Satz von Schichten 106 und 108 aus Opfermaterialien gebildet sind, wie z.B. kohlenstoffdotiertem Silicium-Germanium bzw. n-Typ-dotiertem Silicium. Es wird spezifisch in Betracht gezogen, dass der Block 1102 diese Schichten durch epitaktisches Wachstum abscheiden kann, es ist aber zu beachten, dass stattdessen jedes geeignete Abscheidungsverfahren verwendet werden kann.
  • Der Block 1103 bildet Pseudogates 202 auf dem Schichtstapel. Die Pseudogates 204 werden aus einem Material, wie z.B. Polysilicium, gebildet, und Abstandshalter 206 werden an den Seitenwänden der Pseudogates 202 gebildet. Anschließend strukturiert der Block 1104 die Schichtstapel unter Verwendung der Pseudogates 204 und der Abstandshalter 206 als Maske, um Säulen 202 zu erzeugen. Es ist zu beachten, dass daher die Abmessungen des Pseudogates 204 und der Abstandshalter 206 die Abmessungen der hergestellten Kanäle bestimmen werden, wobei verschiedene Abmessungen Nanodrähte oder Nanoblätter erzeugen.
  • Der Block 1106 setzt die Opferschichten unter Verwendung geeigneter chemischer Nass- oder Trockenätzungen zurück. Es wird spezifisch in Betracht gezogen, dass diese Ätzungen gegenüber dem Kanalmaterial des ersten Satz von Schichten 104 selektiv sein sollten, so dass die Kanalstrukturen durch das Zurücksetzen der Opferschichten nicht beschädigt werden. Dies kann in einer Ätzung oder in zwei getrennten Ätzungen durchgeführt werden. Anschließend bildet der Block 1108 innere Abstandshalter 302 an den Seitenwänden der Opferschichten, beispielsweise durch konformes Abscheiden einer Schicht von Abstandshaltermaterial (z.B. Siliciumnitrid) und anschließendes Verwenden einer anisotropen Ätzung zum Entfernen des abgeschiedenen Abstandshaltermaterials von horizontalen Oberflächen.
  • Der Block 1110 bildet Source- und Drainbereiche 402 an den Seitenwänden der Kanalstrukturen durch z.B. ein epitaktisches Wachstumsverfahren mit in-situ-Dotierung. Der in den Source- und Drainbereichen 402 verwendete Dotierstoff wird helfen, zu bestimmen, ob die Einheit eine n-Typ-Einheit oder eine p-Typ-Einheit ist. Wie vorstehend angemerkt, können verschiedene Typen von Einheiten in verschiedenen Bereichen gebildet werden, wobei beispielsweise ein erster Typ von Einheit in einem ersten Bereich 208 gebildet wird und ein zweiter Typ von Einheit in einem zweiten Bereich 210 gebildet wird. Um dies zu erzielen, kann der Block 1110 bestimmte Bereiche maskieren, während die Sources und Drains von Einheiten in anderen Bereichen gebildet werden.
  • Der Block 1112 bildet ein Zwischenschichtdielektrikum um die Strukturen. Dies kann beispielsweise durch Abscheiden eines fließfähigen Oxids auf eine Höhe über den Pseudogates 204 und anschließendes Herunterpolieren des Oxidmaterials zum Freilegen der Pseudogates 204 unter Verwendung eines CMP-Verfahrens, das bei dem Material der Pseudogates 204 stoppt, durchgeführt werden. Die Pseudogates 204 können dann durch eine geeignete Ätzung in Block 1114 entfernt werden, um den Schichtstapel in Säulen 202 freigelegt zurückzulassen.
  • Der Block 1115 ätzt die Opferschichten in den Säulen 202 in einem oder mehreren Schritten einer chemischen Nass- oder Trockenätzung weg, um die Opferschichten von zwischen den Kanalschichten zu entfernen. Der Block 1116 scheidet ein Gatedielektrikum unter Verwendung eines konformen Abscheidungsverfahrens ab, das eine Schicht von Gate-Dielektrikummaterial mit etwa gleicher Dicke auf allen freiliegenden Oberflächen abscheidet. Es ist zu beachten, dass der Block 1116 mehrere derartige Abscheidungen aufweisen kann, um verschiedene Gate-Dielektrikummaterialien in verschiedenen Bereichen abzuscheiden, z.B. durch Maskieren von Bereichen vor dem Abscheiden eines Gate-Dielektrikums in anderen Bereichen. Der erste Bereich 208 und der zweite Bereich 210 können daher verschiedene Gate-Dielektrikummaterialien aufweisen. Es wird spezifisch in Betracht gezogen, dass wenigstens ein Bereich ein dickes dielektrisches Oxidmaterial als sein Gatedielektrikum aufweisen kann, was durch einen großen Abstand zwischen vertikal benachbarten Kanalstrukturen möglich gemacht wird.
  • Der Block 1118 scheidet dann ein Austrittsarbeitsmetall auf das/die Gatedielektrikumschicht(en) ab. Wie bei den Gatedielektrika kann das Austrittsarbeitsmetall zwischen Bereichen verschieden sein, insbesondere hinsichtlich darauf, ob die Einheit in diesem Bereich ein n-Typ- oder ein p-Typ-FET sein soll. Für die Herstellung verschiedener Typen von Einheiten in verschiedenen Bereichen können dann Masken verwendet werden, um Bereiche zu bedecken, während das Austrittsarbeitsmetall an anderer Stelle abgeschieden wird. Alternativ dazu kann der Block 1118 Austrittsarbeitsmetall auf allen Oberflächen abscheiden und es anschließend in Bereichen wegätzen, in denen ein anderes Austrittsarbeitsmetall benötigt wird. Bei derartigen Ausführungsformen kann das zweite Austrittsarbeitsmetall in Bereichen, in denen das erste Austrittsarbeitsmetall zurückbleibt, über dem ersten Austrittsarbeitsmetall abgeschieden werden.
  • Der Block 1120 stellt dann die Einheit fertig. Wenn das Austrittsarbeitsmetall die Lücke über den Kanälen nicht abklemmt, kann ein Gatekontaktmetall, wie z.B. Wolfram, verwendet werden, um den Kontaktwiderstand zu verringern. Zusätzliche Kontakte werden zu den Source- und Drainbereichen gebildet, indem ein Kontaktloch anisotrop durch das Zwischenschichtdielektrikum 502 geätzt wird und ein Kontaktleiter abgeschieden wird, um eine elektrische Verbindung zwischen den Source/Drain-Bereichen 402 und der Oberfläche des Zwischenschichtdielektrikums bereitzustellen.
  • Während spezifisch in Betracht gezogen wird, dass Wolfram für das Gatekontaktmetall und die Source/Drain-Kontaktmetalle verwendet werden kann, ist zu beachten, dass stattdessen jeder geeignete Leiter verwendet werden kann. Zu anderen Beispielen gehören z.B. Nickel, Titan, Molybdän, Tantal, Kupfer, Platin, Silber, Gold, Ruthenium, Iridium, Rhenium, Rhodium und Legierungen davon. Der Gateleiter kann alternativ dazu ein dotiertes Halbleitermaterial enthalten, wie z.B. dotiertes Polysilicium.
  • Nachdem bevorzugte Ausführungsformen von Nanoblatt-Transistoren mit verschiedenen Gatedielektrika und Austrittsarbeitsmetallen beschrieben worden sind (die veranschaulichend und nicht beschränkend sein sollen), wird angemerkt, dass der Fachmann mit Blick auf die vorstehenden Lehren Modifikationen und Variationen ausführen kann. Daher ist zu beachten, dass an den bestimmten, offenbarten Ausführungsformen Veränderungen durchgeführt werden können, die innerhalb des in den anhängenden Ansprüchen dargelegten Umfangs der Erfindung liegen. Nachdem also Erscheinungsformen der Erfindung mit den Einzelheiten und der Genauigkeit, die vom Patentrecht vorgeschrieben werden, beschrieben worden sind, wird der beanspruchte und von der Patenturkunde geschützte Gegenstand in den anhängenden Ansprüchen dargelegt.

Claims (14)

  1. Ein Verfahren zur Herstellung einer Halbleitereinheit, aufweisend: Strukturieren eines Schichtstapels, der Kanalschichten, erste Opferschichten zwischen den Kanalschichten und zweite Opferschichten zwischen den Kanalschichten und den ersten Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden, wobei die ersten Opferschichten aus einem Material gebildet werden, das eine ähnliche Gitterkonstante wie ein Material der Kanalschichten aufweist, und wobei die zweiten Opferschichten aus einem Material gebildet werden, das eine Gitterfehlpassung mit dem Material der Kanalschichten aufweist; Bilden von Source- und Drainbereichen an Seitenwänden der Kanalschichten in dem einen oder den mehreren Einheiten-Bereichen; Wegätzen der ersten und zweiten Opferschichten, um die Kanalschichten von den Source- und Drainbereichen aufgehängt zurückzulassen; und Abscheiden eines Gatestapels auf den Kanalschichten.
  2. Das Verfahren nach Anspruch 1, wobei die Kanalschichten aus kristallinem Silicium gebildet werden, die ersten Opferschichten aus dotiertem Silicium gebildet werden und die zweiten Opferschichten Silicium-Germanium aufweisen.
  3. Das Verfahren nach Anspruch 2, wobei die zweiten Opferschichten aus kohlenstoffdotiertem Silicium-Germanium gebildet werden.
  4. Das Verfahren nach Anspruch 1, wobei die ersten und die zweiten Opferschichten jeweils in einer entsprechenden Ätzung weggeätzt werden, die beide selektiv ein entsprechendes Opfermaterial entfernen, ohne die Kanalschichten zu beschädigen.
  5. Das Verfahren nach Anspruch 1, ferner aufweisend Bilden des Schichtstapels durch epitaktisches Wachstum der Kanalschichten, der ersten Opferschichten und der zweiten Opferschichten in einer ABAC-Wiederholungsstruktur, wobei A-Schichten für die zweiten Opferschichten stehen, B-Schichten für die ersten Opferschichten stehen und C-Schichten für die Kanalschichten stehen.
  6. Das Verfahren nach Anspruch 1, wobei eine Dicke der zweiten Opferschichten kleiner ist als eine Dicke, die Versetzungen zwischen den zweiten Opferschichten und den Kanalschichten verursachen würde.
  7. Das Verfahren nach Anspruch 1, wobei die zweiten Opferschichten Silicium-Germanium aufweisen und wobei die Dicke der zweiten Opferschichten kleiner als 8 nm ist.
  8. Das Verfahren nach Anspruch 1, wobei die Einheiten-Bereiche einen n-Typ-Einheiten-Bereich und einen p-Typ-Einheiten-Bereich aufweisen und wobei das Bilden des Gatestapels in wenigstens einem von dem n-Typ-Bereich und dem p-Typ-Bereich Bilden einer Doppelschicht von Austrittsarbeitsmetallen aufweist.
  9. Das Verfahren nach Anspruch 1, wobei das Abscheiden des Gatestapels Bilden einer Oxid-Dielektrikumschicht auf den aufgehängten Kanalschichten wenigstens eines Einheiten-Bereichs aufweist.
  10. Verfahren nach Anspruch 9, wobei die Oxid-Dielektrikumschicht eine Dicke von zwischen 2 nm und 5 nm aufweist.
  11. Eine Halbleitereinheit, aufweisend: eine Mehrzahl von vertikal gestapelten Kanalschichten; eine erste Dielektrikumschicht, die auf der Mehrzahl von vertikal gestapelten Kanalschichten gebildet ist; eine zweite Dielektrikumschicht, die auf der ersten Dielektrikumschicht gebildet ist; eine erste Leiterschicht, die auf der zweiten Dielektrikumschicht gebildet ist; und eine zweite Leiterschicht, die auf der ersten Leiterschicht gebildet ist, wobei die erste Dielektrikumschicht, die zweite Dielektrikumschicht, die erste Leiterschicht und die zweite Leiterschicht alle zwischen vertikal benachbarten Kanalschichten angeordnet sind.
  12. Die Halbleitereinheit nach Anspruch 11, wobei die erste Dielektrikumschicht eine Oxidschicht ist und die zweite Dielektrikumschicht eine Dielektrikumschicht mit hohem k-Wert ist.
  13. Die Halbleitereinheit nach Anspruch 12, wobei die Oxidschicht eine Dicke von zwischen 2 nm und 5 nm aufweist.
  14. Die Halbleitereinheit nach Anspruch 11, wobei die erste Leiterschicht aus einem ersten Austrittsarbeitsmetall gebildet ist und die zweite Leiterschicht aus einem zweiten Austrittsarbeitsmetall gebildet ist.
DE112018004626.5T 2017-10-19 2018-10-16 Verfahren zur herstellung von nanoblatttransistoren Active DE112018004626B4 (de)

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