KR20210059471A - 집적회로 장치 및 그 제조 방법 - Google Patents

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송재열
오승하
김락환
박민정
이동수
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Abstract

집적회로 장치가 개시된다. 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역과 제2 핀형 활성 영역; 상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴; 상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴; 상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각 사이의 제1 서브 게이트 공간을 채우는 제1 물질층을 포함하는, 제1 게이트 구조물; 및 상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각 사이의 제2 서브 게이트 공간 내에 순차적으로 배치되는 제2 물질층 및 제3 물질층을 포함하는, 제2 게이트 구조물;을 포함한다.

Description

집적회로 장치 및 그 제조 방법{Integrated circuits and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 다중 게이트 구조의 트랜지스터를 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 집적회로 장치의 고집적화에 대한 요구가 증가하고 다운스케일링이 진행되고 있다. 집적회로 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 나노시트 타입의 트랜지스터와 같은 다중 게이트 구조의 집적회로 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 문턱 전압의 정밀한 조절이 가능하여 최적화된 성능을 갖는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 문턱 전압의 정밀한 조절이 가능하여 최적화된 성능을 갖는 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역과 제2 핀형 활성 영역; 상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴; 상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴; 상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각 사이의 제1 서브 게이트 공간을 채우는 제1 물질층을 포함하는, 제1 게이트 구조물; 및 상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각 사이의 제2 서브 게이트 공간 내에 순차적으로 배치되는 제2 물질층 및 제3 물질층을 포함하는, 제2 게이트 구조물;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되고 상기 제1 핀형 활성 영역으로부터 이격되어 상기 제1 방향으로 연장되는 제2 핀형 활성 영역; 상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴; 상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴; 상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제1 물질층을 포함하는, 제1 게이트 구조물; 및 상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제2 물질층을 포함하는, 제2 게이트 구조물;을 포함하고, 상기 제2 물질층에 포함된 산소의 함량이 상기 제1 물질층에 포함된 산소의 함량보다 더 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역; 상기 기판으로부터 돌출되고 상기 제1 핀형 활성 영역으로부터 이격되어 상기 제1 방향으로 연장되는 제2 핀형 활성 영역; 상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴; 상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴; 상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제1 물질층을 포함하는, 제1 게이트 구조물; 및 상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제2 물질층을 포함하는, 제2 게이트 구조물;을 포함하고, 상기 제2 물질층에 포함된 산소의 함량이 상기 제1 물질층에 포함된 산소의 함량보다 더 크고, 상기 제1 물질층은 제1 두께를 가지고, 상기 제2 물질층은 상기 제1 두께보다 더 작은 제2 두께를 갖는다.
본 발명의 기술적 사상에 따르면, 제1 게이트 구조물은 복수의 제1 반도체 패턴 사이의 제1 물질층을 포함하고, 제2 게이트 구조물은 복수의 제2 반도체 패턴 사이의 제2 물질층과 제3 물질층을 포함하고, 제2 물질층에 포함된 산소의 함량이 제1 물질층에 포함된 산소의 함량보다 더 크다. 따라서, 제2 게이트 구조물과 복수의 제2 반도체 패턴이 구성하는 제2 트랜지스터의 누설 전류가 감소되는 한편, 제1 트랜지스터와 제2 트랜지스터가 서로 다른 문턱 전압을 갖도록 하는 공정에서의 원치 않는 산화 등을 방지할 수 있다. 따라서, 집적회로 장치는 최적화된 성능을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2a는 도 1의 A1-A1' 선 및 A2-A2' 선을 따른 단면도들이고, 도 2b는 도 1의 B1-B1' 선 및 B2-B2' 선을 따른 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도들이다.
도 5a, 5b, 6a, 6b, 7, 8, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 및 도 17b는 예시적인 집적회로 장치의 제조방법을 나타내는 단면도들이다.
도 18은 예시적인 실시예들에 따른 집적회로 장치의 등가 산화물 두께와 누설 전류를 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2a는 도 1의 A1-A1' 선 및 A2-A2' 선을 따른 단면도들이고, 도 2b는 도 1의 B1-B1' 선 및 B2-B2' 선을 따른 단면도들이다.
도 1 내지 도 2b를 참조하면, 기판(110)은 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2)을 포함할 수 있다. 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2)은 각각 서로 다른 문턱 전압을 갖는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)를 구성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 PMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 NMOS 트랜지스터일 수 있다. 다른 실시예들에 있어서, 제1 트랜지스터(TR1)는 제1 문턱 전압을 갖는 NMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 제1 문턱 전압과는 다른 제2 문턱 전압을 갖는 NMOS 트랜지스터일 수 있다. 다른 실시예들에 있어서, 제1 트랜지스터(TR1)는 제1 문턱 전압을 갖는 PMOS 트랜지스터일 수 있고, 제2 트랜지스터(TR2)는 제1 문턱 전압과는 다른 제2 문턱 전압을 갖는 PMOS 트랜지스터일 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 장치에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다.
예시적인 실시예들에서, 기판(110)은 silicon on insulator와 같은 SOI (semiconductor on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)은 각각 기판(110) 상에서 제1 방향(X 방향)으로 연장하며 기판(110)의 상면으로부터 수직 방향(Z 방향)으로 돌출할 수 있다. 제2 핀형 활성 영역(FA2)은 제1 핀형 활성 영역(FA1)으로부터 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)으로 이격되어 배치될 수 있다.
기판(110)에는 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2)을 한정하는 소자 분리 트렌치(112T)가 형성될 수 있고, 기판(110)에는 소자 영역(DR)을 한정하는 딥 트렌치(114T)가 형성될 수 있다. 소자 분리 트렌치(112T) 내에는 소자 분리막(112)이 배치될 수 있고, 딥 트렌치(114T) 내에는 딥 트렌치 절연막(114)이 배치될 수 있다.
예를 들어, 소자 분리막(112)은 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2)의 양 측벽들 상에 배치될 수 있다. 한편, 소자 분리막(112)과 소자 분리 트렌치(112T)의 내벽 사이에는 소자 분리 라이너(112L)가 콘포말하게 배치될 수 있다. 도 2b에는 소자 분리막(112)의 상면이 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면과 동일한 레벨에 배치된 것이 예시적으로 도시되었으나, 이와는 달리 소자 분리막(112)의 상면이 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면보다 낮은 레벨에 배치되어 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽 하부만이 소자 분리막(112)에 의해 둘러싸일 수도 있다. 딥 트렌치 절연막(114)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
복수의 제1 반도체 패턴(NS1)은 제1 핀형 활성 영역(FA1) 상에서 제1 핀형 활성 영역(FA1)의 상면으로부터 수직 방향(Z 방향)으로 이격되어 배치될 수 있다. 복수의 제1 반도체 패턴(NS1)은 기판(110)과 동일한 물질을 포함할 수 있다. 예를 들어, 복수의 제1 반도체 패턴(NS1)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 복수의 제1 반도체 패턴(NS1) 각각은 채널 영역을 포함할 수 있다.
복수의 제1 반도체 패턴(NS1)은 제2 방향(Y 방향)으로 상대적으로 큰 폭을을 가지고 수직 방향(Z 방향)으로 상대적으로 작은 두께(t22, 도 5b 참조)를 가질 수 있으며, 예를 들어 나노 시트(nanosheet)의 형상을 가질 수 있다. 예시적인 실시예들에서, 복수의 제1 반도체 패턴(NS1) 각각은 약 5 내지 100 nm 범위의 제2 방향(Y 방향) 폭을 가질 수 있고, 또한 복수의 제1 반도체 패턴(NS1) 각각은 약 1 내지 10 nm 범위의 두께(t22)를 가질 수 있으나 이에 한정되는 것은 아니다.
도 2b에 도시된 것과 같이, 복수의 제1 반도체 패턴(NS1) 각각은 서로로부터 동일한 거리로 이격되어 배치될 수 있다. 예를 들어, 최하부의 제1 반도체 패턴(NS1)과 제1 핀형 활성 영역(FA1)의 상면 사이의 제1 거리(d21)가, 최하부의 제1 반도체 패턴(NS1)과 이에 인접한 제1 반도체 패턴(NS1) 사이의 제2 거리(d22)와 실질적으로 동일할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 제1 반도체 패턴(NS1) 각각 사이의 이격 거리는 달라질 수 있다. 또한 복수의 제1 반도체 패턴(NS1)의 개수는 도 2a 및 도 2b에 개시된 바에 한정되는 것은 아니다.
복수의 제2 반도체 패턴(NS2)은 제2 핀형 활성 영역(FA2) 상에서 제2 핀형 활성 영역(FA2)의 상면으로부터 수직 방향(Z 방향)으로 이격되어 배치될 수 있다. 복수의 제2 반도체 패턴(NS2)은 기판(110)과 동일한 물질을 포함할 수 있고, 복수의 제2 반도체 패턴(NS2) 각각은 채널 영역을 포함할 수 있다.
복수의 제2 반도체 패턴(NS2)은 제2 방향(Y 방향)으로 상대적으로 큰 폭을 가지고 수직 방향(Z 방향)으로 상대적으로 작은 두께를 가질 수 있으며, 예를 들어 나노 시트의 형상을 가질 수 있다. 예시적인 실시예들에서, 복수의 제2 반도체 패턴(NS2) 각각의 폭은 복수의 제1 반도체 패턴(NS1) 각각의 폭과 동일하거나 다를 수 있다. 또한 복수의 제2 반도체 패턴(NS2) 각각의 두께는 복수의 제1 반도체 패턴(NS1) 각각의 두께(t22)와 동일할 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 구조물(120G1)은 제1 핀형 활성 영역(FA1) 상에서 복수의 제1 반도체 패턴(NS1)을 둘러싸며 제2 방향(Y 방향)으로 연장될 수 있다. 제1 게이트 구조물(120G1)은 최상부의 제1 반도체 패턴(NS1)의 상면을 덮는 제1 메인 게이트 부분(120M1), 제1 핀형 활성 영역(FA1)과 복수의 제1 반도체 패턴(NS1) 사이의 공간에 형성되는 복수의 제1 서브 게이트 부분(120S1)을 포함할 수 있다. 제1 게이트 구조물(120G1)은 제1 물질층(122G1), 제4 물질층(124G1), 제5 물질층(126G1), 및 제1 매립 도전층(128G1)을 포함할 수 있다.
제2 게이트 구조물(120G2)은 제2 핀형 활성 영역(FA2) 상에서 복수의 제2 반도체 패턴(NS2)을 둘러싸며 제2 방향(Y 방향)으로 연장될 수 있다. 도 1에서는 제2 게이트 구조물(120G2)이 제1 게이트 구조물(120G1)과 일직선 상에 배치되고, 제2 게이트 구조물(120G2)의 단부가 제1 게이트 구조물(120G1)의 단부와 연결되는 것이 예시적으로 도시된다. 그러나 도시된 것과는 달리, 제2 게이트 구조물(120G2)은 제1 게이트 구조물(120G1)의 단부와 이격되어 배치될 수도 있다.
제2 게이트 구조물(120G2)은 최상부의 제2 반도체 패턴(NS2)의 상면을 덮는 제2 메인 게이트 부분(120M2), 제2 핀형 활성 영역(FA2)과 복수의 제2 반도체 패턴(NS2) 사이의 공간에 형성되는 복수의 제2 서브 게이트 부분(120S2)을 포함할 수 있다. 제2 게이트 구조물(120G2)은 제2 물질층(124G2), 제3 물질층(126G2), 및 제2 매립 도전층(128G2)을 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 핀형 활성 영역(FA1)의 상면 상에 배치되며 소자 분리막(112) 및 딥 트렌치 절연막(114) 상으로 연장될 수 있다. 또한 제1 게이트 절연층(GI1)은 복수의 제1 서브 게이트 부분(120S1) 내에서 제1 반도체 패턴(NS1)을 둘러쌀 수 있다. 제2 게이트 절연층(GI2)은 제2 핀형 활성 영역(FA2)의 상면 상에 배치되며 소자 분리막(112) 및 딥 트렌치 절연막(114) 상으로 연장될 수 있다. 또한 제2 게이트 절연층(GI2)은 복수의 제2 서브 게이트 부분(120S2) 내에서 제2 반도체 패턴(NS2)을 둘러쌀 수 있다.
제1 게이트 구조물(120G1)에서, 제1 물질층(122G1)은 복수의 제1 반도체 패턴(NS1)을 둘러싸며 소자 분리막(112) 및 딥 트렌치 절연막(114) 상으로 연장될 수 있다. 제1 물질층(122G1)은 제1 게이트 절연층(GI1) 상에서 복수의 제1 서브 게이트 부분(120S1)의 내부 공간을 채울 수 있다. 제1 물질층(122G1)은 복수의 제1 반도체 패턴(NS1)의 제2 방향(Y 방향)으로 이격되어 배치되는 제1 측벽(NSS1)을 둘러싸며, 최상부의 제1 반도체 패턴(NS1) 상면 상에 배치될 수 있다.
제2 게이트 구조물(120G2)에서, 제2 물질층(124G2) 및 제3 물질층(126G2)은 복수의 제2 반도체 패턴(NS2)을 둘러싸며 소자 분리막(112) 및 딥 트렌치 절연막(114) 상으로 연장될 수 있다. 제2 물질층(124G2) 및 제3 물질층(126G2)은 제2 게이트 절연층(GI2) 상에서 복수의 제2 서브 게이트 부분(120S2)의 내부 공간을 채울 수 있다. 제2 물질층(124G2) 및 제3 물질층(126G2)은 복수의 제2 반도체 패턴(NS2)의 제2 방향(Y 방향)으로 이격되어 배치되는 제2 측벽(NSS2)을 둘러싸며, 최상부의 제2 반도체 패턴(NS2) 상면 상에 배치될 수 있다.
예시적인 실시예들에서, 제1 물질층(122G1)은 제1 금속을 포함하는 금속 질화물, 상기 제1 금속을 포함하는 금속 탄화물, 및 상기 제1 금속을 포함하는 금속 탄질화물 중 적어도 하나를 포함할 수 있고, 상기 제1 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일부 예시에서, 제1 물질층(122G1)은 티타늄 질화물을 포함할 수 있다. 제1 물질층(122G1)은 제1 트랜지스터(TR1)의 문턱전압을 조절하기 위한 일함수 조절층으로 기능할 수 있다.
예시적인 실시예들에서, 제2 물질층(124G2)은 제2 금속을 포함하는 금속 산화물, 상기 제2 금속을 포함하는 금속 산질화물, 상기 제2 금속을 포함하는 금속 산탄화물, 및 상기 제2 금속을 포함하는 금속 산탄질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일부 예시에서, 제2 물질층(124G2)은 MxOyNz의 화학식을 가지며, M은 상기 제2 금속이며, 0.2 ≤ y ≤ 0.7, 0.3 ≤ x + z ≤ 0.8, 0 ≤ z ≤ 0.5일 수 있다.
제2 물질층(124G2)은 제1 물질층(122G1)에 포함된 물질보다 더 큰 산소 함량을 갖는 물질을 포함할 수 있다. 여기에서, 제1 물질층(122G1)에 포함된 물질의 산소 함량은 대략 0일 수 있거나, 또는 제1 물질층(122G1)에 포함된 물질의 산소 함량은 대략 0이 아니지만 제2 물질층(124G2)에 포함된 산소 함량에 비하여 상당히 낮고 실질적으로 미미한 양일 수 있다. 예를 들어, 제1 물질층(122G1)은 티타늄 질화물을 포함하고, 제2 물질층(124G2)은 티타늄 산화물을 포함할 수 있다. 또는 제1 물질층(122G1)은 티타늄 질화물을 포함하고, 제2 물질층(124G2)은 티타늄 산질화물을 포함할 수도 있다.
제3 물질층(126G2)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 예시들에서, 제3 물질층(126G2)은 제1 물질층(122G1) 및 제2 물질층(124G2)에 비하여 낮은 일함수를 갖는 물질을 포함할 수 있다. 일부 예시들에서, 제3 물질층(126G2)은 제1 물질층(122G1) 및 제2 물질층(124G2)에 비하여 높은 알루미늄 함량을 갖는 물질을 포함할 수 있다.
제2 물질층(124G2) 및 제3 물질층(126G2)은 제2 트랜지스터(TR2)의 문턱전압을 조절하기 위한 일함수 조절층으로 기능할 수 있다. 또한 제2 물질층(124G2)은 제3 물질층(126G2)의 형성 공정에서, 제2 게이트 절연층(GI2)의 고유전율층(130H) 내부의 산소가 소모되거나 결핍되는 것을 방지하는 배리어층으로 기능할 수도 있다. 제2 물질층(124G2)이 제2 트랜지스터(TR2)의 문턱 전압을 조절함과 동시에 고유전율층(130H)의 산소 소모 또는 결핍을 방지함에 따라, 제2 트랜지스터(TR2)는 감소된 누설 전류를 가질 수 있다.
제1 게이트 구조물(120G1)에서, 제4 물질층(124G1)과 제5 물질층(126G1)이 제1 물질층(122G1) 상에 배치될 수 있다. 제4 물질층(124G1)과 제5 물질층(126G1)은 제1 메인 게이트 부분(120M1)에 배치되고, 복수의 제1 반도체 패턴(NS1)의 제1 측벽(NSS1)과 최상부의 제1 반도체 패턴(NS1) 상에 배치될 수 있다. 제4 물질층(124G1)과 제5 물질층(126G1)은 복수의 제1 반도체 패턴(NS1) 사이의 서브 게이트 부분(120S1)에 배치되지 않을 수 있다.
예시적인 실시예들에서, 제4 물질층(124G1)은 제2 금속을 포함하는 금속 산화물, 상기 제2 금속을 포함하는 금속 산질화물, 상기 제2 금속을 포함하는 금속 산탄화물, 및 상기 제2 금속을 포함하는 금속 산탄질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일부 예시에서, 제4 물질층(124G1)은 MxOyNz의 화학식을 가지며, M은 상기 제2 금속이며, 0.2 ≤ y ≤ 0.7, 0.3 ≤ x + z ≤ 0.8, 0 ≤ z ≤ 0.5일 수 있다. 제4 물질층(124G1)은 제2 물질층(124G2)과 동시에 형성되거나, 또는 동일한 형성 조건을 이용한 공정에서 형성될 수 있고, 이에 따라 제4 물질층(124G1)에 포함된 산소 함량이 제1 물질층(122G1)에 포함된 산소 함량보다 더 클 수 있다.
제5 물질층(126G1)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제5 물질층(126G1)은 제3 물질층(126G2)과 동시에 형성되거나, 또는 동일한 형성 조건을 이용한 공정에서 형성될 수 있다.
제1 매립 도전층(128G1) 및 제2 매립 도전층(128G2)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제1 매립 도전층(128G1)은 제5 물질층(126G1)을 둘러싸며, 제2 방향(Y 방향)으로 연장되는 제1 메인 게이트 부분(120M1)을 채울 수 있다. 제2 매립 도전층(128G2)은 제3 물질층(126G2)을 둘러싸며, 제2 방향(Y 방향)으로 연장되는 제2 메인 게이트 부분(120M2)을 채울 수 있다.
도 2b에 도시된 것과 같이, 제1 물질층(122G1)은 최상부의 제1 반도체 패턴(NS1)의 상면 상에서 또는 소자 분리막(112) 상에서 제1 두께(t11)를 가질 수 있다. 제1 두께(t11)는 약 1 내지 약 10 나노미터일 수 있으나, 이에 한정되는 것은 아니다. 제1 두께(t11)는 복수의 제1 서브 게이트 부분(120S1) 각각의 두께(즉, 하나의 제1 반도체 패턴(NS1) 상의 제1 게이트 절연층(GI1)의 표면과, 이에 인접한 제1 반도체 패턴(NS1) 상의 제1 게이트 절연층(GI1)의 표면 사이의 거리)의 1/2배보다 더 클 수 있고, 이에 따라 제1 물질층(122G1)이 복수의 제1 서브 게이트 부분(120S1) 각각을 채울 수 있다.
제2 물질층(124G2)은 최상부의 제2 반도체 패턴(NS2)의 상면 상에서 또는 소자 분리막(112) 상에서 제2 두께(t12)를 가질 수 있다. 제2 두께(t12)는 제1 두께(t11)보다 작을 수 있다. 제2 두께(t12)는 복수의 제2 서브 게이트 부분(120S2) 각각의 두께(즉, 하나의 제2 반도체 패턴(NS2) 상의 제2 게이트 절연층(GI2)의 표면과, 이에 인접한 제2 반도체 패턴(NS2) 상의 제2 게이트 절연층(GI2)의 표면 사이의 거리)의 1/2배보다 더 작을 수 있고, 이에 따라 제2 물질층(124G2)이 복수의 제2 서브 게이트 부분(120S2) 각각을 완전히 채우지 않을 수 있다. 일부 예시들에서, 제2 두께(t12)는 약 2 나노미터 이하일 수 있으나, 이에 한정되는 것은 아니다.
제4 물질층(124G1)은 최상부의 제1 반도체 패턴(NS1)의 상면 상에서 또는 소자 분리막(112) 상에서 제3 두께(t13)를 가질 수 있다. 제3 두께(t13)는 제1 물질층(122G1)의 제1 두께(t11)보다 작을 수 있다. 제4 물질층(124G1)은 제2 물질층(124G2)과 동시에 형성되거나 또는 동일한 형성 조건을 이용한 공정에서 형성될 수 있다.
예시적인 제조 공정에서, 제1 핀형 활성 영역(FA1) 상에 제1 물질층(122G1)을 커버하는 마스크층(240)(도 14b 참조)을 형성하고 제2 서브 게이트 공간(GSS2)(도 14b 참조)에 형성된 제1 물질층(122G1) 부분을 제거한 후 제2 물질층(124G2)을 형성할 수 있다. 이 때 제1 물질층(122G1)이 복수의 제1 서브 게이트 부분(120S1)을 채움에 따라, 상대적으로 큰 산소 함량을 갖도록 제2 물질층(124G2)을 형성하는 공정에서, 복수의 제1 서브 게이트 부분(120S1)에 배치되는 제1 물질층(122G1)이 원치 않게 산화되는 것을 방지할 수 있다. 따라서 제1 트랜지스터(TR1)과 제2 트랜지스터(TR2) 각각의 문턱 전압을 정밀하게 제어할 수 있다.
도 2b에 예시적으로 도시된 것과 같이, 제1 및 제2 게이트 절연층(GI1, GI2)은 인터페이스층(interfacial layer)(130I)과 고유전율층(130H)의 적층 구조로 이루어질 수 있다. 인터페이스층(130I)은 핀형 활성 영역(FA1, FA2)의 상면과 복수의 제1 및 제2 반도체 패턴(NS1, NS2)의 표면에서 고유전율층(130H) 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일 실시예에서, 인터페이스층(130I)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 인터페이스층(130I)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일 실시예에서, 인터페이스층(130I)은 생략될 수 있다.
고유전율층(130H)은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 고유전율층(130H)은 약 10 내지 25의 유전 상수를 가질 수 있다. 고유전율층(130H)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전율층(130H)을 구성하는 물질이 위에 예시된 바에 한정되는 것은 아니다. 고유전율층(130H)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 고유전율층(130H)은 약 10 ~ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 게이트 구조물(120G1, 120G2)의 양 측벽 상에는 게이트 스페이서(132)가 배치될 수 있다. 게이트 스페이서(132)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 도시되지는 않았지만, 게이트 스페이서(132)는 제1 및 제2 게이트 구조물(120G1, 120G2)의 양 측벽 상에 순차적으로 형성되는 복수의 물질층들을 포함하는 다층 구조를 가질 수 있다.
복수의 제1 반도체 패턴(NS1) 양측의 제1 핀형 활성 영역(FA1)에는 제1 리세스(RS1)가 형성될 수 있고, 제1 반도체층(140S1)이 제1 리세스(RS1) 내부를 채울 수 있다. 제1 반도체층(140S1)은 복수의 제1 반도체 패턴(NS1)의 일단에 연결될 수 있다. 제1 반도체층(140S1)은 제1 핀형 활성 영역(FA1) 및 복수의 제1 반도체 패턴(NS1)으로부터 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정으로 성장될 수 있다. 또한 복수의 제2 반도체 패턴(NS2) 양측의 제2 핀형 활성 영역(FA2)에는 제2 리세스(RS2)가 형성될 수 있고, 제2 반도체층(140S2)이 제2 리세스(RS2) 내부를 채울 수 있다. 제1 반도체층(140S1) 및 제2 반도체층(140S2)은 에피택셜 성장된 Si층, 에피택셜 성장된 SiC층, 에피택셜 성장된 복수의 SiGe층들을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다.
게이트 스페이서(132)의 양 측벽, 제1 반도체층(140S1), 및 제2 반도체층(140S2) 상에는 게이트간 절연층(152)이 배치될 수 있다. 제1 및 제2 게이트 구조물(120G1, 120G2) 및 게이트간 절연층(152) 상에는 상부 절연층(154)이 배치될 수 있다. 상부 절연층(154) 및 게이트간 절연층(152)을 관통하여 제1 반도체층(140S1)의 상면을 노출하는 제1 콘택홀(160H1) 내에 제1 콘택 플러그(160C1)가 배치되고, 상부 절연층(154) 및 게이트간 절연층(152)을 관통하여 제2 반도체층(140S2)의 상면을 노출하는 제2 콘택홀(160H2) 내에 제2 콘택 플러그(160C2)가 배치될 수 있다. 제1 콘택 플러그(160C1)와 제1 반도체층(140S1)의 사이, 및 제2 콘택 플러그(160C2)와 제2 반도체층(140S2)의 사이에는 금속 실리사이드층(162)이 더 형성될 수 있다. 예를 들어, 금속 실리사이드층(162)은 티타늄 실리사이드 또는 코발트 실리사이드를 포함할 수 있으나, 이에 한정되는 것은 아니다.
전술한 예시적인 실시예들에 따르면, 제2 게이트 구조물(120G2)이 산소를 포함하는 제2 물질층(124G2)을 일함수 물질층으로서 포함함에 따라, 집적회로 장치(100)의 전기적 성능이 향상될 수 있다. 아래에서는 도 18을 참조하여, 제2 물질층(124G2)과 관련된 전기적 성능에 대하여 설명하도록 한다.
도 18은 예시적인 실시예들에 따른 집적회로 장치의 등가 산화물 두께와 누설 전류를 도시한 그래프이다.
도 18을 참조하면, 제2 물질층(124G2)과 제3 물질층(126G2)의 적층 구조를 갖는 제2 게이트 구조물(120G2)에 대하여 등가 산화물 두께와 누설 전류를 측정하였으며, 실시예(EX1)는 제2 물질층(124G2)으로서 티타늄 산화물(TiOx)을 사용하였고, 비교예(CO1)는 제2 물질층(124G2)으로서 티타늄 질화물(TiN)을 사용하였다. 도 18에 도시된 것과 같이, 실시예(EX1)가 동등한 수준의 등가 산화물 두께에서 현저히 낮은 누설 전류를 나타냄을 확인할 수 있다. 따라서 제2 게이트 구조물(120G)의 일함수 조절층으로서 산소 함량이 큰 금속 산화물을 사용할 때 집적회로 장치(100)의 전기적 성능이 향상됨을 확인할 수 있다.
일반적으로, 제1 트랜지스터와 제2 트랜지스터가 서로 다른 문턱 전압을 갖도록 하기 위하여, 제1 게이트 구조물과 제2 게이트 구조물의 일함수 조절층으로서 동일한 물질을 서로 다른 두께로 사용한다. 예를 들어, 제1 트랜지스터 형성 영역과 제2 트랜지스터 형성 영역에 모두 제1 일함수 조절 물질층을 형성하고, 제2 트랜지스터 형성 영역의 제1 일함수 조절 물질층을 제거한 후, 제2 트랜지스터 형성 영역에 제2 일함수 조절 물질층을 형성하는 방식이 사용될 수 있다. 그러나 나노 시트 타입의 복수의 반도체 패턴을 포함하는 집적회로 장치에서는, 복수의 반도체 패턴 사이의 공간에 배치된 일함수 조절 물질층을 선택적으로 제거하거나 형성하는 공정의 난이도가 상대적으로 높을 수 있다.
그러나 도 1 내지 도 2b를 참조하여 설명한 집적회로 장치(100)에 따르면, 제1 게이트 구조물(120G1) 내에 산소 함량이 상대적으로 작은(또는 산소 함량이 대략 0인) 제1 물질층(122G1)을 형성하고, 제2 게이트 구조물(120G2) 내에 산소 함량이 상대적으로 큰 제2 물질층(124G2)을 형성함으로써 집적회로 장치(100)는 감소된 누설 전류를 가질 수 있다.
또한 상대적으로 큰 산소 함량을 갖도록 제2 물질층(124G2)을 형성하는 공정에서, 복수의 제1 서브 게이트 부분(120S1)에 배치되는 제1 물질층(122G1)이 원치 않게 산화되는 것을 방지할 수 있다. 따라서 제1 트랜지스터(TR1)과 제2 트랜지스터(TR2) 각각의 문턱 전압을 정밀하게 제어할 수 있다. 따라서, 집적회로 장치(100)는 최적화된 성능을 가질 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도들이다. 도 3a는 도 1의 A1-A1' 선 및 A2-A2' 선을 따른 단면에 대응되는 단면도들이고, 도 3b는 도 1의 B1-B1' 선 및 B2-B2' 선을 따른 단면에 대응되는 단면도들이다. 도 3a 및 도 3b에서, 도 1 내지 도 2b에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 3a 및 도 3b를 참조하면, 제1 반도체층(140S1)과 제1 게이트 구조물(120G1)과의 사이에는 제1 내부 스페이서(142S1)이 배치되고, 제2 반도체층(140S2)과 제2 게이트 구조물(120G2)과의 사이에는 제2 내부 스페이서(142S2)가 배치될 수 있다. 제1 내부 스페이서(142S1)는 복수의 제1 서브 게이트 부분(120S1) 내에서 제1 반도체층(140S1)과 제1 게이트 절연층(GI1) 사이에 개재될 수 있다. 제2 내부 스페이서(142S2)는 복수의 제2 서브 게이트 부분(120S2) 내에서 제2 반도체층(140S2)과 제2 게이트 절연층(GI2) 사이에 개재될 수 있다.
예를 들어, 제1 내부 스페이서(142S1) 및 제2 내부 스페이서(142S2)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 예시적인 제조 공정에서, 제1 반도체층(140S1) 및 제2 반도체층(140S2)을 형성하기 전에, 제1 리세스(RS1) 및 제2 리세스(RS2)를 형성하고, 제1 리세스(RS1) 및 제2 리세스(RS2)의 내벽 상에 노출된 희생층(210)(도 7 참조)의 일부분을 측방향으로 제거하여, 상기 제거된 공간에 제1 내부 스페이서(142S1) 및 제2 내부 스페이서(142S2)를 형성할 수 있다.
도 3a에는 제1 내부 스페이서(142S1)의 폭이 제2 내부 스페이서(142S2)의 폭과 동일한 것으로 예시적으로 도시되었으나, 이에 한정되는 것은 아니다. 다른 예시적인 실시예들에서, 제1 내부 스페이서(142S1)의 폭이 제2 내부 스페이서(142S2)의 폭과 다르게 형성될 수도 있다.
도 3a에는 제1 내부 스페이서(142S1)의 측벽 및 제2 내부 스페이서(142S2)의 측벽이 수직하게 연장되는 것으로 예시적으로 도시되었으나, 이에 한정되는 것은 아니다. 다른 예시적인 실시예들에서, 제1 내부 스페이서(142S1)의 측벽이 제1 반도체 패턴(NS1)을 향하는 방향으로 돌출되는 곡면 형상을 갖고, 제2 내부 스페이서(142S2)의 측벽이 제2 반도체 패턴(NS2)을 향하는 방향으로 돌출되는 곡면 형상을 가질 수도 있다.
다른 예시적인 실시예들에서, 제1 내부 스페이서(142S1) 및 제2 내부 스페이서(142S2) 중 하나가 생략될 수도 있다. 예를 들어, 제1 내부 스페이서(142S1)는 형성되지 않고, 제2 내부 스페이서(142S2)만 형성될 수도 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도들이다. 도 4a는 도 1의 A1-A1' 선 및 A2-A2' 선을 따른 단면에 대응되는 단면도들이고, 도 4b는 도 1의 B1-B1' 선 및 B2-B2' 선을 따른 단면에 대응되는 단면도들이다. 도 4a 및 도 4b에서, 도 1 내지 도 3b에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 4a 및 도 4b를 참조하면, 최하부의 제1 반도체 패턴(NS1)과 제1 핀형 활성 영역(FA1)의 상면 사이의 제1 거리(d21b)가, 최하부의 제1 반도체 패턴(NS1)과 이에 인접한 제1 반도체 패턴(NS1) 사이의 제2 거리(d22b)보다 더 클 수 있다.
제1 물질층(122G1)은 최상부의 제1 반도체 패턴(NS1)의 상면 상에서 또는 소자 분리막(112) 상에서 제1 두께(t11a)를 가질 수 있다. 제1 두께(t11a)는 약 1 내지 약 15 나노미터일 수 있으나, 이에 한정되는 것은 아니다. 제1 두께(t11a)는 최하부의 제1 서브 게이트 부분(120S1)의 두께(즉, 최하부의 제1 반도체 패턴(NS1) 상의 제1 게이트 절연층(GI1)의 표면과, 제1 핀형 활성 영역(FA1) 상의 제1 게이트 절연층(GI1)의 표면 사이의 거리)의 1/2배보다 더 클 수 있고, 이에 따라 제1 물질층(122G1)이 복수의 제1 서브 게이트 부분(120S1) 각각을 채울 수 있다.
도 4b에는 최하부의 제1 반도체 패턴(NS1)과 제1 핀형 활성 영역(FA1)의 상면 사이의 제1 거리(d21b)가 최하부의 제2 반도체 패턴(NS2)과 제2 핀형 활성 영역(FA2)의 상면 사이의 거리와 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 최하부의 제1 반도체 패턴(NS1)과 제1 핀형 활성 영역(FA1)의 상면 사이의 제1 거리(d21b)가 최하부의 제2 반도체 패턴(NS2)과 제2 핀형 활성 영역(FA2)의 상면 사이의 거리와 다르게 형성될 수도 있다.
도 5a, 5b, 6a, 6b, 7, 8, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 및 도 17b는 예시적인 집적회로 장치의 제조방법을 나타내는 단면도들이다. 도 5a, 6a, 7, 8, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 및 17a는 도 1의 A1-A1' 선 및 A2-A2' 선을 따른 단면에 대응하는 단면들을, 도 5b, 6b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 및 17b는 공정 순서에 따라 도 1의 B1-B1' 선 및 B2-B2' 선을 따른 단면에 대응하는 단면들을 공정 순서에 따라 도시하였다.
도 5a 및 도 5b를 참조하면, 기판(110)의 상면(110M) 상에 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2)을 교대로, 및 순차적으로 형성할 수 있다. 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2)은 에피택시 공정에 의해 형성될 수 있다.
제1 채널 반도체층(PNS1)은 제1 트랜지스터(TR1)(도 1 참조)가 형성될 영역의 기판(110) 상에 형성되고, 제2 채널 반도체층(PNS2)은 제2 트랜지스터(TR2)(도 1 참조)가 형성될 영역의 기판(110) 상에 형성될 수 있다. 일부 실시예들에서, 제1 채널 반도체층(PNS1) 및 제2 채널 반도체층(PNS2)은 동일한 공정에서 형성되어 서로 연결되는 하나의 물질층을 구성할 수 있다. 다른 실시예들에서, 제1 채널 반도체층(PNS1)을 먼저 형성하고 이후 제2 채널 반도체층(PNS2)을 형성할 수도 있다.
예시적인 실시예들에서, 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2)은 각각 IV 족 반도체, IV-IV족 화합물 반도체 또는 III-V 족 화합물 반도체의 단결정 층으로 이루어질 수 있으며, 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2)은 서로 다른 물질로 이루어질 수 있다. 일 예시에서, 희생층(210)은 SiGe로 이루어질 수 있고, 제1 및 제2 채널 반도체층(PNS1, PNS2)은 단결정 실리콘으로 이루어질 수 있다.
예시적인 실시예들에서, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(210) 및 제1 및 제2 채널 반도체층(PNS1, PNS2) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 5b에 도시된 것과 같이, 최하부의 희생층(210)은 제1 두께(t21)를 가지고, 최하부의 제1 채널 반도체층(PNS1)은 제2 두께(t22)를 가지고, 최하부의 제1 채널 반도체층(PNS1) 상의 희생층(210)은 제3 두께(t23)를 가질 수 있다. 예시적인 실시예들에서, 제1 두께(t21)와 제3 두께(t23)는 동일하고, 제2 두께(t22)는 제1 두께(t21)보다 작을 수 있다. 그러나 이에 한정되는 것은 아니고, 도시된 것과 달리 제2 두께(t22)가 제1 두께(t21)와 동일할 수도 있다. 또한 다른 실시예들에서, 제1 두께(t21)가 제3 두께(t23)보다 더 클 수 있고, 이러한 경우에 도 4a 및 도 4b를 참조로 설명한 집적회로 장치(100B)가 형성될 수 있다.
이후, 제1 및 제2 채널 반도체층(PNS1, PNS2) 상에 제1 방향(X 방향)으로 소정의 길이로 연장되는 하부층(222) 및 하드 마스크 패턴(224)을 형성한 후, 하부층(222) 및 하드 마스크 패턴(224)을 식각 마스크로 사용하여 희생층(210), 제1 및 제2 채널 반도체층(PNS1, PNS2), 및 기판(110)을 식각하여 희생층 패턴(도시 생략) 및 소자 분리 트렌치(112T)를 형성할 수 있다.
이후, 소자 분리 트렌치(112T) 내부에 소자 분리 라이너(112L)를 콘포말하게 형성하고, 소자 분리 라이너(112L) 상에 소자 분리막(112)을 채우고, 소자 분리막(112) 상부를 평탄화할 수 있다. 소자 분리막(112) 및 기판(110) 일부분을 식각하여 소자 영역(DR)을 한정하는 딥 트렌치(114T)를 형성하고, 딥 트렌치(114T) 내에 딥 트렌치 절연막(114)을 형성할 수 있다.
이후, 상기 희생층 패턴 상에 남아 있는 하부층(222) 및 하드 마스크 패턴(224)을 제거하고, 소자 분리막(112) 및 딥 트렌치 절연막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
도 6a 및 도 6b를 참조하면, 상기 희생층 패턴 및 소자 분리막(112) 상에 더미 게이트 구조물(DG)을 형성할 수 있다. 더미 게이트 구조물(DG)은 각각 더미 게이트 절연층(232), 더미 게이트 라인(234), 더미 게이트 캡핑층(236), 및 게이트 스페이서(132)를 포함할 수 있다.
예를 들어, 더미 게이트 라인(234)은 폴리실리콘으로 이루어질 수 있고, 더미 게이트 캡핑층(236)은 실리콘 질화막으로 이루어질 수 있다. 더미 게이트 절연층(232)은 더미 게이트 라인(234)과 식각 선택비가 있는 물질로 이루어질 수 있고, 예를 들면 열산화물, 실리콘 산화물 및 실리콘 질화물 중에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 게이트 스페이서(132)는 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 더미 게이트 구조물(DG) 양 측의 상기 희생층 패턴 및 기판(110) 일부를 식각하여 더미 게이트 구조물(DG) 양 측에 제1 리세스(RS1) 및 제2 리세스(RS2)를 형성한다. 제1 리세스(RS1) 및 제2 리세스(RS2)의 내벽에는 희생층(210)과 제1 및 제2 채널 반도체층(PNS1, PNS2)의 측벽이 노출된다.
선택적으로, 등방성 식각 공정을 이용하여 제1 리세스(RS1) 및 제2 리세스(RS2) 내벽에 노출되는 희생층(210)의 일부분을 측방향으로 제거하여 리세스 영역(도시 생략)을 형성할 수도 있다. 예를 들어, 상기 제거 공정은 습식 식각 공정을 포함할 수 있고, SiGe를 포함하는 희생층(210)이 예를 들어 Si를 포함하는 채널 반도체층(PNS)보다 더욱 빨리 식각될 수 있고, 이에 따라 상기 리세스 영역이 형성될 수 있다. 이후 제1 리세스(RS1) 및 제2 리세스(RS2) 내벽 상에 상기 리세스 영역을 채우는 절연층(도시 생략)을 형성하고, 상기 리세스 영역 내부의 상기 절연층 부분만 잔류시키고 나머지 불필요한 절연층을 제거함에 의해 내부 스페이서(142S1, 142S2)를 형성할 수 있다. 이러한 경우에, 도 3a 및 도 3b를 참조로 설명한 집적회로 장치(100A)가 형성될 수 있다.
도 8을 참조하면, 제1 리세스(RS1) 및 제2 리세스(RS2) 내부에 각각 제1 반도체층(140S1) 및 제2 반도체층(140S2)을 형성할 수 있다. 예를 들어, 제1 반도체층(140S1)은 제1 리세스(RS1)의 내벽에 노출되는 제1 채널 반도체층(PNS1) 및 기판(110) 표면으로부터 반도체 물질을 에피택셜 성장시켜 형성할 수 있다.
한편, 도 7 및 도 8에서는 제1 핀형 활성 영역(FA1)과 제2 핀형 활성 영역(FA2) 상에 제1 리세스(RS1) 및 제2 리세스(RS2)를 동시에 형성하고, 이후 제1 반도체층(140S1) 및 제2 반도체층(140S2)을 동시에 형성하는 방법에 대하여 예시적으로 설명하였다. 그러나, 예를 들어 제1 핀형 활성 영역(FA1)이 PMOS 트랜지스터 형성 영역이고 제2 핀형 활성 영역(FA2)이 NMOS 트랜지스터 형성 영역인 경우, 제2 핀형 활성 영역(FA2) 상에 보호막(도시 생략)을 형성한 후 제1 리세스(RS1)와 제1 반도체층(140S1)을 우선 형성하고, 이후 제1 핀형 활성 영역(FA1) 상에 보호막(도시 생략)을 형성하고, 제2 리세스(RS2)와 제2 반도체층(140S2)을 형성할 수도 있다. 이러한 경우에, 제1 반도체층(140S1)에 포함되는 물질과 제2 반도체층(140S2)에 포함되는 물질은 서로 다를 수 있다.
이후, 더미 게이트 구조물(DG)의 측벽, 제1 반도체층(140S1) 및 제2 반도체층(140S2) 상에 게이트간 절연층(152)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 더미 게이트 구조물(DG) 및 게이트간 절연층(152)의 상부를 평탄화하여 더미 게이트 구조물(DG)의 더미 게이트 캡핑층(236)(도 8 참조)을 제거하고 더미 게이트 라인(234)의 상면을 노출할 수 있다.
이후, 게이트간 절연층(152)을 통해 노출되는 더미 게이트 라인(234)과 더미 게이트 절연층(232)을 제거하여 게이트 공간(GS)을 형성할 수 있다. 상기 제거 공정에서, 게이트 스페이서(132)는 잔류할 수 있고, 게이트 스페이서(132)의 양 측벽에 의해 게이트 공간(GS)이 정의될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2) 상에 남아 있는 복수의 희생층들(210)을 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 통해 제1 및 제2 채널 반도체층(PNS1, PNS2) 및 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면을 일부 노출시킬 수 있다.
제1 핀형 활성 영역(FA1) 상에 잔류하는 제1 채널 반도체층(PNS1)은 복수의 제1 반도체 패턴(NS1)으로, 제2 핀형 활성 영역(FA2) 상에 잔류하는 제2 채널 반도체층(PNS2)은 복수의 제2 반도체 패턴(NS2)으로 지칭할 수 있다. 복수의 제1 반도체 패턴(NS1) 사이에는 제1 서브 게이트 공간(GSS1)이 형성될 수 있고, 복수의 제2 반도체 패턴(NS2) 사이에 제2 서브 게이트 공간(GSS2)이 형성될 수 있다.
상기 복수의 희생층들(210)의 제거 공정은 희생층(210)과 채널 반도체층(PNS1, PNS2) 사이의 식각 선택비 차이를 이용한 습식 식각 공정일 수 있다.
도 11a 및 도 11b를 참조하면, 게이트 공간(GS)과 서브 게이트 공간(GSS1, GSS2)에 노출되는 표면들 상에 제1 및 제2 게이트 절연층(GI1, GI2)을 형성할 수 있다. 제1 게이트 절연층(GI1)은 복수의 제1 반도체 패턴(NS1)의 측벽(NSS1)을 둘러싸도록 형성되고, 제1 핀형 활성 영역(FA1)의 상면 및 소자 분리막(112) 및 딥 트렌치 절연막(114) 상에도 형성될 수 있다. 제2 게이트 절연층(GI2)은 복수의 제2 반도체 패턴(NS2)의 측벽(NSS2)을 둘러싸도록 형성되고, 제2 핀형 활성 영역(FA2)의 상면 및 소자 분리막(112) 및 딥 트렌치 절연막(114) 상에도 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제1 및 제2 게이트 절연층(GI1, GI2) 상에 콘포말하게 제1 물질층(122G1)을 형성할 수 있다. 제1 물질층(122G1)은 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2) 상에도 형성되고, 소자 분리막(112) 및 딥 트렌치 절연막(114) 상에도 형성될 수 있다.
예시적인 실시예들에서, 제1 물질층(122G1)은 복수의 제1 반도체 패턴(NS1) 사이의 제1 서브 게이트 공간(GSS1)을 모두 채우고, 복수의 제2 반도체 패턴(NS2) 사이의 제2 서브 게이트 공간(GSS2)을 모두 채울 수 있다.
예시적인 실시예들에서, 제1 물질층(122G1)은 제1 금속을 포함하는 금속 질화물, 상기 제1 금속을 포함하는 금속 탄화물, 및 상기 제1 금속을 포함하는 금속 탄질화물 중 적어도 하나를 포함할 수 있고, 상기 제1 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 물질층(122G1) 상에 게이트 공간(GS)을 채우는 마스크 물질층을 형성하고, 상기 마스크 물질층 상에 제1 핀형 활성 영역(FA1)과 오버랩되는 마스크 패턴을 형성하고, 상기 마스크 패턴을 사용하여 상기 마스크 물질층을 식각함으로써 마스크층(240)을 형성할 수 있다. 마스크층(240)은 복수의 제1 반도체 패턴(NS1)과 제1 핀형 활성 영역(FA1)을 커버할 수 있다. 한편, 복수의 제1 반도체 패턴(NS1) 사이의 제1 서브 게이트 공간(GSS1) 내에 제1 물질층(122G1)이 채워져 있으므로, 제1 서브 게이트 공간(GSS1) 내부로 마스크층(240) 물질이 채워지지 않을 수 있다.
예시적인 실시예들에서, 마스크층(240)은 카본계 절연 물질을 포함할 수 있다. 예를 들어, 마스크층(240)은 비교적 높은 카본 함량비를 갖는 물질로 이루어질 수 있다. 예를 들어, 마스크층(240)은 SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SOH(spin on hardmask), Si 함유 ARC(anti-reflective coating), SOG(spin on glass), APL(advanced planarization layer), ODL(organic dielectric layer) 등을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 14a 및 도 14b를 참조하면, 마스크층(240)을 식각 마스크로 사용하여 제2 핀형 활성 영역(FA2), 소자 분리막(112), 및 딥 트렌치 절연막(114) 상에 노출된 제1 물질층(122G1)을 제거할 수 있다.
예시적인 실시예들에서, 마스크층(240)을 사용한 제1 물질층(122G1)의 제거 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정에 의해 게이트 공간(GS)의 측벽 상에 및 복수의 제2 서브 게이트 공간(GSS2) 내에 배치된 제1 물질층(122G1)이 제거될 수 있다.
도 15a 및 도 15b를 참조하면, 마스크층(240)(도 14a 참조)을 제거할 수 있다.
이후, 제1 핀형 활성 영역(FA1) 상에서 게이트 공간(GS) 내에 배치된 제1 물질층(122G1)의 상면으로부터 일부 높이를 에치백 공정에 의해 제거할 수 있다. 제1 물질층(122G1)은 게이트간 절연층(152) 및 게이트 스페이서(132)의 상면보다 낮은 레벨에 배치되는 상면을 가질 수 있다. 한편, 상기 에치백 공정에서 복수의 제1 서브 게이트 공간(GSS1) 내에 배치된 제1 물질층(122G1) 부분들은 손상되거나 제거되지 않을 수 있다.
도 16a 및 도 16b를 참조하면, 제2 핀형 활성 영역(FA2) 상에 배치되는 복수의 제2 반도체 패턴(NS2) 상에 제2 물질층(124G2)을 형성하고, 제1 핀형 활성 영역(FA1) 상에 배치되는 제1 물질층(122G1) 상에 제4 물질층(124G1)을 형성할 수 있다.
예시적인 실시예들에서, 제2 물질층(124G2) 및 제4 물질층(124G1)은 제2 금속을 포함하는 금속 산화물, 상기 제2 금속을 포함하는 금속 산질화물, 상기 제2 금속을 포함하는 금속 산탄화물, 및 상기 제2 금속을 포함하는 금속 산탄질화물 중 적어도 하나를 포함할 수 있고, 상기 제2 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일부 예시에서, 제2 물질층(124G2)은 MxOyNz의 화학식을 가지며, M은 상기 제2 금속이며, 0.2 ≤ y ≤ 0.7, 0.3 ≤ x + z ≤ 0.8, 0 ≤ z ≤ 0.5일 수 있다.
예시적인 실시예들에서, 제2 물질층(124G2) 및 제4 물질층(124G1)을 형성하기 위한 공정은 산소를 포함하는 분위기에서 수행될 수 있거나, 산소를 반응물로 사용하는 형성 공정을 사용하여 수행될 수 있다. 다른 실시예들에서, 제2 물질층(124G2) 및 제4 물질층(124G1)을 형성하기 위하여, 산소를 포함하지 않는 분위기에서 예비 물질층을 우선 형성한 후, 후속적인 산화 공정(또는 산소를 포함하는 분위기로의 노출 공정)이 수행될 수도 있다. 또 다른 실시예들에서, 제2 물질층(124G2) 및 제4 물질층(124G1)을 형성하기 위한 공정은 산소를 포함하는 분위기에서 수행될 수 있거나, 산소를 반응물로 사용하는 형성 공정을 사용하여 수행될 수 있고, 이후 산소를 포함하는 분위기로의 노출이 더 수행될 수도 있다.
제4 물질층(124G1)은 복수의 제1 서브 게이트 공간(GSS1) 내부에 형성되지 않고 게이트 공간(GS1)에서 제1 물질층(122G1) 상에 배치될 수 있다. 또한 제2 물질층(124G2) 및 제4 물질층(124G1)을 형성하기 위한 공정에서, 제1 서브 게이트 공간(GSS1) 내에 배치된 제1 물질층(122G1)은 산화되거나 손상되지 않을 수 있다. 이에 따라 제2 물질층(124G2) 및 제4 물질층(124G1)이 상대적으로 높은 함량의 산소를 포함하는 반면, 제1 물질층(122G1)은 산소를 실질적으로 포함하지 않을 수 있다.
이후, 제2 물질층(124G2) 및 제4 물질층(124G1) 상에 제3 물질층(126G2) 및 제5 물질층(126G1)이 각각 형성될 수 있다. 제3 물질층(126G2) 및 제5 물질층(126G1)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2a 및 도 2b를 다시 참조하면, 제5 물질층(126G1) 및 제3 물질층(126G2) 상에 게이트 공간(GS)을 채우는 제1 매립 도전층(128G1) 및 제2 매립 도전층(128G2)을 형성하고, 게이트간 절연층(152)의 상면이 노출될 때까지 제1 매립 도전층(128G1) 및 제2 매립 도전층(128G2) 상부를 평탄화하여 제1 게이트 구조물(120G1) 및 제2 게이트 구조물(120G2)을 형성할 수 있다.
전술한 집적회로 장치(100)의 제조 방법에 따르면, 제1 서브 게이트 공간(GSS1) 및 제2 서브 게이트 공간(GSS2)을 채우는 제1 물질층(122G1)을 형성하고, 제2 서브 게이트 공간(GSS2) 내의 제1 물질층(122G1)을 제거할 수 있다. 이후 제1 물질층(122G1) 상에 및 제2 서브 게이트 공간(GSS2) 내에 산소 함량이 상대적으로 높은 물질을 사용하여 제4 물질층(124G1) 및 제2 물질층(124G2)을 형성할 수 있다. 상대적으로 큰 산소 함량을 갖도록 제2 물질층(124G2)을 형성하는 공정에서, 복수의 제1 서브 게이트 부분(120S1)에 배치되는 제1 물질층(122G1)이 원치 않게 산화되는 것을 방지할 수 있다. 따라서 제2 트랜지스터(TR2)는 감소된 누설 전류를 가짐과 동시에, 제1 트랜지스터(TR1)과 제2 트랜지스터(TR2) 각각의 문턱 전압을 정밀하게 제어할 수 있다. 따라서, 집적회로 장치(100)는 최적화된 성능을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 NS1, NS2: 반도체 패턴
120G1: 제1 게이트 구조물 120G2: 제2 게이트 구조물
122G1: 제1 물질층 124G2: 제2 물질층
126G2: 제3 물질층 124G1: 제4 물질층
126G1: 제5 물질층 128G1: 제1 매립 도전층
128G2: 제2 매립 도전층

Claims (10)

  1. 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역과 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴;
    상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴;
    상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각 사이의 제1 서브 게이트 공간을 채우는 제1 물질층을 포함하는, 제1 게이트 구조물; 및
    상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각 사이의 제2 서브 게이트 공간 내에 순차적으로 배치되는 제2 물질층 및 제3 물질층을 포함하는, 제2 게이트 구조물;을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제2 물질층에 포함된 물질은 상기 제1 물질층에 포함된 물질보다 더 큰 산소 함량을 갖는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 물질층은 상기 복수의 제1 반도체 패턴의 상기 제2 방향에 따른 측벽들 및 최상부의 제1 반도체 패턴의 상면 상에 배치되고,
    상기 제1 게이트 구조물은,
    상기 제1 물질층 상에 배치되고 상기 복수의 제1 반도체 패턴의 상기 제2 방향에 따른 측벽들을 둘러싸는 제4 물질층, 및
    상기 제4 물질층 상에 배치되고 상기 복수의 제1 반도체 패턴의 상기 제2 방향에 따른 측벽들을 둘러싸는 제5 물질층을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제3항에 있어서,
    상기 제4 물질층에 포함된 물질은 상기 제1 물질층에 포함된 물질보다 더 큰 산소 함량을 갖는 것을 특징으로 하는 집적회로 장치.
  5. 제3항에 있어서,
    상기 제1 물질층은 제1 두께를 가지고, 상기 제2 물질층은 상기 제1 두께보다 더 작은 제2 두께를 가지며,
    상기 제2 두께는 2 나노미터(nm) 이하이고,
    상기 제4 물질층의 두께는 상기 제2 물질층의 상기 제2 두께와 동일한 것을 특징으로 하는 집적회로 장치.
  6. 제3항에 있어서,
    상기 제1 게이트 구조물은 상기 제5 물질층을 둘러싸는 제1 매립 도전층을 더 포함하고,
    상기 제2 물질층은 상기 복수의 제2 반도체 패턴의 상기 제2 방향에 따른 측벽들 및 최상부의 제2 반도체 패턴의 상면 상에 배치되고,
    상기 제2 게이트 구조물은 상기 제3 물질층을 둘러싸는 제2 매립 도전층을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 제1 물질층은 제1 금속을 포함하는 금속 질화물, 상기 제1 금속을 포함하는 금속 탄화물, 및 상기 제1 금속을 포함하는 금속 탄질화물 중 적어도 하나를 포함하고,
    상기 제2 물질층은 제2 금속을 포함하는 금속 산화물, 상기 제2 금속을 포함하는 금속 산질화물, 상기 제2 금속을 포함하는 금속 산탄화물, 및 상기 제2 금속을 포함하는 금속 산탄질화물 중 적어도 하나를 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 제7항에 있어서,
    상기 제1 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함하고,
    상기 제2 금속은 티타늄, 탄탈륨, 니오븀, 몰리브덴, 및 텅스텐 중 적어도 하나를 포함하는 것을 특징으로 하는 집적회로 장치.
  9. 제7항에 있어서,
    상기 제2 물질층은 MxOyNz 의 화학식을 가지며, M은 상기 제2 금속이며, 0.2 ≤ y ≤ 0.7, 0.3 ≤ x + z ≤ 0.8인 것을 특징으로 하는 집적회로 장치.
  10. 기판으로부터 돌출되고 제1 방향으로 연장되는 제1 핀형 활성 영역;
    상기 기판으로부터 돌출되고 상기 제1 핀형 활성 영역으로부터 이격되어 상기 제1 방향으로 연장되는 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제1 반도체 패턴;
    상기 제2 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 제2 반도체 패턴;
    상기 제1 핀형 활성 영역 상에서 상기 제1 방향에 수직한 제2 방향으로 연장되며, 상기 복수의 제1 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제1 물질층을 포함하는, 제1 게이트 구조물; 및
    상기 제2 핀형 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 복수의 제2 반도체 패턴 각각의 상면과 바닥면을 둘러싸는 제2 물질층을 포함하는, 제2 게이트 구조물;을 포함하고,
    상기 제2 물질층에 포함된 산소의 함량이 상기 제1 물질층에 포함된 산소의 함량보다 더 큰 것을 특징으로 하는 집적회로 장치.
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