CN118160084A - 包括纳米片或纳米线晶体管的纳米结构 - Google Patents

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Abstract

根据本发明的纳米结构包括被配置成通过相反极性的载流子(诸如n和p型载流子)来传导电荷的一对纳米片或纳米线晶体管(1，1’)，其中这两个晶体管中的一者设置有内部间隔物(10)，而另一者没有设置内部间隔物。发明人发现，取决于电荷载流子的类型，省略内部间隔物可以提供器件导纳的出乎意料的改善，该改善超过了省略内部间隔物的负面影响。例如，在Si沟道PMOS纳米片晶体管(1’)中就是这种情况，而在Si沟道NMOS纳米片晶体管中(1)，内部间隔物的省略对寄生电容的负面影响超过了省略内部间隔物的任何益处。因此，本发明的优选实施例包括互补的NMOS和PMOS硅晶体管(1，1’)，其中NMOS具有内部间隔物(10)，而PMOS没有设置内部间隔物。

Description

包括纳米片或纳米线晶体管的纳米结构
技术领域
本发明涉及半导体加工，特别是纳米片或纳米线晶体管的制造。
背景技术
纳米片和纳米线技术已经开发了多年，是解决finFET技术在集成电路芯片上有源器件不断扩展要求方面的局限性的主要答案之一。在独立的纳米片或纳米线晶体管中，沟道由一个叠在另一个之上的一个或多个半导体片或线形成，栅极电介质以及栅极电极环绕在该片或线周围。术语“全环绕栅极”(GAA)也被用于这种类型的器件。这项技术将半导体行业推向所谓的5nm节点及更高节点的潜力已得到充分证明。
然而，在改善和微调纳米片和纳米线晶体管的性能方面，还需要应对进一步的挑战。一个方面与内部间隔物的使用有关：这些内部间隔物是与沟道片或线的入口段和出口段相邻地布置的介电材料部分，以降低晶体管的栅极与源极或漏极之间的寄生电容。
到目前为止，内部间隔物的存在被认为是纳米片或纳米线晶体管的必要要求，而不管器件中使用的材料或施加的电荷载流子的极性如何。然而，包括内部间隔物表示增加了制造工艺的复杂性。此外，间隔物对在沟道片或线中产生应力作出妥协。特别是内部间隔物的后一负面影响还没有得到充分的研究。因此，这一方面的改进见解将使设备的性能在总体上能够得以优化。
发明内容
本发明旨在提供对上文中强调的问题的解决方案。该目的是通过所附权利要求中公开的纳米结构来实现的。根据本发明的纳米结构包括被配置成通过相反极性的载流子(诸如n和p型载流子)来传导电荷的一对纳米片或纳米线晶体管，其中这两个晶体管中的一者设置有内部间隔物，而另一者没有设置内部间隔物。发明人意外地发现，取决于电荷载流子的类型，省略内部间隔物可以提供器件导纳的出乎意料的改善，该改善超过了省略内部间隔物的负面影响。例如，在Si沟道PMOS纳米片晶体管中就是这种情况，而在Si沟道NMOS纳米片晶体管中，内部间隔物的省略对寄生电容的负面影响超过了省略内部间隔物的任何益处。
因此，本发明的优选实施例包括互补的NMOS和PMOS硅沟道纳米片或纳米线晶体管，其中NMOS具有内部间隔物，而PMOS没有设置内部间隔物。
本发明更具体地涉及一种纳米结构，包括被配置成通过相反极性(例如，一个晶体管中的电荷载流子的极性与另一晶体管中的电荷载流子的极性相反)的电荷载流子来传导电荷的至少一对纳米片或纳米线场效应晶体管，每个晶体管包括沟道、栅极、源极和漏极，沟道包括一个或多个细长的半导体材料片或线，栅极包括栅极电介质以及栅极电极，并且源极和漏极包括位于所述一个或多个片或线的任一侧上的一定体积的半导体材料。
其特征在于，
所述一对晶体管中的第一晶体管包括：
在栅极电极和源极之间的介电内部间隔物，
在栅极电极和漏极之间的介电内部间隔物，
所述一对晶体管中的第二晶体管在栅极电极和源极或漏极之间不包括介电内部间隔物。
在上文中，栅极电介质优选地是介电层的薄堆叠，其将沟道片或线与栅极电极分隔开并且还存在于栅极电极与源极和漏极之间。“内部间隔物”被定义成作为栅极电介质的补充来将栅极电极与源极或漏极分隔开的介电材料部分，并且其厚度(在垂直于栅极电介质的方向上测量)优选地高于所述栅极电介质的厚度。
内部间隔物存在于“一个或多个片或线”的每个沟道片或线的任一侧上，在所述片或线的入口段和出口段(即片或线分别连接到源极和漏极的区段)的附近。
“一个或多个沟道片或线”包括最常见的布置，即多个纳米片或纳米线的堆叠，一个布置在另一个的顶部。但不排除其他配置。该措辞还包括其中沟道包括单个片或线的实施例。在多个片或线的堆叠中，内部间隔物位于该堆叠的相邻沟道片或线的入口段和出口段之间，并且优选地也位于该堆叠的底部片或线的入口段和出口段下方。
在根据本发明的纳米结构的纳米片或纳米线晶体管中，栅极电介质和栅极电极部分地或完全地环绕每个片或线。在独立器件中(例如图1至图4所示)，栅极电极和栅极电介质完全环绕在每个沟道片或线。在叉片结构中，栅极电介质和栅极电极部分地环绕沟道片或线。例如，在由堆叠的纳米片形成的叉片结构中(如图5所示)，栅极电介质和栅极电极环绕每个片的一个横向侧以及上侧和下侧，而该片的另一横向侧与将该叉片结构的各器件(例如互补的NMOS和PMOS晶体管)分隔开的介电壁相邻。
优选地，根据本发明的纳米结构的两个晶体管都是纳米片晶体管或都是纳米线晶体管。
根据一实施例，该对晶体管是互补的NMOS和PMOS晶体管，其中沟道由硅形成，并且其中NMOS晶体管设置有所述内部间隔物，而PMOS晶体管没有设置内部间隔物。
根据一实施例，该对晶体管是互补的NMOS和PMOS晶体管，其中沟道由锗形成，并且其中PMOS晶体管设置有所述内部间隔物，而NMOS晶体管没有设置内部间隔物。
在后两个实施例中的任一者中，SiGe层可以被提供在没有设置内部间隔物的晶体管下方。所述SiGe层可以包括掺杂剂元素，所述掺杂剂元素被配置成降低从没有设置内部间隔物的晶体管的源极到漏极的漏电流。
根据一实施例，包括内部间隔物的第一晶体管还在至少源极和漏极下方设置有底部隔离层，而在第二晶体管下方没有提供底部隔离层。根据一实施例，第一晶体管和第二晶体管被并排形成在半导体基板上。
根据一实施例，第一晶体管和第二晶体管被形成为叉片结构，包括将第一晶体管和第二晶体管分隔开的介电壁。
根据一实施例，第二晶体管被形成在第一晶体管的顶部上。
根据一实施例，(未设置有内部间隔物的)第二晶体管的沟道片或线在从源极到漏极的方向上的长度与栅极电极的长度相同。
本发明同样涉及包括一个或多个根据本发明的纳米结构的集成电路芯片。
附图说明
这些附图旨在用于说明目的，而不是实际器件的按比例表示。除非另外指明，沿图1a、2a等中标记为B-B和C-C的平面的截面分别被示出在图2b、3b等和图2c、3c等中。图1a和2a包括图例，指示用于p掺杂和n掺杂半导体材料的阴影线之间的差异。
图1a至1c解说了根据本发明实施例的一对硅NMOS和PMOS纳米片晶体管。
图2a至2c解说了另一实施例，其中与图1的实施例相比，PMOS晶体管的沟道长度已经缩短。
图3a至3c解说了根据本发明的一对NMOS和PMOS纳米片晶体管的实施例，其中底部隔离层被提供在整个NMOS晶体管的下方。
图4a至4c解说了根据本发明的一对NMOS和PMOS纳米片晶体管的实施例，其中底部隔离层被提供在NMOS晶体管的源极和漏极下方。
图5解说了根据本发明的一对NMOS和PMOS纳米片晶体管，它们布置在叉片纳米结构中。
具体实施方式
本发明涉及一种包括相反极性的晶体管对的纳米结构，其中这两个晶体管都是纳米片或纳米线晶体管，并且其中这两个晶体管中的一者设置有内部间隔物，而另一者没有设置内部间隔物。在本上下文中，纳米结构被定义成包括尺寸在纳米或几十纳米尺度上的组件的结构。本发明还涉及包括这种纳米结构的集成电路芯片。一个优选实施例涉及互补的Si沟道纳米片或纳米线晶体管，其中该对晶体管分别是在CMOS工艺布局中互连的NMOS和PMOS晶体管，NMOS设置有内部间隔物，PMOS没有设置内部间隔物。在这两个晶体管中的仅一个晶体管中应用内部间隔物的想法并非不言自明，并且本来预计这将对互连器件的功能有害。
内部间隔物的存在可能损害源极/漏极应力源的影响，从而使沟道无应变，这对沟道的导纳具有负面影响，并且从而对整个器件的性能产生负面影响，例如通过器件导通或关断时的延迟来表达。
发明人已经全面研究了对Si沟道NMOS和PMOS纳米片晶体管的这些影响。该研究证明，省略PMOS纳米片晶体管中的内部间隔物显著超过了这种省略的负面影响，而NMOS纳米片晶体管的情况并非如此。
图1a至1c示出了根据本发明的并排地放置在Si基板上的一对互补的NMOS和PMOS纳米片晶体管1和1’沿相互正交平面的2D横截面图，即NMOS晶体管1设置有内部间隔物10，而PMOS晶体管1’未设置有内部间隔物。NMOS晶体管1的结构是本领域技术人员已知的。下文概述了它的主要组件及其制造过程。
NMOS晶体管1构建在Si基板的p掺杂部2上，并且包括以下组件：p掺杂Si纳米片3的堆叠、栅极电介质4、环绕Si纳米片3的金属栅极电极5、源极6和漏极7。栅极电介质4可以是介电层的堆叠，诸如与Si纳米片3接触的中间层和在该中间层顶部上的高k介电层。中间层可以是氧化硅层，高k层可以是氧化铪层。该器件通过STI(浅沟槽隔离)氧化物8与相邻器件隔离。源极6和漏极7是一定体积的具有适当掺杂分布的外延地生长的n掺杂半导体材料，以便当正电压施加到栅极电极5时使电流能够流过纳米片沟道3。外部介电间隔物9被放置在栅极电极5的任一侧上。内部电介质间隔物10存在于形成在相邻沟道片3之间以及底部沟道片与基板2之间的横向凹陷中。内部间隔物10形成栅极电极5与源极和漏极6/7之间的附加的介电间隔物(作为栅极电介质4的补充)。
外部间隔物9是应用于生产该器件的替换栅极技术的结果，并且其本身是众所周知的，并且在下文中简要总结。外部间隔物9位于其侧翼的虚设栅极被形成在包括与SiGe牺牲纳米片间隔开的Si沟道片3的鳍形纳米片堆叠周围。鳍形堆叠的宽度例如可以在5至40nm的数量级。在虚设栅极就位的情况下，去除虚设栅极任一侧上的鳍形堆叠的部分，以通过从Si沟道纳米片3的横向表面开始的外延生长来产生将用源极和漏极的材料填充的空腔。实际上，可以沿着鳍形结构的长度放置若干个虚设栅极，以便在一行中产生若干个晶体管(图1b中只示出了其中一个)。然后在两个相邻的虚设栅极之间形成空腔和最终外延生长的源极和漏极6/7。
然而，在该外延生长步骤之前，SiGe纳米片被从侧面开槽，并且用电介质填充凹槽，从而形成内部间隔物10。然后，从Si纳米片的界面开始外延地生长Si，并填充空腔，从而形成源极区6和漏极区7。生长可以从两侧进行，即也可以从沿鳍形结构的长度方向布置的相邻器件的沟道片进行，但在图1b中未示出。
外延生长区6和7可以从顶部被开槽，以将其带到上部Si纳米片的水平，如图所示，并进行掺杂剂注入步骤(或者可以在外延生长期间中添加掺杂剂)。之后，去除虚设栅极(外部间隔物9保留)，并且同样地去除SiGe纳米片，从而使得Si纳米片3悬浮在源极和漏极6/7之间。然后，通过原子层沉积，在Si纳米片3以及内部间隔物10和外部间隔物9的暴露表面上形成栅极电介质堆叠4，随后形成环绕Si纳米片3的栅极电极5。
上述用于生产NMOS晶体管1的步骤可以在硬掩模覆盖要生产PMOS晶体管1’的区域的同时进行。然后在去除该硬掩模并产生覆盖NMOS晶体管1的第二硬掩模之后生产PMOS1’。或者，PMOS的制造可以在NMOS的制造之前完成。PMOS晶体管1’的相应组件由相同但带上标的附图标记2’、3’、4’等表示。用于生产PMOS1’的制造工艺与用于生产NMOS1的制造工艺相同，除了基板部2’和沟道片3’以及源极和漏极区6’和7’的掺杂类型不同(或者PMOS和NMOS这两者的沟道都可以由未掺杂的Si形成)。此外，源极和漏极区6’和7’是通过SiGe而不是Si的外延生长形成的，这与沟道片中应力的产生有关(见下文)。这些差异本身是已知的，并且不是本发明的特征。
特征差异在于如下事实：在PMOS制造工艺中跳过了形成内部间隔物10所需的步骤。这意味着在PMOS晶体管1’中，栅极电极5’与源极和漏极6’/7’之间的仅有间隔是薄栅极电介质4’。
如在附图中看到的，NMOS晶体管1的内部间隔物10存在来作为栅极电介质4的补充，但是它们比栅极电介质4更厚并且需要特定的工艺步骤，如上所述。在本上下文中，当纳米片或纳米线晶体管被称为包括内部间隔物时，这指的是优选地具有比栅极电介质4更高厚度的介电间隔物10。厚度上的差异可能不如附图中所示的明显。例如，栅极电介质可以具有大约2.5nm的厚度，而内部间隔物具有大约5nm的厚度(在垂直于栅极电介质的方向上测量)。较小或较大的差异或具有与栅极电介质相等厚度的内部间隔物不被排除在本发明的范围之外。当纳米片或纳米线晶体管被认为不包括内部间隔物时，如PMOS晶体管1’，这意味着只有栅极电介质4’将栅极电极5’与源极和漏极6’/7’分隔开。
在图2a至2c所示的实施例中，在PMOS制造工艺中进行了附加步骤，使Si纳米片3’和SiGe牺牲片这两者从侧面开槽到相同的程度，从而使沟道片3’的长度大致对应于栅极电极5的长度。这样做是为了使器件的有效栅极长度等于顶部(光刻/布局限定的)栅极长度。然而，很明显，SiGe牺牲片没有相对于Si纳米片3’被开槽，并且没有产生内部间隔物。如图1a所示的PMOS晶体管1’，栅极电极与源极和漏极之间的仅有分隔是栅极电介质堆叠4’。
因为内部间隔物10的功能是降低栅极和源极/漏极区之间的寄生电容，所以可以预期，与设置有内部间隔物的纳米片PMOS晶体管相比，PMOS晶体管1’中的这一寄生电容显著增加。事实上，发明人通过仿真确定，当省略内部间隔物时，NMOS和PMOS纳米片晶体管中的寄生电容都增加了约40％。这对沟道的有效导纳有负面影响。
另一方面，已知内部间隔物对在沟道片中产生应力是有害的。取决于电荷载流子的极性类型，这种应力可能有利于载流子迁移率，并且是由于沟道片与外延生长的源极和漏极区之间的晶格失配而产生的。然而，由于内部间隔物，出现了多个生长前沿，这导致外延地生长前沿的非理想合并，从而减小了沟道应力。因此，省略间隔物能够使沟道片应变到更高的程度。当NMOS和PMOS的沟道片3和3’两者都由Si形成时，拉伸应力的产生对NMOS有利，而压缩应力的形成对PMOS有利。前者很难实现，因为基本上没有比Si晶格常数更低的材料。然而，在PMOS中，通过使用SiGe或Ge作为源极和漏极的外延生长材料，这些材料具有比Si更高的晶格常数，可以产生压缩应力。
因此，与NMOS1(以Si作为源极/漏极材料)相比，图1和图2所示的PMOS1’(以SiGe作为源极/漏极材料)中省略间隔物的影响可能预期更高。发明人已经比较了当将NMOS和PMOS架构从标准结构(具有内部间隔物)切换到没有内部间隔物的结构时增强的应力对有效沟道导纳的影响。在增强的沟道应力的影响下，NMOS和PMOS这两者的有效导纳分别增加了6％和82％。虽然对NMOS的影响很小，但由于NMOS和PMOS之间的源极/漏极材料的上述差异，对PMOS的影响是显著的，并且超出了预期的差异。发现这种特殊的差异是由于与PMOS相比，NMOS中的载流子-离子散射过多。与NMOS的掺杂剂(磷)相比，PMOS中充当散射中心的掺杂剂(硼)的尺寸更小。
因此，尽管本来预期无论使用何种材料，由于省略内部间隔物而导致的有效导纳的任何改善都将被增加的寄生电容抵消，但发现情况并非总是如此，并且例如在图1和图2所示的PMOS晶体管1’的情况下，由于省略间隔物而增强的导纳明显超过了寄生电容增加的影响。
发明人通过计算反相器电路中互连的晶体管1和1’的组合延迟进行的仿真进一步说明了这一点。发现与其中两个器件都设置有内部间隔物的电路相比，用这些器件构建的反相器电路的反相器延迟改进了约22％。
此外，应该注意的是，当应用图2的实施例，即器件的有效栅极长度等于顶部(光刻/布局来限定的)栅极长度的实施例时，跳过内部间隔物有利于沟道应力前沿的工艺优势，由于外延体积的增强，应力增加了约35％。在计算器件延迟的上述变化时，没有考虑这种影响。当将这种影响纳入考虑时，反相器延迟可以预期降低约28％。
根据优选实施例，该对晶体管还至少在NMOS晶体管1的源极6和漏极7下方设置有底部隔离层，而在PMOS晶体管1’下方不设置底部隔离层。底部隔离层将进一步降低NMOS晶体管的寄生电容。包括底部隔离层是已知的，生产底部隔离层的方法也是已知的。下文概述了这些已知方法中的两种以及所得到的底部隔离层的外观，并且可以这样应用于制造根据本发明的纳米结构中的NMOS晶体管1的方法中。在图3a-3c所示的实施例中，可以是氮化硅层的底部隔离层20被形成在整个NMOS器件1下方，而SiGe层21被形成在PMOS器件1’下方。SiGe层21具有比施加在Si沟道片之间的牺牲SiGe纳米片更高的Ge含量。在形成鳍形纳米片堆叠之前，在该SiGe层21上形成牺牲SiGe纳米片和Si纳米片。在形成源极6和漏极7之后，并且在去除SiGe纳米片本身之前，更高Ge含量使得能够相对于SiGe纳米片选择性地蚀刻该层。在掩蔽PMOS的同时在NMOS上执行该选择性蚀刻，随后用底部隔离层20代替层21的经去除的SiGe材料。SiGe层21因此被保留在PMOS之下。根据一实施例，SiGe层21掺杂有n型掺杂元素，这减少了PMOS晶体管1’中从源极到漏极的泄漏。
根据图4a-4c所示的实施例，底部隔离层20仅存在于NMOS晶体管1的源极和漏极6/7下方。这可以通过从鳍形结构开始的工艺来实现，该鳍形结构包括Si基底部和SiGe和Si纳米片的堆叠，虚设栅极侧翼设置有由环绕鳍形结构的外部间隔物。然后通过适当的光刻和蚀刻工艺在外部间隔物的任一侧上将源极和漏极区开槽。蚀刻工艺在最下面的SiGe纳米片下方继续，从而在外部间隔物的任一侧上在Si基板中产生源极和漏极凹槽。然后，从侧面将SiGe纳米片开槽，随后共形地沉积氮化硅层，该氮化硅层填充源极和漏极凹槽以及较小的横向凹槽，从而形成内部间隔物10。氮化硅层被减薄，直到露出Si纳米片，从而在源极和漏极凹槽的底部留下底部隔离层20。然后通过外延沉积来形成源极和漏极，从而得到如图4b所示的NMOS结构。
图5解说了另一实施例，根据该实施例，NMOS和PMOS晶体管1和1’是叉片结构的一部分。上述不同组件在图5中用图1和图2中使用的相同附图标记来表示。该结构包括将两个晶体管1和1’分隔开的介电壁11。沿图5所示平面B-B和C-C的截面图可以与图1b和1c所示或图2b和2c所示相同。用于生产叉片结构的制造方法本身是已知的，因此在此不进行详细描述。叉片结构也可以在NMOS晶体管下方设置有底部隔离层20，或者在整个NMOS下方(如图3b和3c中)，或者仅在NMOS的源极和漏极下方(如图4b和4c中)。
本发明不限于并排布置在基板上的晶体管对1、1’，而是也适用于所谓的CFET结构，其中两个纳米片或纳米线晶体管一个被加工在另一个之上。CFET工艺是已知的，并且不需要在这里详细描述。根据本发明的CFET纳米结构通过在晶体管之一的制造工艺中省略内部间隔物制造步骤，而同样在晶体管中的一者中包括内部间隔物，而在另一者中不包括内部间隔物。可以在包括内部间隔物的晶体管下方提供底部隔离层。例如，根据本发明的CFET结构包括互补的Si沟道纳米片或纳米线NMOS和PMOS晶体管，其中PMOS晶体管被加工在NMOS晶体管的顶部上，并且其中底部隔离层被提供在至少NMOS晶体管的源极和漏极下方，而底部隔离层没有被提供在PMOS晶体管下方。
本发明不限于Si沟道器件。当沟道材料是锗时，上述效果中的一些可以被逆转。因此，本发明还包括互补的Ge基NMOS和PMOS晶体管，其中NMOS没有设置内部间隔物，并且其中PMOS设置有内部间隔物。
在上述任何一个实施例中，上述制造步骤是所谓的前道工序加工的一部分，并且随后是在晶体管1和1’顶部上形成的多个互连层中产生导电连接的已知步骤，从接触晶体管的源极、漏极和栅极(有时称为M0层)的局部互连开始并形成晶体管之间的互连，例如在反相器电路中耦合互补晶体管1和1’。这之后是在后道工序工艺中的层M1、M2等。这些互连层及其制造方法在本领域中是众所周知的，并且因此在此不进行详细描述。这些工艺的结果是完全可操作的集成电路芯片，包括根据给定布局来互连的多个晶体管和其他有源半导体器件。
尽管已经在附图和前面的描述中详细地说明并描述了本发明，但是此类说明和描述被认为是说明性或示例性的，而非限制性的。通过研究附图、本公开和所附权利要求，本领域技术人员可在实践要求保护的发明时理解和实施所公开的实施例的其他变型。在权利要求中，词语“包括”不排除其他要素或步骤，并且不定冠词一(“a”或“an”)不排除复数。在相互不同的从属权利要求中陈述某些措施的纯粹事实并不表示不能有利地使用这些措施的组合。权利要求中的任何附图标记不应被解释为限制范围。

Claims (12)

1.一种纳米结构，包括被配置成通过相反极性的电荷载流子来传导电荷的至少一对纳米片或纳米线场效应晶体管(1，1’)，每个晶体管包括沟道、栅极、源极和漏极，所述沟道包括一个或多个细长的半导体材料片或线(3，3’)，所述栅极包括栅极电介质(4，4’)以及栅极电极(5，5’)，并且所述源极(6，6’)和所述漏极(7，7’)包括位于所述一个或多个片或线的任一侧上的一定体积的半导体材料，
其特征在于，
-所述一对晶体管中的第一晶体管(1)包括：
·在所述栅极电极(5)和所述源极(6)之间的介电内部间隔物(10)，
·在所述栅极电极(5)和所述漏极(7)之间的介电内部间隔物(10)，-所述一对晶体管中的第二晶体管(1’)在所述栅极电极(5’)和所述源极或漏极(6’，7’)之间不包括介电内部间隔物。
2.根据权利要求1所述的纳米结构，其特征在于，所述晶体管中的每一者的沟道包括多个片(3，3’)或多个线，所述多个片(3，3’)或多个线一个堆叠在另一个的顶部。
3.根据权利要求1或2所述的纳米结构，其特征在于，所述一对晶体管是互补的NMOS和PMOS晶体管(1，1’)，其中所述沟道由硅形成，并且其中所述NMOS晶体管(1)设置有所述内部间隔物(10)，而所述PMOS晶体管(1’)没有设置内部间隔物。
4.根据权利要求1或2所述的纳米结构，其特征在于，所述一对晶体管是互补的NMOS和PMOS晶体管，其中所述沟道由锗形成，并且其中所述PMOS晶体管设置有所述内部间隔物(10)，而所述NMOS晶体管没有设置内部间隔物。
5.根据权利要求3或4所述的纳米结构，其特征在于，SiGe层(21)被设置在没有设置内部间隔物的晶体管下方。
6.根据权利要求5所述的纳米结构，其特征在于，所述SiGe层(21)包括掺杂剂元素，所述掺杂剂元素被配置成降低从没有设置内间隔物的晶体管的源极(6’)到漏极(7’)的漏电流。
7.根据前述权利要求中的任一项所述的纳米结构，其特征在于，包括内部间隔物(10)的第一晶体管(1)在至少所述源极和漏极(6，7)下方还设置有底部隔离层(20)，而在所述第二晶体管(1’)下方没有设置底部隔离层。
8.根据前述权利要求中的任一项所述的纳米结构，其特征在于，所述第一晶体管(1)和所述第二晶体管(1’)被并排形成在半导体基板上。
9.根据权利要求8所述的纳米结构，其特征在于，所述第一晶体管(1)和所述第二晶体管(1’)被形成为叉片结构，包括将所述第一晶体管和所述第二晶体管分隔开的介电壁(11)。
10.根据权利要求1至7中的任一项所述的纳米结构，其特征在于，所述第二晶体管被形成在所述第一晶体管的顶部上。
11.根据前述权利要求中的任一项所述的纳米结构，其特征在于，在所述第二晶体管中，沟道片或线(3’)在从源极到漏极的方向上的长度与所述栅极电极(5’)的长度相同。
12.一种集成电路芯片，其特征在于，包括一个或多个根据前述权利要求中的任一项所述的纳米结构。
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