TW202349504A - 半導體裝置及其製造方法 - Google Patents

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杜建德
劉致為
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Abstract

一種方法包括：在基板上形成半導體結構；對半導體結構執行第一蝕刻製程以在基板之上形成向上延伸的鰭形結構；執行第二蝕刻製程以修整鰭形結構以具有一倒梯形橫截面輪廓；在鰭形結構的多個對置區域上形成多個源極/汲極區域；在多個源極/汲極區域之間形成閘極結構。

Description

半導體裝置及其製造方法
無
半導體積體電路(integrated circuit，IC)產業已經歷指數式快速增長。IC材料及設計的技術進步已產生多代IC，其中每一代的電路比前一代更小且更複雜。然而，這些進步已使處理及製造IC的複雜性增加，且為了實現這些進步，需要IC處理及製造的類似發展。
在IC演進的過程中，功能密度(即，每晶片面積的互連裝置的數目)已大體上增大，而幾何大小(即，使用製造製程可生產的最小組件(或線))已減小。這個比例縮小程序通常藉由提高生產效率及降低相關聯成本來提供益處。此種比例縮小亦產生相對高的功率耗散值，此可藉由使用諸如互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裝置的低功率耗散裝置來解決。
無
以下揭示內容提供用於實現所提供標的之不同特徵的許多不同實施例或實例。組件及配置的特定實例將在下文描述以簡化本揭示內容。當然，這些僅為實例且不欲為限制性的。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方或上可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。另外，本揭示內容可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚的目的且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相關術語，諸如「在……下面」、「在……下」、「下部」、「在……之上」、「上部」及類似術語。空間相關術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
如本文所用，「左右」、「約」、「近似」或「實質上」可意味著在給定值或範圍的20百分比內或10百分比內或5百分比內。然而，熟習此項技術者將認識到，遍及描述所列舉的值或範圍僅為實例，且可利用縮小積體電路來減小。本文中給出的數量為近似值，意味著術語「左右」、「約」、「近似」或「實質上」可在未明確說明的情況下推斷。
除非另有定義，否則本文中所用的所有術語(包括技術及科學術語)具有與一般熟習本揭示內容所屬技術的人員通常所理解的意義相同的意義。將進一步理解，術語，諸如通常所用的詞典中所定義的那些術語，應解釋為具有與該些術語在相關技術及本揭示內容的上下文中的意義一致的意義，且不應從理想化或過度正式的意義上來解釋，除非本文中明確如此定義。
閘極全環(gate all around，GAA)電晶體結構可藉由任何方法來圖案化。舉例而言，該些結構可使用包括雙重圖案化製程或多次圖案化製程的一或多個光微影製程來圖案化。通常，雙重圖案化製程或多次圖案化製程組合光微影製程及自對準製程，從而允許創造具有例如小於使用單一的直接光微影製程另外可獲得的間距的間距的圖案。舉例而言，在一個實施例中，犧牲層形成於基板上方且使用光微影製程來圖案化。間隔物係使用自對準製程沿著圖案化的犧牲層形成。然後將犧牲層移除，且剩餘間隔物可接著用於對GAA結構進行圖案化。
本揭示內容係關於積體電路(integrated circuit，IC)結構及其形成方法。更特別地，本揭示內容的一些實施例係關於閘極全環(gate-all-around，GAA)裝置，該些GAA裝置包括經改良的隔離結構以減少自通道至基板的電流洩漏。GAA裝置包括閘極結構或其部分形成於通道區域的四個側面上(例如，包圍通道區域的一部分)的裝置。GAA裝置的通道區域可包括奈米片通道、棒形通道及/或其他合適的通道組態。在一些實施例中，GAA裝置的通道區域可具有垂直地間隔的多個水平奈米片或水平棒，從而使GAA裝置成為堆疊式水平GAA (stacked horizontal GAA，S-HGAA)裝置。本文中呈現的GAA裝置包括堆疊在一起的p型金屬氧化物半導體GAA裝置及n型金屬氧化物半導體GAA裝置。此外，GAA裝置可具有與單一的相連閘極結構或多個閘極結構相關聯的一或多個通道區域(例如，奈米片)。一般熟習此項技術者可認識到可自本揭示內容的態樣獲益的半導體裝置的其他實例。在一些實施例中，奈米片可視其幾何形狀而可互換地稱為奈米線、奈米板、奈米環或具有奈米級大小(例如，幾奈米)的奈米結構。然而，另外，本揭示內容的實施例亦可應用於多種金屬氧化物半導體電晶體(例如，互補場效電晶體(complementary-field effect transistor，CFET)及鰭式場效電晶體(fin field effect transistor，FinFET))。
本文中論述的一些實施例係在使用後閘極(gate-last)製程形成的奈米FET的上下文中論述。在其他實施例中，可使用先閘極(gate-first)製程。此外，一些實施例考慮用於諸如平面FET的平面裝置中或鰭式場效電晶體(fin field-effect transistor，FinFET)中的態樣。舉例而言，FinFET可包括在基板上的鰭狀物，該些鰭狀物充當FinFET的通道區域。類似地，平面FET可包括基板，基板的多個充當平面FET的通道區域。
在IC演進的過程中，提供GAA裝置以減少自通道至基板的電流洩漏。形成GAA裝置包括形成包括交替的通道層及犧牲層的鰭形結構、接著移除該些犧牲層以釋放該些通道層及接著環繞該些釋放的通道層形成閘極結構。然而，在用於移除犧牲層的蝕刻製程期間，蝕刻製程可非故意地修整通道層。通道層位置越高，通道層在蝕刻製程中蝕刻地越快，因此通道層可具有不同尺寸(即，關於寬度/厚度的非均勻通道大小)，此反過來產生奈米FET的V t變異且導致CMOS電路設計的問題。
因此，在各種實施例中，本揭示內容在移除犧牲層之前提供對鰭形結構的額外蝕刻製程。額外的蝕刻製程將鰭形結構修整為具有倒楔形輪廓。如先前所論述，用於移除犧牲層的後續蝕刻製程可能非故意地修整通道層，且非故意地修整第二通道層的蝕刻速率將自鰭頂部至鰭底部減小，此意味著通道層位置越高，在非故意修整中在通道層上發生的尺寸減小越大。然而，由於倒楔形輪廓，通道層位置越高，通道層越寬。因此，由倒楔形輪廓引起的通道層寬度差可充當幫助對抗由通道釋放蝕刻製程造成的尺寸減小差(即，蝕刻速率差)的平衡。因此，在執行通道釋放蝕刻製程之後，通道層中的尺寸差(例如，寬度/厚度差)可減小，由此改良通道層中的尺寸一致性，使得奈米FET中的Vt差可減小，且奈米FET中的每佔地面積的I ON可得到改良。
第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖及第12A圖根據本揭示內容的一些實施例圖示半導體裝置形成中的中間階段的平面圖(俯視圖)。第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖及第12B圖分別圖示自第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖及第12A圖中的參考橫截面B-B’獲得的橫截面圖。第1C圖、第2C圖、第3C圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖及第12C圖分別圖示自第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖及第12A圖中的參考橫截面C-C’獲得的橫截面圖。
參考第1A圖、第1B圖及第1C圖。提供基板100以用於形成奈米FET。基板100可為半導體基板，諸如體半導體、絕緣體上半導體基板(semiconductor-on-insulator，SOI)或類似者，該基板可為經摻雜(例如，具有p型或n型雜質)或未摻雜的。基板100可為晶圓，諸如矽晶圓。通常，SOI基板為形成於絕緣體層上的一層半導體材料。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置在基板，矽或玻璃基板，上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板100可為一材料，諸如III-V化合物半導體、II-VI化合物半導體或類似物。在一些實施例中，基板100的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、鎵錫、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，諸如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；其組合；或類似物。
基板100具有n型區域及p型區域。n型區域可用於形成n型裝置，諸如NMOS電晶體，例如，n型奈米FET，且p型區域可用於形成p型裝置，諸如PMOS電晶體，例如，p型奈米FET。n型區域可與p型區域實體地分開(未分開圖示)，且任何數目個裝置特徵(例如，其他主動裝置、摻雜區域、隔離結構等)可安置在n型區域與p型區域之間。
基板100可輕摻雜具有p型或n型雜質。可對基板100的上部部分執行反沖穿(anti-punch-through，APT)佈植以形成APT區域。在APT佈植期間，雜質可佈植在基板100中。雜質可具有與將後續形成於n型區域及p型區域中的每一者中的源極/汲極區域的導電型相反的導電型。APT區域可在奈米FET中的源極/汲極區域下延伸。APT區域可用於減少自源極/汲極區域至基板100的洩漏。在一些實施例中，APT區域中的摻雜濃度可在約10 18cm -3至約10 19cm -3的範圍內。
參考第2A圖、第2B圖及第2C圖。多層堆疊120 (參見第2B圖及第2C圖)形成於基板100上方。多層堆疊120包括第一半導體層101及在第一半導體層101之上的交替的第二半導體層120及第三半導體層103。第一半導體層101由第一半導體材料形成，該些第二半導體層102由第一半導體材料形成，且該些第三半導體層103由第三半導體材料形成。第一半導體材料、第二半導體材料及第三半導體材料可各自選自基板100的候選半導體材料。在一些實施例中，多層堆疊120包括具有第二半導體層102及第三半導體層103中的每一者的兩個層。應瞭解，多層堆疊120可包括任何數目個第二半導體層102及第三半導體層103。
在一些實施例中，第一半導體層101在組成上可不同於基板100且可用於在與基板100的界面處創造晶格應變。因此，第一半導體層101能夠可互換地稱為應變鬆弛緩衝(strain relaxed buffer，SRB)層。舉例而言，基板100可包括矽且實質上不含鍺，而第一半導體層101可包括矽鍺(SiGe)。在一些實施例中，第一半導體層101可由矽鍺(SiGe)製成，且特別地，由組合物Si (1-x)Ge x形成，其中x為在0至1範圍內的數字，指示鍺的原子百分比。舉例而言，Si 0.5Ge 0.5對應於具有百分之50鍺的矽鍺化合物。在一些實施例中，SRB層101具有鍺原子濃度梯度。舉例而言，SRB層101可具有隨著與基板50的頂表面的距離增大而減小的分級鍺原子濃度。
在一些實施例中，且如隨後將更詳細地描述，第一半導體層及第三半導體層101及103將被移除且第二半導體層102將經圖案化以在基板50上方形成奈米FET的通道區域。在一些實施例中，第二半導體層102可互換地稱為通道層，且第一半導體層及第三半導體層101及103可互換地稱為犧牲層(或虛設層)，該些犧牲層將在後續處理中移除以暴露第二半導體層102的頂表面及底表面。第一半導體層及第三半導體層101及103的第一半導體材料及第三半導體材料可由具有不同於第二半導體層102的高蝕刻選擇性的材料製成，使得可移除第一半導體層及第三半導體層101及103而不移除第二半導體層102。在一些實施例中，第三半導體層103可由與第一半導體層101不同的材料製成。在一些實施例中，第三半導體層103可由與第一半導體層101相同的材料製成。舉例說明而非限制，第二半導體層102的第二半導體材料可包括適合於n型裝置及p型裝置兩者的材料，諸如矽，且第一半導體層及第三半導體層101及103的第一半導體材料及第三半導體材料可包括矽鍺。在一些實施例中，第一半導體層101可具有比第三半導體層103厚的厚度。在一些實施例中，第三半導體層103中的處於較低位置的第三半導體層可具有比第三半導體層103中的處於較高位置的第三半導體層厚的厚度。
多層堆疊120的層中的每一者可藉由諸如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程來生長，藉由諸如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)或類似者的製程來沉積。該些層中的每一者可具有小厚度，諸如在約5 nm至約30 nm的範圍內的厚度。在一些實施例中，一些層(例如，第三半導體層103)形成為比其他層(例如，第二半導體層102)薄。舉例而言，在第三半導體層103為犧牲層(或虛設層)且第二半導體層102經圖案化以在n型區域及p型區域兩者中形成奈米FET的通道區域的一些實施例中，第一半導體層101或第三半導體層103可具有第一厚度，且第二半導體層102可具有第二厚度，且第二厚度比第一厚度小約30%至約60%。形成第二半導體層102至較小厚度允許通道區域以較大密度形成。在一些實施例中，第一半導體層101形成為比多層堆疊120中的其他層(例如，第二半導體層及第三半導體層102及103)厚。
參考第3A圖、第3B圖及第3C圖。在一些實施例中，對基板100及多層堆疊120執行第一蝕刻製程P1以形成溝槽T1。溝槽T1界定鰭條帶100a及在鰭條帶100a上的鰭形結構120a。鰭條帶100a為在基板100中圖案化的半導體條帶。鰭形結構120a包括一第一奈米結構101a、多個第二奈米結構102a及多個第三奈米結構103a，該些奈米結構分別包括第一半導體層、第二半導體層及第三半導體層101、102及103的剩餘部分。溝槽T1可藉由諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者或其組合的任何可接受的蝕刻製程來圖案化。蝕刻可為各向異性的。在一些實施例中，第一蝕刻製程P1可為乾式蝕刻，諸如反應離子蝕刻(reactive ion etch，RIE)製程。在一些實施例中，第一蝕刻製程P1可在一壓力下執行，該壓力在約3至8托的範圍內，諸如約3、4、5、6、7或8托。在一些實施例中，第一蝕刻製程P1可藉由使用含氯氣體作為蝕刻氣體來執行。在一些實施例中，第一蝕刻製程P1可藉由使用沒有含溴氣體的蝕刻氣體來執行。
鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a可藉由任何合適方法來圖案化。舉例而言，鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a可藉由使用包括雙重圖案化製程或多次圖案化製程的一或多種光微影製程來圖案化。通常，雙重圖案化製程或多次圖案化製程組合光微影製程及自對準製程，從而允許創造具有例如小於使用單一的直接光微影製程另外可獲得的間距的間距的圖案。舉例而言，在一些實施例中，犧牲層形成於基板上方且使用光微影製程來圖案化。間隔物係使用自對準製程沿著圖案化的犧牲層形成。然後移除犧牲層，且可將剩餘的間隔物用作硬遮罩層104以對鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a進行圖案化。在一些實施例中，硬遮罩層104 (或其他層)可保留在第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a上。在一些實施例中，硬遮罩層104可由諸如氧化矽的氧化物、諸如氮化矽的氮化物、類似物或其組合製成。在一些實施例中，在如第3C圖所示的橫截面圖中，鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a可各自具有在約8 nm至約40 nm的範圍內的寬度。在一些實施例中，鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a具有實質上相等的寬度。
參考第4A圖、第4B圖及第4C圖。淺溝槽隔離(shallow trench isolation，STI)區域105形成於基板100上方且橫向地圍繞鰭條帶100a，使得第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a可突出於STI區域105。在一些實施例中，STI區域105的頂表面與鰭條帶100a的頂表面共面(在製程變異內)。在一些實施例中，STI區域105的頂表面在鰭條帶100a的頂表面之上或下。在一些實施例中，STI區域105可將鄰近裝置的特徵分開。
STI區域105可藉由任何合適方法形成。舉例而言，絕緣材料可在基板100及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a上方形成。絕緣材料可為諸如氧化矽的氧化物、諸如氮化矽的氮化物、類似物或其組合，絕緣材料可藉由諸如高密度電漿CVD (high density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、類似者或其組合的化學氣相沉積(chemical vapor deposition，CVD)製程來形成。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，絕緣材料為藉由FCVD形成的氧化矽。退火製程可在絕緣材料形成後立即執行。在一些實施例中，絕緣材料形成，使得過量絕緣材料覆蓋第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a。儘管STI區域105各自圖示為單一層，但一些實施例可利用多個層。舉例而言，在一些實施例中，襯裡(未分開圖示)可首先沿著基板100、鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的表面形成。此後，諸如先前描述的那些材料的填充材料可在襯裡上方形成。
接著將移除製程應用於絕緣材料以移除第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a上方的過量絕緣材料。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。在硬遮罩層104保留在第一奈米結構、第二奈米結構及第三奈米結構s 101a、102a及103a上的實施例中，平坦化製程可暴露硬遮罩層104或移除硬遮罩層104。在平坦化製程之後，絕緣材料及硬遮罩層104或第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的頂表面共面(在製程變異內)。因此，硬遮罩層104或第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的頂表面經由絕緣材料暴露。在一些實施例中，沒有遮罩保留在第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a上。接著使絕緣材料凹陷以形成STI區域105。使絕緣材料凹陷，使得第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的至少一部分突出於絕緣材料。此外，STI區域105的頂表面可具有如圖示的平面、凸面、凹面(諸如碟形)或其組合。STI區域105的頂表面可藉由適當蝕刻而形成為平、凸及/或凹的。可使用任何可接受的蝕刻製程來移除絕緣材料，該蝕刻製程諸如對絕緣材料的材料具有選擇性(例如，以比鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的材料快的速率選擇性地蝕刻STI區域105的絕緣材料)的蝕刻製程。舉例而言，氧化物移除可使用稀釋的氫氯(dilute hydrofluoric，dHF)酸來執行。
先前描述的製程僅為可如何形成鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的一個實例。在一些實施例中，鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a可使用遮罩及磊晶生長製程來形成。舉例而言，介電層可在基板100的頂表面上方形成，且溝槽可經由介電層來蝕刻以暴露下伏的基板100。磊晶結構可在溝槽中以磊晶方式生長，且介電層可凹陷，使得磊晶結構突出於介電層以形成鰭條帶100a及/或基板100的頂表面。磊晶結構可包括先前描述的交替的半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構以磊晶方式生長的一些實施例中，磊晶生長的材料可在生長期間原位摻雜，此可消除先前及/或後續的佈植，儘管原位及佈植摻雜可一起使用。此外，適當的井(未分開圖示)可形成於基板100的頂表面、鰭條帶100a及/或基板100中。該些井可具有與將後續形成於鰭條帶100a中的源極/汲極區域的導電型相反的導電型。
在IC演進的過程中，可提供奈米FET以減少自通道至基板的電流洩漏。形成奈米FET可包括形成包括第一奈米結構101a及在第一奈米結構101a上的交替的第二奈米結構102a及第三奈米結構103a的鰭形結構120a (參見第3A圖～第3C圖)，然後移除第一奈米結構及第三奈米結構101a及103a (參見第11A圖～第11C圖)以釋放第二奈米結構102a，然後形成環繞釋放的第二奈米結構102a的閘極結構(參見第12A圖～第12C圖)。然而，在用於移除第一奈米結構及第三奈米結構101a及103a的後續蝕刻製程(亦稱作通道釋放製程)期間，蝕刻製程可能非故意地修整第二奈米結構102a。在通道釋放製程中，第二奈米結構10a位置越高，第二奈米結構102蝕刻地越快，因此第二奈米結構102a可具有不同尺寸(即，關於寬度/厚度的非均勻通道大小)，此反過來產生奈米FET的V t變異且導致CMOS電路設計的問題。
因此，各種實施例中的本揭示內容在通道釋放製程之前提供對鰭形結構120a的蝕刻製程P2(參見第5A圖～第5C圖)。蝕刻製程P2可修整鰭形結構120a以形成倒楔形橫截面輪廓P (參見第5C圖)。在一些實施例中，倒楔形橫截面輪廓P可互換地稱為倒梯形橫截面輪廓。此外，第二奈米結構102a越高，第二奈米結構102a在鰭形結構120a中的厚度越大(參見第5B圖及第5C圖，例如，厚度t2大於厚度t1)。第二奈米結構102a之間的厚度差由形成第二半導體層102的不同沉積步驟引起。請注意，第11A圖～第11C圖所示的用於移除第一奈米結構及第三奈米結構101a及103a的後續蝕刻製程(即，通道釋放製程)可能非故意地修整第二奈米結構102a，且蝕刻製程的蝕刻速率將自鰭頂部至鰭底部減小，此意味著第二奈米結構102a位置越高，在非故意修整中在第二奈米結構102a上發生的尺寸減小越大。然而，由於倒楔形輪廓P，第二奈米結構102a位置越高，第二奈米結構102a越大。因此，第二奈米結構102a之間的尺寸差可充當幫助對抗由通道釋放蝕刻製程造成的尺寸減小差(即，蝕刻速率差)的平衡。因此，在對倒楔形輪廓P執行通道釋放蝕刻製程之後，第二奈米結構102a之間的尺寸差(例如，寬度/厚度差)可減小，由此改良第二奈米結構102a中的尺寸一致性，使得第二奈米結構102a中的任何兩個之間的Vt差可減小，且奈米FET中的每佔地面積的I ON可得到改良。
參考第5A圖、第5B圖及第5C圖。對鰭形結構120a執行第二蝕刻製程P2以將鰭形結構120a修整為當在沿著垂直於第二奈米結構102a的縱向軸線的方向截取的橫截面中觀察時的倒楔形輪廓P。在一些實施例中，第二蝕刻製程P2可為乾式蝕刻，諸如反應離子蝕刻(reactive ion etch，RIE)製程。因此，倒楔形鰭形結構可藉由包括第一蝕刻製程P1 (參見第3A圖～第3C圖)及第二蝕刻製程P2 (參見第5A圖～第5C圖)的兩步RIE製程來形成。對鰭形結構120a執行的第二蝕刻製程P2的蝕刻速率隨著自鰭形結構120a的頂端向下的距離增大而提高。不同位準高度上的關於鰭形結構120a的第二蝕刻製程P2的蝕刻速率的變化可由鰭形結構120a的組成及/或第二蝕刻製程P2的壓力/蝕刻劑種類來控制。
確切地說，鰭形結構120a中的鍺原子濃度越高，第二蝕刻製程P2的蝕刻速率越大。在一些實施例中，第一奈米結構及第三奈米結構101a及103a可由矽鍺製成，且第二奈米結構102a可由矽製成。第一奈米結構101a可具有比第三奈米結構103a高的鍺原子濃度。舉例說明而非限制，第三奈米結構103a可具有在約5原子百分比至約30原子百分比的範圍內的鍺濃度，諸如約5、10、15、20、25、30或40原子百分比。在一些實施例中，第一奈米結構101a可具有在約0原子百分比至約100原子百分比的範圍內的鍺濃度，諸如約10、20、30、40、50、60、70、80、90或100原子百分比。在一些實施例中，第一奈米結構101a可具有隨著與基板50的頂表面的距離增大而減小的分級鍺原子濃度。在一些實施例中，第三奈米結構103a中的處於較低位置的第三奈米結構可具有比第三奈米結構103a中的處於較高位置的另一第三奈米結構高的鍺原子濃度。
在一些實施例中，由矽鍺製成的第三奈米結構103a可充當下伏的由矽製成的第二奈米結構102a的遮罩層。因此，當第三奈米結構103a縮短以暴露下伏的第二奈米結構102a時，第三奈米結構103a不能保護暴露的第二奈米結構102a，因此暴露的第二奈米結構102a隨後將被蝕刻。在一些實施例中，在第二蝕刻製程P2之後，第二奈米結構102a可具有與第三奈米結構103a的側壁毗連的傾斜側壁102s，如第5C圖所示。
在一些實施例中，第二蝕刻製程P2可藉由使用含氯氣體與含溴氣體的氣體混合物作為蝕刻氣體來執行。與第一蝕刻製程P1相比，蝕刻製程P2的蝕刻氣體可使用含溴氣體，而第一蝕刻製程P1不使用含溴氣體。舉例說明而非限制，第二蝕刻製程P2可使用Cl 2/HBr作為蝕刻氣體來執行。在一些實施例中，第二蝕刻製程P2可在高於第一蝕刻製程P1的壓力下執行，如第3A圖～第3C圖所示。舉例說明而非限制，第二蝕刻製程P2的壓力可在約8至12托的範圍內，諸如約8托、9托、10托、11托或12托。因為第二蝕刻製程P2的蝕刻氣體中的組分處在高壓狀態下，此又使該些組分彼此碰撞的機會增大，所以第二蝕刻製程P2傾向於為各向同性的。
鰭形結構120a的組成及第二蝕刻製程P2的壓力/蝕刻劑種類導致對鰭形結構120a的第二蝕刻製程P2的蝕刻速率隨著自鰭形結構120a的頂端向下的距離增大而提高，由此形成當在垂直於第二奈米結構102a的縱向軸線的方向上觀察時的倒楔形輪廓P。因此，如第5C圖所示，第二奈米結構102a中的下部奈米結構可具有比第二奈米結構102a中的上部奈米結構的寬度w2窄的寬度w1。確切地說，第二奈米結構102a中的下部奈米結構具有比第二奈米結構102a中的上部奈米結構的最大橫向尺寸小的最大橫向尺寸。在一些實施例中，當在垂直於第二奈米結構102a的縱向軸線的方向上觀察時，第二奈米結構102a中的下部奈米結構的最大橫向尺寸小於緊接第二奈米結構102a中的下部奈米結構的第二奈米結構102a中的上部奈米結構的橫向最小尺寸。在一些實施例中，第二奈米結構102a各自可具有傾斜側壁102s。因此，在第二奈米結構102a中的一者的下部位置中的橫向尺寸可小於在第二奈米結構102a中的該同一者的上部位置中的另一橫向尺寸。在一些實施例中，第二蝕刻製程P2將最少地消耗鰭條帶100a，且因此，當在垂直於第二奈米結構102a的縱向軸線的方向上觀察時，鰭條帶100a具有大於第二奈米結構102a的橫向尺寸w3。
參考第6A圖、第6B圖及第6C圖。虛設閘極層形成於鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a上。將形成虛設閘極106的虛設閘極層包括一虛設閘極介電層及在該虛設閘極介電層上方的一虛設閘極電極層。虛設閘極介電層可由諸如氧化矽、氮化矽、其組合或類似者的介電材料形成，介電材料可根據可接受技術來沉積或熱生長。虛設閘極電極層可由諸如以下各者的導電材料或非導電材料形成：非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似者，虛設閘極電極層可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD或類似者來沉積。
隨後，藉由任何可接受的蝕刻技術將形成於虛設閘極層上的硬遮罩層107的圖案轉印至虛設閘極層以形成虛設閘極106。虛設閘極106覆蓋第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的部分，該些部分將在後續處理中暴露以形成通道區域。確切地說，虛設閘極106沿著第二奈米結構102a的部分延伸，該些部分將經圖案化以形成通道區域102c (參見第6B圖)。虛設閘極106亦可具有垂直於鰭條帶100a的長度方向的長度方向(在製程變異內)。硬遮罩層107可視情況在圖案化之後諸如藉由任何可接受的蝕刻技術移除。在一些實施例中，硬遮罩層107可由諸如氮化矽、氮氧化矽、氧碳氮化矽(SiOCN)、類似物或其組合製成。
參考第7A圖、第7B圖及第7C圖。閘極間隔物108在第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a及硬遮罩層104上方及虛設閘極106及硬遮罩層107的暴露側壁上形成。閘極間隔物108可藉由保形地沉積一或多種介電材料且隨後蝕刻該(該些)介電材料來形成。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、氧碳氮化矽或類似物，該些材料可藉由諸如化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、原子層沉積(atomic layer deposition，ALD)、電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD)或類似者的保形沉積製程來形成。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，閘極間隔物108各自包括多個層，例如，第一間隔物層108A及第二間隔物層108B (參見第7B圖)。在一些實施例中，第一間隔物層108A及第二間隔物層108B由氧碳氮化矽(例如，SiO xN yC 1-x-y，其中x及y在0至1的範圍內)形成，其中第一間隔物層108A由組成與第二間隔物層108B類似或不同的氧碳氮化矽形成。可執行諸如乾式蝕刻、濕式蝕刻、類似者或其組合的任何可接受的蝕刻製程以對介電材料進行圖案化。蝕刻可為各向異性的。介電材料在蝕刻後具有留在虛設閘極106的側壁上的部分(因此形成閘極間隔物108)。在蝕刻之後，閘極間隔物108可具有筆直側壁(如圖示)或可具有彎曲側壁(未分開圖示)。
參考第8A圖、第8B圖及第8C圖。源極/汲極凹部R1形成於第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a中。在一些實施例中，源極/汲極凹部R1延伸穿過第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a且延伸到鰭條帶100a的頂表面而不蝕刻鰭條帶100a。在一些實施例中，源極/汲極凹部R1亦可延伸至鰭條帶100a中，使得源極/汲極凹部R1的底表面安置在STI區域105的頂表面下；或類似情況。源極/汲極凹部R1可藉由使用諸如RIE、NBE或類似者的乾式蝕刻製程對第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a進行蝕刻來形成。在一些實施例中，蝕刻可為各向異性的。閘極間隔物108及虛設閘極106在用於形成源極/汲極凹部R1的蝕刻製程期間共同遮蔽鰭條帶100a及/或第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的部分。單一蝕刻製程可用於對第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a中的每一者進行蝕刻，或多個蝕刻製程可用於對第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a進行蝕刻。定時蝕刻製程可用於在源極/汲極凹部R1達到所要深度之後停止源極/汲極凹部R1的蝕刻。
視情況，內部間隔物109形成於第一奈米結構及第第三奈米結構101a及103a的剩餘部分的側壁(例如，由源極/汲極凹部R1暴露的那些側壁)上。如隨後將更詳細地描述，源極/汲極區域將隨後形成於源極/汲極凹部R1中，且第一奈米結構及第三奈米結構101a及103a隨後將由對應的閘極結構替換。內部間隔物109充當隨後形成的源極/汲極區域與隨後形成的閘極結構之間的隔離特徵。此外，內部間隔物109可用於實質上防止對藉由後續蝕刻製程而隨後形成的源極/汲極區域的傷害，後續蝕刻製程諸如用於隨後移除第一奈米結構及第三奈米結構101a及103a的蝕刻製程。
作為形成內部間隔物109的一實例，源極/汲極凹部R1可橫向地擴展。確切地說，由源極/汲極凹部R1暴露的第一奈米結構及第三奈米結構101a及103a的側壁的部分可相對於第二奈米結構102a的側壁102w (參見第8B圖)凹入。儘管第一奈米結構及第三奈米結構101a及103a的側壁圖示為筆直的，但該些側壁可為凹或凸的。可藉由任何可接受的蝕刻製程來使側壁凹陷，該蝕刻製程諸如對第一奈米結構及第三奈米結構101a及103a的材料具有選擇性(例如，以比第二奈米結構102a的材料快的速率選擇性地蝕刻第一奈米結構及第三奈米結構101a及103a的材料)的蝕刻製程。在一些實施例中，可蝕刻鄰近於第二奈米結構102a的奈米結構102a的部分。蝕刻可為各向同性的。舉例而言，當第二奈米結構102a由矽形成且第一奈米結構及第三奈米結構101a及103a由矽鍺形成時，蝕刻製程可為使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH 4OH)或類似物的濕式蝕刻。在一些實施例中，蝕刻製程可為使用諸如氟化氫(HF)氣體的基於氟的氣體的乾式蝕刻。在一些實施例中，相同的蝕刻製程可連續地執行以形成源極/汲極凹部R1且使第一奈米結構及第三奈米結構101a及103a的側壁凹陷。
隨後，可藉由保形地形成一絕緣材料且隨後蝕刻該絕緣材料來形成內部間隔物109。絕緣材料可為氮化矽、矽碳氮化物(SiCN)、氧碳氮化矽(SiOCN)、氮氧化矽，或可利用任何合適材料，諸如具有小於約3.5的k值的低介電常數(低k)材料。可藉由諸如ALD、CVD或類似者的保形沉積製程來沉積絕緣材料。絕緣材料的蝕刻可為各向異性的。舉例而言，蝕刻製程可為乾式蝕刻，諸如RIE、NBE或類似者。儘管內部間隔物109的外側壁圖示為相對於閘極間隔物108的側壁齊平，但內部間隔物109的外側壁可延伸超出閘極間隔物108的側壁或自閘極間隔物108的側壁凹陷。換言之，內部間隔物109可部分填充、完全填充或過度填充側壁凹部。此外，儘管內部間隔物109的側壁圖示為筆直的，但內部間隔物109的側壁可為凹或凸的。
參考第9A圖、第9B圖及第9C圖。磊晶源極/汲極區域110形成於源極/汲極凹部R1中。磊晶源極/汲極區域110形成於源極/汲極凹部R1中，使得每一虛設閘極106 (及對應的通道區域102c)安置在磊晶源極/汲極區域110之間。在一些實施例中，閘極間隔物108及內部間隔物 109用於將磊晶源極/汲極區域110分別與虛設閘極106及第二奈米結構102a分開恰當的橫向距離，使得磊晶源極/汲極區域110不因為所得奈米FET的後續形成的閘極而短路。磊晶源極/汲極區域110的材料可經選擇以在各自的通道區域102c中施加應力，由此改良效能。
磊晶源極/汲極區域110以磊晶方式在源極/汲極凹部R1中生長。磊晶源極/汲極區域110可包括適合諸如n型裝置的任何可接受的材料。舉例而言，n型區域中的磊晶源極/汲極區域110可包括對通道區域102c施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜的碳化矽、磷化矽或類似物。n型區域中的磊晶源極/汲極區域110可被稱為「n型源極/汲極區域」。磊晶源極/汲極區域110可包括適合諸如p型裝置的任何可接受的材料。舉例而言，p型區域中的磊晶源極/汲極區域110可包括對通道區域102c施加壓縮應變的材料，諸如矽鍺、硼摻雜的矽鍺、鍺、鍺錫或類似物。p型區域中的磊晶源極/汲極區域110可被稱為「p型源極/汲極區域」。磊晶源極/汲極區域110、第二奈米結構102a及/或鰭條帶100a可佈植具有雜質，接著進行退火製程。該些源極/汲極區域可具有在約10 19cm -3至約10 21cm -3的範圍內的雜質濃度。在一些實施例中，磊晶源極/汲極區域110可在生長期間經原位摻雜。磊晶源極/汲極區域110可具有自鰭條帶100a及第一奈米結構、第二奈米結構及第三奈米結構101a、102a及103a的相應表面升高的表面，且可具有小面。
參考第10A圖、第10B圖及第10C圖。層間介電質(inter-layer dielectric，ILD)層111安置在磊晶源極/汲極區域110、閘極間隔物108、硬遮罩層107及虛設閘極106上方。ILD層111可由一介電材料形成，可藉由諸如CVD、電漿增強CVD (plasma-enhanced CVD，PECVD)、FCVD或類似者的任何合適方法來沉積該介電材料。可接受的介電材料可包括氧化矽、氮化矽、磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物。可使用由任何可接受的製程形成的其他絕緣材料。
在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL) 114可形成於ILD層111與磊晶源極/汲極區域110、閘極間隔物108及硬遮罩層107或虛設閘極106之間。CESL 114可由對於ILD層111的蝕刻具有高蝕刻選擇性的介電材料形成，該介電材料諸如氮化矽、氧化矽、氮氧化矽或類似物。CESL 114可藉由諸如CVD、ALD或類似者的任何合適方法形成。
隨後，執行移除製程以使ILD層111的頂表面與硬遮罩層107或虛設閘極106的頂表面一樣高。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者。平坦化製程亦可移除虛設閘極106上的硬遮罩層107，及沿著硬遮罩層107的側壁的閘極間隔物108的部分。在平坦化製程之後，閘極間隔物108、ILD層111、CESL 111及硬遮罩層107或虛設閘極106的頂表面共面(在製程變異內)。因此，硬遮罩層107或虛設閘極106的頂表面經由ILD層111暴露。在一些實施例中，硬遮罩層107保留，且平坦化製程使ILD層111的頂表面與硬遮罩層107的頂表面一樣高。
參考第11A圖、第11B圖及第11C圖。硬遮罩層107及虛設閘極106在蝕刻製程中被移除，使得凹部R2形成。在一些實施例中，蝕刻製程可為各向異性乾式蝕刻製程。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，其以比ILD層111、CESL 114及閘極間隔物108快的速率選擇性地蝕刻虛設閘極106 (參見第10B圖及第10C圖)。在移除期間，當蝕刻虛設閘極106時，硬遮罩層104 (參見第10B圖)可用作蝕刻終止層。接著移除硬遮罩層104的暴露部分。凹部R2暴露及/或上覆於奈米結構103a的部分。
接著移除第一奈米結構及第二奈米結構101a及103a的剩餘部分以擴展凹部R2，使得開口O1 (參見第11B圖及第11C圖)形成於第二奈米結構102a之間。第一奈米結構及第二奈米結構101a及103a的剩餘部分(參見第10B圖及第10C圖)可藉由第三蝕刻製程P3來移除，第三蝕刻製程P3以比第二奈米結構102a的材料快的速率選擇性地蝕刻第一奈米結構及第二奈米結構101a及103a的材料。因此，第三蝕刻製程P3可選擇性地移除犧牲奈米結構101a、103c，同時在閘極溝槽中留下奈米結構102a以充當GAA電晶體的通道層。第三蝕刻製程P3可因此可互換地稱為通道釋放製程。在一些實施例中，第三蝕刻製程P3可為使用諸如基於氟的氣體(例如，全氟甲烷(CF 4)氣體)的乾式蝕刻製程，且可為各向異性的。在一些實施例中，第三蝕刻製程P3可為各向同性的。舉例而言，當第一奈米結構及第二奈米結構101a及103a由矽鍺形成且第二奈米結構102a由矽形成時，蝕刻製程可為使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH 4OH)或類似物的濕式蝕刻。
第三蝕刻製程P3可能非故意地修整第二奈米結構102a的側壁102s (參見第11C圖)。非故意地修整第二奈米結構102a的蝕刻速率自較高位置至較低位置減小，此意味著第二奈米結構102a位置越高，在非故意修整中發生在第二奈米結構102a上的寬度減小越大。然而，由於倒楔形輪廓，第二奈米結構102a位置越高，第二奈米結構102a越寬。因此，由倒楔形輪廓引起的寬度差可充當幫助對抗由通道釋放蝕刻製程造成的尺寸減小差(即，蝕刻速率差)的平衡。因此，在對倒楔形輪廓P (參見第5C圖)執行第三蝕刻製程P3之後，第二奈米結構102a之間的寬度差度可減小，由此改良第二奈米結構102a中的尺寸一致性，使得第二奈米結構102a之間的Vt差可減小且奈米FET中的每佔地面積的I ON可得到改良。在一些實施例中，在第三蝕刻製程P3之後，第二奈米結構102a中的下部奈米結構的寬度w1可比第二奈米結構102a中的上部奈米結構的寬度w2窄，但接近寬度w2，使得奈米FET中的Vt差可忽略不計。在一些實施例中，在第三蝕刻製程P3之後，第二奈米結構102a中的下部奈米結構的寬度w1可與第二奈米結構102a中的上部奈米結構的寬度w2實質上相同。
在一些實施例中，在第三蝕刻製程P3之前，第二奈米結構102a越高，第二奈米結構102a在鰭形結構120a中的厚度越大。舉例而言，第二奈米結構102a中的下部奈米結構具有比第二奈米結構102a中的上部奈米結構的厚度t2薄的厚度t1。此外，第三蝕刻製程P3造成的非故意地修整第二奈米結構102a的蝕刻速率自較高位置至較低位置減小，此意味著第二奈米結構102a位置越高，在第三蝕刻製程P3中發生在第二奈米結構102a上的厚度減小越大。然而，上部奈米結構厚度t2大於下部奈米結構厚度t1，且因此厚度差可充當幫助對抗第三蝕刻製程P3所造成的厚度減小差(即，蝕刻速率差)的平衡。因此，在對鰭形結構120a執行第三蝕刻製程P3之後，第二奈米結構102a之間的厚度差可減小，由此改良第二奈米結構102a中的尺寸一致性，使得第二奈米結構102a中的任何兩個之間的Vt差可減小且奈米FET中的每佔地面積的I ON可得到改良。在一些實施例中，在第三蝕刻製程P3之後，第二奈米結構102a中的下部奈米結構的厚度t1可比第二奈米結構102a中的上部奈米結構的厚度t2薄，但接近厚度t2，使得奈米FET中的Vt差可忽略不計。在一些實施例中，在第三蝕刻製程P3之後，第二奈米結構102a中的下部奈米結構的厚度t1可與第二奈米結構102a中的上部奈米結構的厚度t2實質上相同。
參考第12A圖～第12C圖。閘極介電層112形成於凹部R2中。閘極電極層113形成於閘極介電層112上。閘極介電層112及閘極電極層113為替換閘極的層，且每一者環繞第二奈米結構102a的所有(例如，四個)側面(參見第12C圖)。
閘極介電層112安置在以下各者上：鰭條帶100a的頂表面；第二奈米結構102a的頂表面102t、側壁102s及底表面102b；及閘極間隔物108的側壁。閘極介電層112亦可形成於ILD 111及閘極間隔物108的頂表面上。閘極介電層112可包括諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、其組合、其多層或類似者。閘極介電層112可包括具有大於約7.0的k值的介電材料，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及其組合。儘管在第12A圖～第12C圖中圖示出單層的閘極介電層112，但閘極介電層112可包括任何數目個界面層及任何數目個主要層。
閘極電極層113可包括含金屬的材料，諸如鈦、氮化鈦、氧化鈦、鎢、鈷、釕、鋁、其組合、其多層或類似物。儘管在第12A圖～第12C圖中圖示出單層的閘極電極層113，但閘極電極層113可包括任何數目個工作函數調諧層、任何數目個阻障層、任何數目個膠層及填充材料。
參考第11D圖及第12D圖。第11D圖根據本揭示內容的一些替代實施例圖示處在對應於第11A圖～第11C圖的階段的另一奈米FET以圖示在第三蝕刻製程P3之後的第二奈米結構(即，通道層)的不同輪廓。第12D圖根據本揭示內容的一些替代實施例圖示處在對應於第12A圖～第12C圖的階段的另一奈米FET以圖示在形成替換閘極之後的奈米FET的不同輪廓。
如第11D圖所示，在第三蝕刻製程P3之後，第二奈米結構102a可被消耗，使得當在垂直於第二奈米結構102a的縱向軸線的方向上觀察時，奈米結構102a中的任何兩個可實質上具有彼此相同的橫向尺寸或彼此相同的厚度。在一些實施例中，第二奈米結構102a各自可具有垂直側表面，如第11D圖所示。因此，第二奈米結構102a中的尺寸一致性可得到改良，此又使第二奈米結構102a中的任何兩個之間的Vt差減至最小且使奈米FET中的每佔地面積的I ON達到最大。如第12D圖所示，在形成替換閘極的閘極介電層112及閘極電極層113之後，閘極介電層112作為第二奈米結構102a的垂直側壁102s的襯裡。在一些實施例中，第二奈米結構102a上的閘極介電層112的垂直部分可彼此重疊且可具有彼此相同的垂直尺寸。
因此，基於以上論述，可以看出，本揭示內容提供多個優點。然而，要理解，其他實施例可提供多個額外優點，且並非所有優點都要在本文中揭示，且沒有特定優點係所有實施例必需的。一個優點為GAA FET的通道尺寸一致性可得到改良。另一優點為接通電流(I ON)可由於改良的通道尺寸一致性而增大。
在一些實施例中，一種方法包括：在一基板上形成一半導體結構；對該半導體結構執行一第一蝕刻製程以在該基板之上形成向上延伸的一鰭形結構；執行一第二蝕刻製程以修整該鰭形結構以具有一倒梯形橫截面輪廓；在該鰭形結構的多個對置區域上形成多個源極/汲極區域；在該些源極/汲極區域之間形成一閘極結構。在一些實施例中，在比該第一蝕刻製程高的一壓力下執行該第二蝕刻製程。在一些實施例中，藉由使用包括一含溴氣體的一氣體混合物來執行該第二蝕刻製程，但該第一蝕刻製程不使用該含溴氣體。在一些實施例中，該方法進一步包括：在執行該第一蝕刻製程之後且在執行該第二蝕刻製程之前，圍繞該鰭形結構的一下部部分形成一淺溝槽隔離結構。在一些實施例中，在該基板上形成該半導體結構包含：交替地沉積多種犧牲材料及多種通道材料以在該基板上形成一多層堆疊，且該鰭形結構包含交替的多個犧牲層及多個通道層，該些犧牲層包含該些犧牲材料的多個剩餘部分且該些通道層包含該些通道材料的多個剩餘部分。在一些實施例中，該些犧牲層中的處於一較低位置的一第一犧牲層具有比該些犧牲層中的處於一較高位置的一第二犧牲層高的一鍺原子濃度。在一些實施例中，該些犧牲層中的該第一犧牲層具有在約40至100原子百分比的一範圍內的一鍺原子濃度，且該些犧牲層中的該第二犧牲層具有在約5至40原子百分比的一範圍內的一鍺原子濃度。在一些實施例中，該些犧牲層中的該第一犧牲層的該鍺原子濃度隨著與該基板的一距離增大而減小。在一些實施例中，該些犧牲層中的處於一較低位置的一第一犧牲層具有比該些犧牲層中的處於一較高位置的一第二犧牲層厚的一厚度。
在一些實施例中，一種方法包括：在一基板上交替地沉積多個第一半導體層及多個第二半導體層，該些第一半導體層中的處於一較低位置的一第一半導體層具有比該些第一半導體層中的處於一較高位置的一第二第一半導體層高的一鍺原子濃度；在一第一壓力下對該些第一半導體層及該些第二半導體層執行一第一蝕刻製程以在該基板上形成一鰭形結構，該鰭形結構具有交替的多個第一奈米結構及多個第二奈米結構，該些第一奈米結構包含該些第一半導體層的多個剩餘部分，且該些第二奈米結構包含該些第二半導體層的多個剩餘部分；使用一含溴氣體，在高於該第一壓力的一第二壓力下對該鰭形結構執行一第二蝕刻製程；在該鰭形結構的任一側上形成多個磊晶結構；移除該鰭形結構的該些第一奈米結構，使得該鰭形結構的該些第二奈米結構懸掛在該基板上方；形成一閘極結構以圍繞該些懸掛的第二奈米結構中的每一者。在一些實施例中，該第一蝕刻製程及該第二蝕刻製程均為反應離子蝕刻製程。在一些實施例中，該第二蝕刻製程蝕刻製程具有自一上部位置至一下部位置減小的一蝕刻速率。在一些實施例中，該第二壓力在約8至12托的一範圍內。在一些實施例中，該含溴氣體包含HBr氣體。在一些實施例中，藉由使用沒有該含溴氣體的一蝕刻氣體來執行該第一蝕刻製程。在一些實施例中，在執行該第二蝕刻製程之後，該鰭形結構的一下部部分具有比該鰭形結構的一上部部分小的一橫向尺寸。
在一些實施例中，一種半導體裝置包括一基板、多個源極/汲極區域、多個通道層及一閘極結構。該些源極/汲極區域在該基板之上。該些通道層在一第一方向上在該些源極/汲極區域之間延伸且配置在實質上垂直於該基板的一頂表面的一第二方向上。當在沿著垂直於該第一方向的一第三方向截取的一橫截面中觀察時，該些通道層中的一第一通道層具有比該些通道層中的一第二通道層的一橫向尺寸小的一橫向尺寸。該閘極結構沿著該第三方向延伸且圍繞該些通道層中的該第一通道層及該第二通道層中的每一者。在一些實施例中，該些通道層中的下部通道層具有比該些通道層中的上部通道層小的一厚度。在一些實施例中，該些通道層中的該第一通道層處在比該些通道層中的該第二通道層低的一位置上。在一些實施例中，該些通道層各自具有一傾斜側表面。
前述內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，該些技術者可容易將本揭露用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此等等效構造不背離本揭露的精神及範疇，且該些技術者可在不背離本揭露的精神及範疇的情況下作出本文中的各種改變、取代及改動。
100:基板 100a:鰭條帶 101:第一半導體層/應變鬆弛緩衝(SRB)層 101a:第一奈米結構 102:第二半導體層 102a:第二奈米結構 102b:底表面 102c:通道區域 102s:側壁 102t:頂表面 102w:側壁 103:第三半導體層 103a:第三奈米結構 104:硬遮罩層 105:淺溝槽隔離(STI)區域 106:虛設閘極 107:硬遮罩層 108:閘極間隔物 108A:第一間隔物層 108B:第二間隔物層 109:內部間隔物 110:磊晶源極/汲極區域 111:層間介電質(ILD)層 112:閘極介電層 113:閘極電極層 114:接觸蝕刻終止層(CESL) 120:多層堆疊 120a:鰭形結構 B-B’:橫截面 C-C’:橫截面 O1:開口 P:倒楔形橫截面輪廓 P1:第一蝕刻製程 P2:第二蝕刻製程 P3:第三蝕刻製程 R1:源極/汲極凹部 R2:凹部 T1:溝槽 t1:厚度 t2:厚度 w1:寬度 w2:寬度 w3:橫向尺寸
本揭示內容的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。請注意，根據產業中的標準方法，各種特徵未按比例繪製。實際上，為了論述清楚起見，各種特徵的尺寸可任意地增大或減小。 第1A圖至第12D圖根據本揭示內容的一些實施例圖示半導體裝置形成中的中間階段的示意視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:基板
100a:鰭條帶
102a:第二奈米結構
102b:底表面
102s:側壁
102t:頂表面
105:淺溝槽隔離(STI)區域
108:閘極間隔物
112:閘極介電層
113:閘極電極層
C-C’:橫截面
O1:開口
R2:凹部

Claims (20)

  1. 一種半導體裝置的製造方法，該方法包含以下步驟： 在一基板上形成一半導體結構； 對該半導體結構執行一第一蝕刻製程以在該基板之上形成向上延伸的一鰭形結構； 執行一第二蝕刻製程以修整該鰭形結構以具有一倒梯形橫截面輪廓； 在該鰭形結構的多個對置區域上形成多個源極/汲極區域；及 在該些源極/汲極區域之間形成一閘極結構。
  2. 如請求項1所述之方法，其中在比該第一蝕刻製程高的一壓力下執行該第二蝕刻製程。
  3. 如請求項1所述之方法，其中藉由使用包括一含溴氣體的一氣體混合物來執行該第二蝕刻製程，但該第一蝕刻製程不使用該含溴氣體。
  4. 如請求項1所述之方法，該方法進一步包含以下步驟： 在執行該第一蝕刻製程之後且在執行該第二蝕刻製程之前，圍繞該鰭形結構的一下部部分形成一淺溝槽隔離結構。
  5. 如請求項1所述之方法，其中在該基板上形成該半導體結構之步驟包含以下步驟：交替地沉積多種犧牲材料及多種通道材料以在該基板上形成一多層堆疊，且該鰭形結構包含交替的多個犧牲層及多個通道層，該些犧牲層包含該些犧牲材料的多個剩餘部分且該些通道層包含該些通道材料的多個剩餘部分。
  6. 如請求項5所述之方法，其中該些犧牲層中的處於一較低位置的一第一犧牲層具有比該些犧牲層中的處於一較高位置的一第二犧牲層高的一鍺原子濃度。
  7. 如請求項6所述之方法，其中該些犧牲層中的該第一犧牲層具有在約40至100原子百分比的一範圍內的一鍺原子濃度，且該些犧牲層中的該第二犧牲層具有在約5至40原子百分比的一範圍內的一鍺原子濃度。
  8. 如請求項6所述之方法，其中該些犧牲層中的該第一犧牲層的該鍺原子濃度隨著與該基板的一距離增大而減小。
  9. 如請求項5所述之方法，其中該些犧牲層中的處於一較低位置的一第一犧牲層具有比該些犧牲層中的處於一較高位置的一第二犧牲層厚的一厚度。
  10. 一種半導體裝置的製造方法，該方法包含以下步驟： 在一基板上交替地沉積多個第一半導體層及多個第二半導體層，該些第一半導體層中的處於一較低位置的一第一半導體層具有比該些第一半導體層中的處於一較高位置的一第二第一半導體層高的一鍺原子濃度； 在一第一壓力下對該些第一半導體層及該些第二半導體層執行一第一蝕刻製程以在該基板上形成一鰭形結構，該鰭形結構具有交替的多個第一奈米結構及多個第二奈米結構，該些第一奈米結構包含該些第一半導體層的多個剩餘部分，且該些第二奈米結構包含該些第二半導體層的多個剩餘部分； 使用一含溴氣體，在高於該第一壓力的一第二壓力下對該鰭形結構執行一第二蝕刻製程； 在該鰭形結構的任一側上形成多個磊晶結構； 移除該鰭形結構的該些第一奈米結構，使得該鰭形結構的該些第二奈米結構懸掛在該基板上方；及 形成一閘極結構以圍繞該些懸掛的第二奈米結構中的每一者。
  11. 如請求項10所述之方法，其中該第一蝕刻製程及該第二蝕刻製程均為反應離子蝕刻製程。
  12. 如請求項10所述之方法，其中該第二蝕刻製程蝕刻製程具有自一上部位置至一下部位置減小的一蝕刻速率。
  13. 如請求項10所述之方法，其中該第二壓力在約8至12托的一範圍內。
  14. 如請求項10所述之方法，其中該含溴氣體包含HBr氣體。
  15. 如請求項10所述之方法，其中藉由使用沒有該含溴氣體的一蝕刻氣體來執行該第一蝕刻製程。
  16. 如請求項10所述之方法，其中在執行該第二蝕刻製程之後，該鰭形結構的一下部部分具有比該鰭形結構的一上部部分小的一橫向尺寸。
  17. 一種半導體裝置，該半導體裝置包含： 一基板； 在該基板之上的多個源極/汲極區域； 多個通道層，該些通道層在一第一方向上在該些源極/汲極區域之間延伸且配置在實質上垂直於該基板的一頂表面的一第二方向上，其中當在沿著垂直於該第一方向的一第三方向截取的一橫截面中觀察時，該些通道層中的一第一通道層具有比該些通道層中的一第二通道層小的一橫向尺寸；及 一閘極結構，該閘極結構沿著該第三方向延伸且圍繞該些通道層中的該第一通道層及該第二通道層中的每一者。
  18. 如請求項17所述之半導體裝置，其中該些通道層中的該第一通道層具有比該些通道層中的該第二通道層小的一厚度。
  19. 如請求項17所述之半導體裝置，其中該些通道層中的該第一通道層處在比該些通道層中的該第二通道層低的一位置上。
  20. 如請求項17所述之半導體裝置，其中該些通道層各自具有一傾斜側表面。
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