DE102021116191A1 - Bilden von source- und drain-merkmalen in halbleiterbauelementen - Google Patents

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Shu Wen Wang
Chih-Teng Liao
Chih-Shan Chen
Jui Fu Hsieh
Dave Lo
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Abstract

Ein Verfahren schließt Bilden eines ersten Abschnitts einer Abstandshalterschicht über einer ersten Finne und eines zweiten Abschnitts der Abstandshalterschicht über einer zweiten Finne, Durchführen eines ersten Ätzprozesses, um den ersten Abschnitt der Abstandshalterschicht in Bezug auf den zweiten Abschnitt der Abstandshalterschicht zu vertiefen, um erste Abstandshalter auf Seitenwänden der ersten Finne zu bilden, anschließendes Durchführen eines zweiten Ätzprozesses, um den zweiten Abschnitt der Abstandshalterschicht in Bezug auf die ersten Abstandshalter zu vertiefen, um zweite Abstandshalter auf Seitenwänden der zweite Finne zu bilden, wobei die zweiten Abstandshalter auf eine Höhe, die größer als die der ersten Abstandshalter ist, gebildet werden, und Bilden eines ersten epitaktischen Source-/Drain-Merkmals und eines zweiten epitaktischen Source-/Drain-Merkmals zwischen den ersten Abstandshaltern bzw. den zweiten Abstandshaltern, wobei das erste epitaktische Source-/Drain-Merkmal größer als das zweite epitaktische Source-/Drain-Merkmal ist, ein.

Description

  • QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 63/065.671 mit dem Titel „Forming Epitaxial Source/drain Features in Semiconductor Devices“, eingereicht am 14. August 2020, deren gesamte Offenbarung hierin durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von verschalteten Bauelementen pro Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese solche Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Multigate-Bauelemente sind in dem Bestreben dazu eingeführt worden, die Gate-Steuerung durch Verstärken der Gate-Kanal-Kopplung zu verbessern, den Strom in ausgeschaltetem Zustand zu verringern und Kurzkanaleffekte (SCEs - Short-Channel Effects) zu verringern. Ein solches Multigate-Bauelement, das eingeführt worden ist, ist der Fin-Feldeffekttransistor (FinFET). Die Bezeichnung FinFET geht auf die finnenartige Struktur zurück, die sich von einem Substrat, auf dem sie ausgebildet sind, erstreckt, wobei die Flächen der finnenähnlichen Struktur als Kanalbereiche des FET dienen. FinFETs sind mit herkömmlichen komplementären Metalloxid-Halbleiter (CMOS - complementary metal-oxide-semiconductor)-Prozessen kompatibel, und ihre dreidimensionale Struktur ermöglicht es ihnen, intensiv skaliert zu werden, während die Gate-Steuerung aufrechterhalten wird und die SCEs abgemildert werden. Die Leistung von FinFETs kann durch verschiedene Merkmale gesteuert und optimiert werden, einschließlich Source- und Drain-Merkmale, die in der finnenähnlichen Struktur (oder Finnen, wie sie nachstehend bezeichnet werden) ausgebildet sind. Obwohl gegenwärtige Verfahren zum Bilden von Source- und Drain-Merkmalen in FinFETs im Allgemeinen adäquat sind, sind sie nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1, 2A und 2B sind Flussdiagramme, die ein Verfahren zum Fertigen eines Werkstücks gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulichen.
    • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A sind Draufsichten von beispielhaften Werkstücken verschiedener Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B und 15B sind Querschnittsansichten entlang einer gestrichelten Linien AA' des beispielhaften Werkstücks, das in 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3C, 4C, 5C, 6C, 7C, 8C, 9C und 15C sind Querschnittsansichten entlang einer gestrichelten Linie CC' des beispielhaften Werkstücks, das in 3A, 4A, 5A, 6A, 7A, 8A, 9A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3D, 4D, 5D, 6D, 7D, 8D und 9D sind Querschnittsansichten entlang einer gestrichelten Linie DD' des beispielhaften Werkstücks, das in 3A, 4A, 5A, 6A, 7A, 8A bzw. 9A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 10C, 11C, 12C, 13C und 15D sind Querschnittsansichten entlang einer gestrichelten Linien EE' des beispielhaften Werkstücks, das in 10A, 11A, 12A, 13A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 10D, 11D, 12D und 13D sind Querschnittsansichten entlang einer gestrichelten Linie FF' des beispielhaften Werkstücks, das in 10A, 11A, 12A bzw. 13A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 14B und 15E Querschnittsansichten entlang einer gestrichelten Linie BB' des beispielhaften Werkstücks, das in 14A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 14C und 15F sind Querschnittsansichten entlang einer gestrichelten Linie GG' des beispielhaften Werkstücks, das in 14A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 14D und 15G sind Querschnittsansichten entlang einer gestrichelten Linie HH' des beispielhaften Werkstücks, das in 14A bzw. 15A dargestellt wird, in verschiedenen Fertigungsstufen des Verfahrens aus 1, 2A und/oder 2B gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Offenbarung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind selbstverständlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines Merkmals auf einem anderen Merkmal, mit diesem verbunden und/oder damit gekoppelt in der folgenden vorliegenden Offenbarung Ausführungsformen einschließen, in denen die Merkmale in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen den Merkmalen gebildet werden können, dass die Merkmale möglicherweise nicht in direktem Kontakt sind. Außerdem werden räumlich relative Begriffe zum Beispiel „untere/r/s“, „obere/r/s“, „horizontal“, „vertikal“, „über“, „oberhalb“, „unter“, „unterhalb“, „aufwärts“, „abwärts“, „oben“, „unten“ usw. sowie deren Ableitungen (z. B. „auf horizontale Weise‟, „nach unten“, „nach oben“ usw.) zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Begriffe sollen unterschiedliche Ausrichtungen des Bauelements einschließlich der Merkmale abdecken.
  • Wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff ferner Zahlen umfassen, die innerhalb eines realistischen Bereichs liegen, der die Zahl einschließt, beispielsweise innerhalb von ±10% der beschriebenen Zahl oder andere Werte, wie sie vom Fachmann verstanden werden. Zum Beispiel umfasst der Ausdruck „etwa 5 nm“ einen Größenbereich von 4,5 nm bis 5,5 nm. Noch Ferner kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Es sei angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Multigate-Transistoren oder Multigate-Transistoren vom Finnen-Typ darstellt, die hierin als FinFETs bezeichnet werden. Diese Bauelemente können ein Metalloxid-Halbleiter-FinFET-Bauelement vom p-Typ oder ein Metalloxid-Halbleiter-FinFET-Bauelement vom n-Typ einschließen. Das FinFET-Bauelement kann ein Dual-Gate-Bauelement, Tri-Gate-Bauelement, Bulk-Bauelement, Silizium-auf-Isolator (SOI)-Bauelement und/oder andere Ausgestaltungen sein. Obwohl nicht dargestellt, können auch andere Ausführungsformen, die auf Gate-All-Around (GAA)-Bauelemente, Omega-Gate (Ω-Gate)-Bauelemente oder Pi-Gate (Π-Gate)-Bauelemente anwendbar sind von Aspekten der vorliegenden Offenbarung profitieren. Ferner stellen die vorliegenden Ausführungsformen Zwischenbauelemente bereit, die während der Verarbeitung einer IC oder eines Abschnitts davon gefertigt werden, die einen Speicher (wie statischer Direktzugriffsspeicher bzw. SRAM (static random access memory)) und/oder Logikschaltungen, passive Komponenten, wie Widerstände, Kondensatoren und Spulen, und aktive Komponenten, wie Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs - metal-oxide semiconductor field effect transistors), komplementäre Metalloxidhalbleitertransistoren (CMOS), Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon einschließen kann.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleiterbauelemente und Fertigung davon. Mehr insbesondere betreffen einige Ausführungsformen ein Bilden von Source-/Drain-Merkmalen in aktiven Bauelementbereichen, wie Finnen, für FinFETs, die dazu eingerichtet sind, sowohl Logik- als auch Speicherbauelemente zu bilden. FinFETs sind dazu eingeführt worden, die Gate-Steuerung durch Verstärken der Gate-Kanal-Kopplung zu verbessern, den Strom in ausgeschaltetem Zustand zu verringern und Kurzkanaleffekte (SCEs) zu verringern. Der FinFET-Fertigungsprozess schließt im Allgemeinen unter anderem ein Bilden von epitaktisch aufgewachsenen Source-/Drain-Merkmalen durch Ätzen und selektives epitaktisches Aufwachsen ein, um einen Verspannungseffekt in einem Kanalbereich des FinFET hervorzurufen. Obwohl gegenwärtige Verfahren zum Bilden von FinFETs im Allgemeinen adäquat sind, sind sie nicht in jeder Hinsicht vollständig zufriedenstellend. Zum Beispiel kann bei bestehenden Fertigungsverfahren die Fähigkeit zur unabhängigen Steuerung der Bildung von Source-/Drain-Merkmalen fehlen, um unterschiedliche Designanforderungen, wie Verspannungseffekt und Kontaktwiderstand, die sich für unterschiedliche FinFETs eignen zu erfüllen.
  • Die vorliegende Offenbarung stellt einen Ansatz zum Bilden von Source- und Drain-Merkmalen mit erhöhtem Verspannungseffekt, verringertem Kontaktwiderstand und mehr Gestaltungsfreiheit für bestehende Verfahren zum Bilden von Source-/Drain-Merkmalen mit unterschiedlichen Eigenschaften bereit, sie sollen jedoch nicht einschränkend sein. In einigen Ausführungsformen werden die Source-/Drain-Merkmale, die dazu eingerichtet sind, unterschiedliche Bauelemente bereitzustellen, separat mit variierenden Formen und/oder Abmessungen gebildet. In den vorliegenden Ausführungsformen können solche unterschiedlichen Source-/Drain-Merkmale durch Steuern der Höhe ihrer jeweiligen Finnenseitenwand (FSW)-Abstandshalter gebildet werden, die durch Implementieren zweier Strukturierungsprozesse, gefolgt von zwei verschiedenen Ätzprozessen, gefertigt werden können.
  • Ausführungsformen der vorliegenden Offenbarung bieten verschiedene Vorteile, es versteht sich jedoch, dass andere Ausführungsformen unterschiedliche Vorteile bieten können, nicht alle Vorteile hierin zwingend beschrieben werden und kein besonderer Vorteil für alle Ausführungsformen erforderlich ist. In mindestens einigen Ausführungsformen wird die Trägermobilität durch Bilden der epitaktischen Source-/Drain-Merkmale gesteigert und die Bauelementleistung wird verbessert.
  • 1 ist ein Flussdiagramm eines Verfahrens 200 zum Herstellen eines Werkstücks 100 (auch als Halbleiterstruktur bezeichnet), das dazu eingerichtet ist, verschiedene FETs, wie FinFETs, bereitzustellen. 2A und 2B veranschaulichen zusammen ein Flussdiagramm eines Verfahrens 220 zum Herstellen des Werkstücks 100, insbesondere der Source-/Drain-Merkmale davon, das von Block 210 umfasst wird, wie in 1 gezeigt. Zusätzliche Schritte können vor, während und nach dem Verfahren 200 und/oder dem Verfahren 220 bereitgestellt werden, und einige der beschriebenen Schritte können für andere Ausführungsformen der Verfahren 200 und 220 ersetzt oder weggelassen werden. Verschiedene Stufen der Verfahren 200 und/oder 220 werden mit Bezug auf 3A bis 15G näher erläutert, wobei 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15ADraufsichten des Werkstücks 100 sind; 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B und 15B sind Querschnittsansichten entlang einer gestrichelten Linie AA' des in 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A bzw. 15A dargestellten Werkstücks 100; 3C, 4C, 5C, 6C, 7C, 8C, 9C und 15C sind Querschnittsansichten entlang einer gestrichelten Linie CC' des in 3A, 4A, 5A, 6A, 7A, 8A, 9A bzw. 15A dargestellten Werkstücks 100; 3D, 4D, 5D, 6D, 7D, 8D und 9D sind Querschnittsansichten entlang einer gestrichelten Linie DD' des in 3A, 4A, 5A, 6A, 7A, 8A bzw. 9A dargestellten Werkstücks 100; 10C, 11C, 12C, 13C und 15D sind Querschnittsansichten entlang einer gestrichelten Linie EE' des in 10A, 11A, 12A, 13A bzw. 15A dargestellten Werkstücks 100; 10D, 11D, 12D und 13D sind Querschnittsansichten entlang einer gestrichelten Linie FF' des in 10A, 11A, 12A bzw. 13A dargestellten Werkstücks 100; 14B und 15E sind Querschnittsansichten entlang einer gestrichelten Linie BB' des in 14A bzw. 15A dargestellten Werkstücks 100; 14C und 15F sind Querschnittsansichten entlang einer gestrichelten Linie GG' des in 14A bzw. 15A dargestellten Werkstücks 100; 14D und 15G sind Querschnittsansichten entlang einer gestrichelten Linie HH' des in 14A bzw. 15A dargestellten Werkstücks 100.
  • Zuerst Bezug nehmend auf Block 202 aus 1 und auf 3A bis 3D empfängt das Verfahren 200 das Werkstück 100 (oder es wird ihm bereitgestellt), das ein Substrat 102 einschließt. In verschiedenen Beispielen kann das Substrat 102 einen elementaren (Einzelelement-)Halbleiter, wie Silizium oder Germanium in einer Kristallstruktur; einen Verbindungshalbleiter, wie Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Nicht-Halbleitermaterial, wie Kalknatronglas, Kieselglas, Quarzglas und/oder Calciumfluorid (CaF2), andere geeignete Materialien oder Kombinationen davon einschließen. In einigen Ausführungsformen schließt das Substrat 102 Silizium-Germanium (Si1-xGex) ein, wobei eine Zusammensetzung von Ge (x) etwa 5 % bis etwa 50 % beträgt. Ferner kann das Silizium-Germanium-haltige Substrat 102 mit einem Dotierstoff vom p-Typ, wie Bor, Gallium, Aluminium, Indium, andere geeignete Dotierstoffe vom p-Typ oder Kombinationen davon, dotiert werden.
  • Das Substrat 102 kann von einheitlicher Zusammensetzung sein oder verschiedene Schichten einschließen. Diese Schichten können ähnliche oder unterschiedliche Zusammensetzungen aufweisen, und in verschiedenen Ausführungsformen weisen einige Substratschichten nicht einheitliche Zusammensetzungen auf, um eine Bauelementverspannung hervorzurufen und dadurch die Bauelementleistung einzustellen. Beispiele von geschichteten Substraten schließen Silizium-auf-Isolator (SOI)-Substrate 102 ein. In einigen solchen Beispielen kann eine Schicht des Substrats 102 einen Isolator einschließen, wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, andere geeignete Isoliermaterialien oder Kombinationen davon.
  • In einigen Ausführungsformen schließt das Werkstück 100 verschiedene dotierte Bereiche (oder Wannen) ein, die in oder über dem Substrat 102 ausgebildet sind. Jeder dotierte Bereich kann mit einem oder mehreren Dotierstoffen implantiert werden, gemäß einer konkreten Designanforderung. Zum Beispiel kann eine Wanne vom n-Typ einen Dotierstoff vom n-Typ einschließen, wie Phosphor, Arsen, Antimon, andere Dotierstoffe vom n-Typ oder Kombinationen davon, und eine Wanne vom p-Typ kann einen Dotierstoff vom p-Typ einschließen, wie Bor, Indium, Gallium, Aluminium, andere Dotierstoffe vom p-Typ oder Kombinationen davon. In einigen Ausführungsformen schließt das Substrat 102 dotierte Bereiche ein, die eine Kombination aus Dotierstoffen vom p-Typ und Dotierstoffen vom n-Typ aufweisen. Die verschiedenen dotierten Bereiche können direkt auf und/oder in dem Substrat 102 gebildet werden, was zum Beispiel eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhabene Struktur oder Kombinationen davon bereitstellt. Jeder der verschiedenen dotierten Bereiche kann durch Durchführen eines Ionenimplantationsprozesses, eines Diffusionsprozesses, anderen geeigneten Dotierungsprozessen oder Kombinationen davon gebildet werden.
  • Bezug nehmend auf Block 204 aus 1 und auf 3A bis 3D bildet das Verfahren 200 aktive Finnenbereiche, oder Finnen, 108A, 108B, 108C und 108D (kollektiv als Finnen 108 bezeichnet), die sich von dem Substrat 102 erstrecken oder aus diesem hervorstehen und durch Isolationsmerkmale 104 getrennt sind. In den vorliegenden Ausführungsformen sind die Finnen 108 in Längsrichtung entlang der X-Richtung gedehnt und entlang der Y-Richtung voneinander beabstandet. Die Finnen 108 können ein beliebiges geeignetes Halbleitermaterial einschließen, einschließlich Silizium, Germanium, Silizium-Germanium und/oder andere Halbleitermaterialien. In einigen Ausführungsformen schließen die Finnen 108 ein oder mehrere epitaktisch aufgewachsene Halbleitermaterialien ein. Die Finnen 108 werden durch selektives Ätzen der Isolationsmerkmale 104 zum Bilden von Vertiefungen, gefolgt von epitaktischem Aufwachsen von einem oder mehreren Halbleitermaterialien in den Vertiefungen und Planarisieren des/der Halbleitermaterials/-materialien mit den Isolationsmerkmalen 104 gebildet. In einigen Ausführungsformen werden die Finnen 108 durch Strukturieren des Substrats 102 gebildet, um die Finnen 108, die durch Gräben getrennt sind, zu bilden, gefolgt von Füllen der Gräben mit einer dielektrischen Schicht, Planarisieren der dielektrischen Schicht und selektivem Ätzen der dielektrischen Schicht, um die Isolationsmerkmale 104 zwischen den Finnen 108 zu bilden. Bezug nehmend auf 3C und 3D kann sich ein Trennabstand zwischen zwei benachbarten Finnen 108 in unterschiedlichen durch das Substrat 102 definierten Bereichen unterscheiden. Zum Beispiel können zwei Finnen 108A mit einem Trennabstand S1 gebildet werden, der kleiner als ein Trennabstand S2 zwischen zwei Finnen 108C ist.
  • Strukturieren des Substrats 102 kann eine Reihe von Fotolithografie- und Ätzprozessen einschließen. Der Fotolithografieprozess kann ein Bilden einer Fotolackschicht (Fotolack), die das Substrat 102 überdeckt, ein Belichten des Fotolacks mit einer Struktur, ein Durchführen von Backprozessen nach dem Belichten und ein Entwickeln des Fotolacks einschließen, um ein Maskierungselement (nicht gezeigt), das den Fotolack einschließt, zu bilden. Das Maskierungselement wird dann zum Ätzen der Gräben in dem Substrat 102 verwendet, wodurch die Finnen 108, die von dem Substrat 102 hervorstehen, zurückbleiben. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), andere geeignete Prozesse oder Kombinationen davon einschließen. Nach dem Durchführen des Ätzprozesses wird das Maskierungselement durch ein geeignetes Verfahren, wie Plasmaveraschen oder Strippen, von dem Substrat 102 entfernt.
  • Zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finnen 108 können geeignet sein. Zum Beispiel können die Finnen 108 unter Verwendung von Doppel- oder Mehrfachstrukturierungsprozessen strukturiert werden. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als zum Beispiel unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über dem Substrat 102 gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter, oder Dorne, können dann verwendet werden, um die Finnen 108 zu strukturieren.
  • In den vorliegenden Ausführungsformen werden die Isolationsmerkmale 104 gebildet, um Bereiche (oder Bauelementbereiche) in dem Substrat 102 zu definieren und trennen. Die Isolationsmerkmale 104 können Siliziumdixoid, ein dielektrisches Material mit niedrigem k-Wert (ein dielektrisches Material, das eine Dielektrizitätskonstante von weniger als der von Siliziumoxid, die etwa 3,9 beträgt, aufweist), andere geeignete Materialien oder Kombinationen davon einschließen. In einigen Ausführungsformen schließen die Isolationsmerkmale 104 flache Grabenisolationsmerkmale (STI - shallow-trench isolation), tiefe Grabenisolationsmerkmale (DTI - deep-trench isolation), andere Arten von Isolationsmerkmalen oder Kombinationen davon ein. Zum Beispiel können Abschnitte der Isolationsmerkmale 104, die dazu eingerichtet sind, die Finnen 108 zu trennen, STI einschließen, während das Substrat 102 in Abschnitten der Isolationsmerkmale 104 eingebettet sein kann, die als DTI eingerichtet sind, die durch Vertiefen des Substrats 102, um Gräben in Dickenrichtung zu bilden, anschließendes Füllen der Gräben mit einem dielektrischen Material und Planarisieren des dielektrischen Materials mit dem Substrat 102, um die DTI zu bilden, gebildet werden können. Die Isolationsstrukturen 40 können durch ein beliebiges geeignetes Verfahren, wie chemische Gasphasenabscheidung (CVD), fließfähige CVD (FCVD), Glasaufschleuderung (SOG - Spin-on Glass), andere geeignete Verfahren oder Kombinationen davon, abgeschieden werden.
  • Die Isolationsmerkmale 104 können das Substrat 102 in verschiedene Bereiche unterteilen, die dazu eingerichtet sind, unterschiedliche Bauelemente bereitzustellen. In den dargestellten Ausführungsformen schließt das Substrat 102 zum Beispiel vier beispielhafte Bereiche (oder Bauelementbereiche) 102A, 102B, 102C und 102D ein. In einigen Ausführungsformen werden die Bereiche 102A bis 102D dazu ausgelegt, unabhängig Bauelemente mit unterschiedlichen Funktionen bereitzustellen, wie Logikbauelemente oder Speicherbauelemente (wie SRAM), unterschiedlichen Leitfähigkeitstypen, wie Bauelement vom n-Typ oder Bauelemente vom p-Typ, oder eine Kombination davon. Zum Beispiel sind in einigen Ausführungsformen der Bereich 102A und der Bereich 102B dazu eingerichtet, Bauelemente mit der gleichen Funktion aber unterschiedlichen Leitfähigkeitstypen bereitzustellen. Selbstverständlich werden die vorliegenden Ausführungsformen nicht eine bestimmte Anordnung eingeschränkt. Zur Vereinfachung werden die Verfahren 200 und 220 in den dargestellten Ausführungsformen mit Bezug auf den Bereich 102A und den Bereich 102C, die dazu eingerichtet sind, Logik- bzw. Speicherbauelemente bereitzustellen, erörtert, wobei der Bereich 102A und der Bereich 102B dazu eingerichtet sind, Logikbauelemente mit unterschiedlichen Leitfähigkeitstypen bereitzustellen, und der Bereich 102C und der Bereich 102D dazu eingerichtet sind, Speicherbauelemente mit unterschiedlichen Leitfähigkeitstypen bereitzustellen.
  • Bezug nehmend auf Block 206 aus 1 und auf 4A bis 4D bildet das Verfahren 200 einen Dummy-Gate-Stapel (alternativ auch als Platzhalter-Gate bezeichnet) 112 über den Finnen 108A und 108B und einen Dummy-Gate-Stapel 114 über den Finnen 108C und 108D. In den vorliegenden Ausführungsformen werden die Dummy-Gate-Stapel 112 und 114 in späteren Fertigungsstufen durch Metal-Gate-Stapel ersetzt. Jeder Dummy-Gate-Stapel durchquert einen Kanalbereich der Finnen 108 und ist daher zwischen Source-/Drain-Merkmalen angeordnet, die anschließend in und/oder über den Finnen 108 gebildet werden. Die Dummy-Gate-Stapel 112 und 114 können jeweils mindestens eine Gate-Elektrode einschließen, die zum Beispiel Polysilizium umfasst. In einigen Ausführungsformen schließt jeder Dummy-Gate-Stapel ferner eine Grenzschicht (wie Siliziumoxid) über den Finnen 108, eine dielektrische Gate-Schicht (wie Siliziumoxid) über der Grenzschicht und eine Gate-Elektrode (wie Polysilizium) über der dielektrischen Gate-Schicht, eine Hartmaskenschicht, eine Deckschicht, eine Sperrschicht, andere geeignete Schichten oder Kombinationen davon ein. Wie hierin dargestellt, wird eine Hartmaske 120 über einer oberen Fläche der Dummy-Gate-Stapel 112 und 114 gebildet, um Schutz vor nachfolgenden Ätzprozessen bereitzustellen. Verschiedene Schichten der Dummy-Gate-Stapel 112 und 114 können durch thermische Oxidation, chemische Oxidation, CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), andere geeignete Verfahren oder Kombinationen davon gebildet werden.
  • Die Bildung der Dummy-Gate-Stapel 112 und 114 kann Bilden der verschiedenen Gate-Materialschichten und Strukturieren der Gate-Materialschichten unter Verwendung von Lithografieprozessen und Ätzen einschließen. Eine Hartmaske 120 kann verwendet werden, um die Gate-Materialschichten zu strukturieren. Zum Beispiel kann die Hartmaske 120 auf den Gate-Materialschichten abgeschieden und durch Lithografie- und Ätzprozesse strukturiert werden, um verschiedene Öffnungen einzuschließen. Dann wird die Struktur, die auf der Hartmaske 120 definiert wurde, durch Ätzen auf die Gate-Materialschichten übertragen, wodurch die Dummy-Gate-Stapel 112 und 114 gebildet werden. Die Hartmaske 120 kann Silizium, Stickstoff, Sauerstoff, Kohlenstoff, andere geeignete Elemente oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Siliziumcarbid) einschließen. In einigen Beispielen kann die Hartmaske 120 mehrere Filme einschließen, wie eine Siliziumnitridschicht über den Dummy-Gate-Stapeln 112 und 114 und eine Siliziumoxidschicht über der Siliziumnitridschicht. Die Hartmaske 120 kann durch ein beliebiges geeignetes Verfahren strukturiert werden, wie das, das vorstehend mit Bezug auf ein Strukturieren der Finnen 108 detailliert erörtert wurde.
  • In einigen Ausführungsformen werden Gate-Abstandshalter (nicht dargestellt), die eine einschichtige oder eine mehrschichtige Struktur aufweisen, auf Seitenwänden der Dummy-Gate-Stapel 112 und 114 gebildet. Die Gate-Abstandshalter können ein beliebiges geeignetes dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, andere dielektrische Materialien oder Kombinationen davon einschließen, und sie können durch Abscheiden einer Schicht des dielektrischen Materials und Durchführen eines anisotropen Ätzprozesses, um Abschnitte der Schicht zu entfernen, gebildet werden, wodurch die Gate-Abstandshalter auf den Seitenwänden der Dummy-Gate-Stapel 112 und 114 zurückbleiben.
  • Bezug nehmend auf Block 208 aus 1 und auf 5A bis 5D bildet das Verfahren 200 eine dielektrische Schicht 126 über dem Substrat 102, wodurch die Finnen 108 und die Dummy-Gate-Stapel 112 und 114 konform bedeckt werden. In den vorliegenden Ausführungsformen ist die dielektrische Schicht 126 dazu eingerichtet, Gate-Abstandshalter 124 (zusätzlich zu oder anstelle der Gate-Abstandshalter, die in Block 206 auf den Seitenwänden der Dummy-Gate-Stapel 112 und 114 ausgebildet sind) auf Seitenwänden der Dummy-Gate-Stapel 112 und 114 sowie Abstandshalter auf Seitenwänden der Finnen 108 (wie FSW-Abstandshalter 126A, 126B, 126C und 126D) bereitzustellen.
  • Die dielektrische Schicht 126 kann Silizium, Stickstoff, Sauerstoff, Kohlenstoff, andere geeignete Elemente oder Kombinationen davon einschließen. Zum Beispiel kann die dielektrische Schicht 126 Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumcarbidnitrid, Siliziumoxinitrid, Siliziumoxicarbonitrid, ein dielektrisches Material mit hohem k-Wert (ein dielektrisches Material mit einer größeren Dielektrizitätskonstante als der von Siliziumoxid, die etwa 3,9 beträgt), ein dielektrisches Material mit niedrigem k-Wert, andere dielektrische Materialien oder eine Kombination davon einschließen. In einigen Ausführungsformen weist die dielektrische Schicht 126 eine einschichtige Struktur auf. In einigen Ausführungsformen weist die dielektrische Schicht 126 eine mehrschichtige Struktur auf, die mindestens zwei Materialschichten einschließt. In einem solchen Beispiel schließt die dielektrische Schicht 126 eine Siliziumnitridschicht und eine Siliziumoxicarbonitridschicht ein. In einem weiteren Beispiel schließt die dielektrische Schicht 126 eine Siliziumnitridschicht und eine Siliziumoxinitridschicht ein. In einem noch weiteren Beispiel schließt die dielektrische Schicht 126 eine dielektrische Schicht mit niedrigem k-Wert und eine Siliziumnitridschicht ein. Die Zusammensetzung der dielektrischen Schicht 126 (und der Teilschichten davon) kann auf der Basis einer oder mehrerer Designanforderungen für eine einwandfreie Bauelementfunktionalität ausgewählt werden. Zum Beispiel können dielektrische Materialien mit unterschiedlichen Dielektrizitätskonstanten ausgewählt werden, um einen gewünschten Grad an Streukapazität und Ätzresistenz zu erreichen. In einigen Fällen können dielektrische Materialien mit niedrigeren Dielektrizitätskonstanten dazu geeignet sein, eine Streukapazität zu verringern, während dielektrische Materialien mit höheren Dielektrizitätskonstanten dazu geeignet sein können, einen Schutz vor nachfolgendem Ätzprozess/nachfolgenden Ätzprozessen zu erhöhen. Jede Teilschicht der dielektrischen Schicht 126 kann durch ein geeignetes Abscheidungsverfahren, wie CVD, ALD, FCVD, PVD, andere Verfahren oder Kombinationen davon, auf eine geeignete Dicke gebildet werden.
  • Das Verfahren 200 schreitet zu Block 210 voran, um epitaktische Source-/Drain-Merkmale in den Finnen 108 zu bilden, was in Verfahren 220 und mit Bezug auf 2A, 2B und 6A bis 15D ferner erörtert wird.
  • Bezug nehmend auf Block 222 aus 2A und auf 6A bis 6D bildet das Verfahren 220 eine strukturierte Fotolackschicht 130 über dem Substrat 102, um den Bereich 102A freizulegen, ohne die Bereiche 102B bis 102D freizulegen. In den vorliegenden Ausführungsformen ist die Fotolackschicht 130 ein Dreischichtfotolack, der eine untere Schicht 130A, eine mittlere Schicht 130B über der unteren Schicht 130A und eine obere Schicht 130C über der mittleren Schicht 130B einschließt, die zusammen dazu eingerichtet sind, die Resultate des Fotolithografieprozesses zu verbessern, beispielsweise Verbessern einer Auflösung des Fotolithografieprozesses. Verschiedene Schichten der Fotolackschicht 130 können mit unterschiedlichen Zusammensetzungen eingerichtet sein, um eine verbesserte Ätzselektivität zu erhalten. Zum Beispiel kann die untere Schicht 130A eine polymere Antireflexbeschichtung sein, die mittlere Schicht 130B kann ein Polymermaterial einschließen, das dazu eingerichtet ist, die Lichtempfindlichkeit der Fotolackschicht 130 zu verbessern, und die obere Schicht 130C schließt im Allgemeinen ein lichtempfindliches Material (Fotolack) ein. Es sei angemerkt, dass sie in nachfolgenden Figuren zur Vereinfachung gemeinsam als Fotolackschicht 130 dargestellt werden, obwohl die drei Schichten der Fotolackschicht 130 in 6B separat veranschaulicht sind. Die Fotolackschicht 130 kann durch eine Reihe von Fotolithografie- und Ätzprozessen, die denen ähneln, die vorstehend mit Bezug auf ein Strukturieren der Finnen 108 detailliert erörtert wurden, strukturiert werden.
  • Bezug nehmend auf Block 224 aus 2A und auf 7A bis 7D vertieft das Verfahren 220 die dielektrische Schicht 216, um die ersten Finnenseitenwand (FSW)-Abstandshalter 126A und die Gate-Abstandshalter 124 zu bilden. Bezug nehmend auf 7B und 7C führt das Verfahren 220 in den vorliegenden Ausführungsformen einen Ätzprozess 302 durch, um Abschnitte der dielektrischen Schicht 126 in dem Bereich 102A zu entfernen. In den vorliegenden Ausführungsformen schließt der Ätzprozess 302 einen oder mehrere Ätzprozesse ein, die dazu eingerichtet sind, Abschnitte der dielektrischen Schicht 126 anisotrop zu vertiefen, wodurch Abschnitte der dielektrischen Schicht 126 als die FSW-Abstandshalter 126A auf den Seitenwänden der Finnen 108A und als die Gate-Abstandshalter 124 auf den Seitenwänden des Dummy-Gate-Stapels 112 zurückbleiben. In den vorliegenden Ausführungsformen wird der Ätzprozess 302 derart eingestellt, dass die FSW-Abstandshalter 126A durch eine Höhe H1, die von einer oberen Fläche der Isolationsmerkmale 104 gemessen wird, definiert werden.
  • In einigen Ausführungsformen schließt der Ätzprozess 302 einen oder mehrere Trockenätzprozesse ein, die ein beliebiges geeignetes Ätzmittel einsetzen, das gemäß der Zusammensetzung der dielektrischen Schicht 126 ausgewählt wird. Einige beispielhafte Trockenätzmittel schließen CH3F, CF4, NF3, SF6, CO, CO2, SO2, CH4, Ar, HBr, O2, He, andere geeignete Trockenätzmittel oder Kombinationen davon ein. In einigen Ausführungsformen wird der Ätzprozess 302 unter Verwendung von Mechanismen wie reaktives Ionentiefenätzen (DRIE - deep reactive ion etching) durchgeführt, um das anisotrope Ätzen der dielektrischen Schicht 126 zu erreichen oder zu verbessern.
  • In den vorliegenden Ausführungsformen schließt der Ätzprozess 302 mindestens einen Trockenätzprozess ein, der durch Anpassen eines oder mehrerer Parameter wie Vorspannungsleistung, Vorspannung, Ätztemperatur, Ätzdruck, Quellenleistung, Ätzmitteldurchfluss, andere geeignete Parameter oder Kombinationen davon eingestellt werden kann. In den vorliegenden Ausführungsformen wird die Vorspannungsleistung des Ätzprozesses 302 angepasst, um die Höhe H1 zu steuern, die anschließend die Form und Größe der Source-/Drain-Merkmale, die über den Finnen 108A ausgebildet sind, steuert. In den vorliegenden Ausführungsformen führt ein Erhöhen der Vorspannungsleistung für eine bestimmte Ätzzeit zu einem erhöhten Beschuss durch Teilchen des Trockenätzmittels, was dazu führt, dass ein größerer Teil der dielektrischen Schicht 126 entfernt und somit eine Höhe H1 der FSW-Abstandshalter 126A verringert wird. In den vorliegenden Ausführungsformen wird die Höhe H1 derart gesteuert, dass die resultierenden Source-/Drain-Merkmale, die über zwei benachbarten Finnen 108A ausgebildet sind, zusammenwachsen, wodurch ein vergrößertes Source-/Drain-Merkmal bereitgestellt wird, das sich für bestimmte Designanforderungen eignet. In dieser Hinsicht kann die Höhe H1 so eingestellt werden, dass sie weniger als etwa die Hälfte der Finnenhöhe (FH) der Finnen 108 beträgt, wobei die FH von der oberen Fläche der Isolationsmerkmale 104 gemessen wird. In einigen Ausführungsformen beträgt ein Verhältnis der Höhe H1 zu der FH von etwa 0,1 bis etwa 0,3. Die vorliegenden Ausführungsformen werden nicht auf solche Abmessungen eingeschränkt, es sei jedoch angemerkt, dass bei dem Verhältnis von weniger als etwa 0,1 die zusammengewachsenen Source-/Drain-Merkmale zu klein sein können, um einen ausreichenden Landebereich für einen anschließend gebildeten Source-/Drain-Kontakt bereitzustellen. Außerdem kann, wenn die Größe des resultierenden Source-/Drain-Merkmals zu klein ist, der Kontaktwiderstand unbeabsichtigt zu hoch für die gewünschte Bauelementleistung sein. Andererseits kann ein Verhältnis von mehr als etwa 0,3 dazu führen, dass die Source-/Drain-Merkmale ein vertikales Aufwachsen gegenüber einem seitlichen Zusammenwachsen begünstigen, was zu getrennten, nicht zusammengewachsenen, Source-/Drain-Merkmalen führt, die über den benachbarten Finnen 108A gebildet werden. In einigen Beispielen kann die Höhe H1 von etwa 6 nm bis etwa 14 nm betragen. In einigen Ausführungsformen entfernt ein Durchführen des Ätzprozess 302 eine kleine Menge der Gate-Abstandshalter 124, wodurch eine Höhe und/oder eine Dicke der Gate-Abstandshalter 124 geringfügig verringert werden/wird. Es sei angemerkt, dass eine solche Verringerung die Gesamtleistung der Gate-Abstandshalter 124 im Allgemeinen nicht beeinträchtigt.
  • Bezug nehmend auf Block 226 aus 2A und auf 8A bis 8D bildet das Verfahren 220 eine Source-/Drain-Vertiefung 131 in jeder freigelegten Finne 108A und zwischen den FSW-Abstandshaltern 126A. In den vorliegenden Ausführungsformen schließt das Bilden der Source-/Drain-Vertiefung 131 Anwenden eines Ätzprozesses 304 ein, der Abschnitte der Finnen 108A selektiv entfernt, ohne Abschnitte des Dummy-Gate-Stapels 112, der Isolationsmerkmale 104 oder der dielektrischen Schicht 126 zu entfernen oder im Wesentlichen zu entfernen. In den vorliegenden Ausführungsformen wird die Source-/Drain-Vertiefung 131 auf eine Tiefe D1 gebildet. In einigen Beispielen kann die Tiefe D1 von etwa 47 nm bis etwa 57 nm betragen; selbstverständlich werden die vorliegenden Ausführungsformen nicht auf solche Abmessungen eingeschränkt. In einigen Beispielen kann ein Verhältnis der Höhe H1 zur Tiefe D1 von etwa 1:10 bis etwa 1:3 betragen.
  • Der Ätzprozess 304 kann ein Trockenätzprozess, ein Nassätzprozess, andere geeignete Ätzprozesse oder Kombinationen davon sein. In einigen Ausführungsformen setzt ein Nassätzprozess ein Nassätzmittel ein, einschließlich einem Hydroxid, wie Kaliumhydroxid (KOH) und/oder einem Ammoniumhydroxid (NH4OH), Wasserstoffperoxid (H2O2), Schwefelsäure (H2SO4), TMAH, andere geeignete Nassätzlösungen oder Kombinationen davon. Zum Beispiel kann das Nassätzmittel ein Gemisch aus NH4OH-H2O2-H2O (als Ammoniak-Peroxid-Mischung oder APM bekannt) oder ein Gemisch aus H2SO4-H2O2 (als Schwefel-Peroxid-Mischung oder SPM bekannt) einsetzen. In einigen Ausführungsformen setzt ein Trockenätzprozess ein Trockenätzmittel ein, das ein fluorhaltiges Ätzgas (wie CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein sauerstoffhaltiges Gas, ein chlorhaltiges Gas (wie Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (wie HBr und/oder CHBr3), ein iodhaltiges Gas, He, Ar, O2, andere geeignete Gase und/oder Plasmen oder Kombinationen davon einschließt. In einigen Ausführungsformen implementiert der Ätzprozess 304 außerdem einen Oxidationsprozess. Zum Beispiel kann der Ätzprozess 304 die Finnen 108A einer Ozonumgebung aussetzen, wodurch die durch die strukturierte Fotolackschicht 130 freigelegten Abschnitte der Finnen 108A oxidiert werden, und die oxidierten Abschnitte werden anschließend durch einen Reinigungsprozess und/oder einen Ätzprozess wie die, die hierin beschrieben sind. Nach dem Implementieren des Ätzprozesses 304 kann das Verfahren 220 einen Nassreinigungsprozess implementieren, der eine SPM, eine verdünnte HF-Lösung, andere geeignete Lösungen oder Kombinationen davon nutzt, um jegliche Ätznebenprodukte zu entfernen.
  • Bezug nehmend auf Block 228 aus 2A und auf 9A bis 9D bildet das Verfahren 220 erste Source-/Drain-Merkmale 132 in den Source-/Drain-Vertiefungen 131. In den vorliegenden Ausführungsformen implementiert das Verfahren 220 einen epitaktischen Prozess 306, um die Source-/Drain-Merkmale 132 aufzuwachsen. Der epitaktische Prozess 306 kann ein selektiver epitaktischer Aufwachsprozess (SEG - selective epitaxial growth) sein, der mit einem beliebigen Abscheidungsverfahren wie CVD-Abscheidungstechniken (z. B. Dampfphasenepitaxie (VPE - vapor-phase epitaxy) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie, andere geeignete Prozesse oder Kombinationen davon implementiert wird. Der epitaktische Prozess 306 kann gasförmige Vorläufer (wie siliziumhaltige Gase einschließlich SiH4 und/oder germaniumhaltige Gase einschließlich GeH4) und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Finnen 108A interagieren, um (eine) epitaktische Si-Schicht(en) oder epitaktische SiGe-Schicht(en) in den Source-/Drain-Merkmalen 132 zu bilden.
  • Die Source-/Drain-Merkmale 132 können in situ während des epitaktischen Prozesses 306 durch Einführen eines oder mehrerer Dotierstoffe dotiert werden. Alternativ können die Source-/Drain-Merkmale 132 (oder Schichten davon) unter Verwendung eines geeigneten SEG-Prozesses epitaktisch aufgewachsen werden, und ein Implantationsprozess (wie ein Übergangsimplantationsprozess) wird anschließend angewandt, um (einen) Dotierstoff(e) in das Source-/Drain-Merkmal 132 einzuführen. Der Dotierstoff kann einen Dotierstoff vom p-Typ (wie Bor, BF2, Aluminium, Gallium und/oder Indium), einen Dotierstoff vom n-Typ (wie Phosphor, Arsen und/oder Antimon), andere geeignete Dotierstoffe oder Kombinationen davon einschließen. Die Source-/Drain-Merkmale 132 können eine oder mehrere epitaktische Schichten einschließen, die den gleichen Dotierstoff in unterschiedlichen Konzentrationen aufweisen. In einigen Beispielen können die unterschiedlichen epitaktischen Schichten unterschiedliche Typen von Dotierstoffen einschließen. Die Zusammensetzung der Source-/Drain-Merkmale 132 kann basierend auf dem Typ des Bauelements, für dessen Bereitstellung sie eingerichtet sind, ausgewählt werden. Für Ausführungsformen, in denen die Source-/Drain-Merkmale 132 dazu eingerichtet sind, ein Bauelement vom n-Typ (wie ein Logikbauelement vom n-Typ) bereitzustellen, schließen die Source-/Drain-Merkmale 132 eine oder mehrere epitaktische Si-Schichten, die mit einem Dotierstoff vom n-Typ, wie Phosphor (Si:P), dotiert sind, ein. Für Ausführungsformen, in denen die Source-/Drain-Merkmale 132 dazu eingerichtet sind, ein Bauelement vom p-Typ (wie ein Logikbauelement vom p-Typ) bereitzustellen, schließt das Source-/Drain-Merkmal 132 eine oder mehrere epitaktische SiGe-Schichten, die mit einem Dotierstoff vom p-Typ, wie Bor (SiGe:B) dotiert sind, ein. In einigen Ausführungsformen schließen epitaktische SiGe-Schichten, die für ein Bauelement vom p-Typ eingerichtet sind, ferner Antimon (SiGe:Sn:B) ein, das dazu eingerichtet ist, eine Gitterkonstante der epitaktischen Schicht(en) einzustellen. Der epitaktische Prozess 306 kann ferner ein Durchführen eines oder mehrerer Temperprozesse einschließen, um den/die Dotierstoff(e) in den Source-/Drain-Merkmalen 132 zu aktivieren. Geeignete Temperprozesse schließen ein schnelles thermisches Termpern (RTA - rapid thermal annealing), ein Lasertempern, andere geeignete Prozesse oder Kombinationen davon ein. Nach der Bildung der Source-/Drain-Merkmale 132 wird die strukturierte Fotolackschicht 130 durch einen geeigneten Prozess, wie Plasmaveraschen und/oder Fotolackstrippen, entfernt.
  • Bezug nehmend auf 9C bildet der epitaktische Prozess 306 in den vorliegenden Ausführungsformen die Source-/Drain-Merkmale 132 aus zwei benachbarten Source-/Drain-Vertiefungen 131, die die benachbarten Finnen 108A zusammenwachsen lassen. Bezug nehmend auf 9B verbessert das Zusammenwachsen in den vorliegenden Ausführungsformen den Verspannungseffekt auf einen Kanalbereich 140 unter dem Dummy-Gate-Stapel 112, was die Trägermobilität des resultierenden Bauelements verbessern kann. Außerdem kann das vergrößerte Volumen der Source-/Drain-Merkmale 132 zu einem verringerten Kontaktwiderstand und somit einer verbesserten Bauelementleistung führen. In einigen Ausführungsformen führt das Zusammenwachsen zu einem Luftspalt (oder einer Lücke) 138, der zwischen den FSW-Abstandshaltern 126A und unterhalb eines Bodenabschnitts der zusammengewachsenen Source-/Drain-Merkmale 132 gebildet wird, wodurch eine zusätzliche Isolationsfunktion für die Source-/Drain-Merkmale 132 bereitgestellt wird. Ferner ermöglicht das Zusammenwachsen es einer oberen Fläche (ET) der Source-/Drain-Merkmale 132, auf eine Breite W1' entlang der Richtung des Dummy-Gate-Stapels 112 (Y-Richtung) erheblich gedehnt zu werden, was dazu dient, den Landebereich zu vergrößern, über dem anschließend ein Source-/Drain-Kontakt gebildet werden kann. Zusätzlich zu der Höhe (wie Höhe H1) der FSW-Abstandshalter 126A können die Größe und Form der Source-/Drain-Merkmale 132 von Faktoren wie Zusammensetzungen der epitaktischen Schichten, dem Trennabstand S1 zwischen den Finnen 108A und/oder Abscheidungsbedingungen des epitaktischen Prozesses 306 abhängen.
  • In einigen Ausführungsformen ist eine maximale Breite W1 des Source-/Drain-Merkmals 132 größer als die FH. In einigen Beispielen kann die Breite W1 von etwa 65 nm bis etwa 75 nm betragen, und ein Verhältnis der Breite W1 zu der FH kann von etwa 1,2 bis etwa 1,4 betragen; selbstverständlich werden die vorliegenden Ausführungsformen nicht auf solche Abmessungen eingeschränkt. Ferner ist in den vorliegenden Ausführungsformen Bezug nehmend auf 9B und 9C ein Abstand H2 zwischen einer oberen Fläche der Finnen 108A (FT) und ET größer als Null. In einigen Beispielen kann der Abstand H2 von etwa 3 nm bis etwa 10 nm betragen; selbstverständlich werden die vorliegenden Ausführungsformen nicht auf solche Abmessungen eingeschränkt.
  • Bezug nehmend auf Block 230 aus 2A und auf 10A bis 10D bildet das Verfahren 220 eine strukturierte Fotolackschicht 134 über dem Werkstück 100, um den Bereich 102C freizulegen, ohne die Bereiche 102A, 102B und 102D freizulegen. Die Fotolackschicht 134 kann ein Dreischichtfotolack sein, der der Fotolackschicht 130 ähnelt, die vorstehend mit Bezug auf Block 222 detailliert erörtert wurde. Die Fotolackschicht 134 kann durch eine Reihe von Fotolithografieprozessen, die denen ähneln, die vorstehend mit Bezug auf ein Strukturieren der Finnen 108 detailliert erörtert wurden, strukturiert werden.
  • Bezug nehmend auf Block 232 aus 2A und auf 11A bis 11D vertieft das Verfahren 220 die dielektrische Schicht 216, um die FSW-Abstandshalter 126B zu bilden. Bezug nehmend auf 11B führt das Verfahren 220 in den vorliegenden Ausführungsformen einen Ätzprozess 308 durch, um Abschnitte der dielektrischen Schicht 126 in dem Bereich 102C zu entfernen. In den vorliegenden Ausführungsformen schließt der Ätzprozess 308 einen oder mehrere Ätzprozesse ein, die dazu eingerichtet sind, Abschnitte der dielektrischen Schicht 126 anisotrop zu vertiefen, wodurch Abschnitte der dielektrischen Schicht 126 als FSW-Abstandshalter 126B auf den Seitenwänden der Finnen 108C und als Gate-Abstandshalter 124 auf den Seitenwänden des Dummy-Gate-Stapels 114 zurückbleiben. In den vorliegenden Ausführungsformen werden die FSW-Abstandshalter 126B durch eine Höhe H3, die von der oberen Fläche der Isolationsmerkmale 104 gemessen wird, definiert. Der Ätzprozess 308 kann einen oder mehrere Trockenätzprozesse implementieren, die dem vorstehend mit Bezug auf den Ätzprozess 302 erörterten ähneln oder gleich sind, und kann das gleiche/die gleichen Trockenätzmittel wie Ätzprozess 302 verwenden; jedoch wird/werden (ein) Parameter des Ätzprozesses 308 auf eine andere Weise eingestellt als der/die des Ätzprozesses 302, so dass die anschließend gebildeten Source-/Drain-Merkmale in dem Bereich 102C sich von denen in dem Bereich 102A in Hinblick auf Ausgestaltung unterscheiden.
  • Insbesondere wird in den vorliegenden Ausführungsformen, immer noch Bezug nehmend auf 11B, der Ätzprozess 308 durch Anpassen der Frequenz der Ausgabeleistung anstelle der Vorspannungsleistung (ein Prozess, der als „synchrones Pulsen“ bezeichnet wird) eingestellt, so dass das Trockenätzmittel (vorstehend mit Bezug auf den Ätzprozess 302 erörtert) periodisch aufgebracht wird. Mit anderen Worten wird der Ätzprozess 308 wiederholt mit einer bestimmten Frequenz „eingeschaltet“, d. h., wenn das Trockenätzmittel (oder der Puls) aufgebracht wird, und „ausgeschaltet“, d. h., wenn kein Trockenätzmittel aufgebracht wird, um einen Wechsel zwischen Materialentfernung und Wiederabscheidung zu ermöglichen. Wenn der Ätzprozess 308 „eingeschaltet“ wird, werden Abschnitte der dielektrischen Schicht 126 durch eine chemische Reaktion mit dem Trockenätzmittel und/oder einen Teilchenbeschuss durch das Trockenätzmittel entfernt, wodurch die Höhe H3 verringert wird. Im Gegensatz dazu werden, wenn der Ätzprozess 308 „ausgeschaltet“ wird, Ätznebenprodukte (wie kohlenstoffähnliche Polymermaterialien) erneut auf Flächen des Werkstücks 100 abgeschieden, einschließlich zum Beispiel auf den FSW-Abstandshaltern 126B und den Gate-Abstandshaltern 124, wodurch die Höhe H3 erhöht und/oder ein Oberflächenprofil der FSW-Abstandshalter 126B geglättet wird. Dementsprechend kann die Höhe H3 durch Anpassen der Dauer und/oder Frequenz des Ein-/Aus-Pulsens, das während des Ätzprozesses 308 implementiert wird, feineingestellt werden. Zum Beispiel kann, wenn die Dauer des „Ein“-Zustands länger als die Dauer des „Aus“-Zustands ist, die Höhe H3 im Vergleich zu dem Fall, in dem die Dauer des „Aus“-Zustands für eine bestimmte Ätzzeit länger als die Dauer des „Ein“-Zustands ist, niedriger sein. Ferner kann die Höhe H3 durch Anpassen der Anzahl der Ein-/Aus-Zyklen eingestellt werden. Zum Beispiel verringert ein Erhöhen der Anzahl von Zyklen die Höhe H3. Außerdem können andere Faktoren wie Typen von dem Trockenätzmittel und Konzentration des Trockenätzmittels während des synchronen Pulsprozesses auch unabhängig gesteuert werden, um eine gewünschte FSW-Abstandshalterhöhe und -morphologie zu erreichen. Zum Beispiel können durch Anpassen der Dauer und/oder Frequenz des synchronen Pulsens die resultierenden oberen Flächen der FSW-Abstandshalter 126B so eingestellt werden, dass sie statt einem abgerundeten ein relativ flaches Profil aufweisen. Ferner kann ein unbeabsichtigtes Dünnen oder Kürzen der Gate-Abstandshalter 124, die in dem dritten Bereich 108C freigelegt werden, durch die Wiederabscheidung von Ätznebenprodukten während des „Aus“-Zustands des Ätzprozesses 308 behoben werden. Mit anderen Worten kann eine Höhe der Gate-Abstandshalter 124, die in dem Bereich 102C ausgebildet sind, aufgrund eines Mangels von Ätz-/Wiederabscheidungszyklen, die während des Ätzprozesses 302 angewandt werden, größer als die der Gate-Abstandshalter 124, die in dem Bereich 102A ausgebildet sind, sein.
  • In den vorliegenden Ausführungsformen wird die Höhe H3 gebildet, um größer als die Höhe H1 zu sein, so dass die resultierenden Source-/Drain-Merkmale, die zwischen den FSW-Abstandshaltern 126B ausgebildet sind, sich von denen, die zwischen den FSW-Abstandshaltern 126A ausgebildet sind, in Hinblick auf Form und Größe unterscheiden. In einigen Ausführungsformen wird die Höhe H3 derart gesteuert, dass die resultierenden Source-/Drain-Merkmale über separaten Finnen 108C gebildet werden, und dass jede eine kleinere Größe aufweist als die zusammengewachsenen Source-/Drain-Merkmale 132, die zwischen den FSW-Abstandshaltern 126A ausgebildet sind, wie vorstehend erörtert. In dieser Hinsicht kann die Höhe H3 mindestens etwa die Hälfte der Finnenhöhe FH sein, wie vorstehend definiert. In einigen Ausführungsformen beträgt ein Verhältnis der Höhe H3 zu der FH von etwa 0,5 bis etwa 0,7. In einigen Beispielen kann die Höhe H3 von etwa 29 nm bis etwa 37 nm betragen. Es sei angemerkt, dass, falls das Verhältnis der Höhe H3 zu der FH weniger als etwa 0,5 ist, die anschließend über zwei benachbarten Finnen 108C gebildeten Source-/Drain-Merkmale zusammenwachsen können, um ein einzelnes Source-/Drain-Merkmal zu bilden, die vorliegenden Ausführungsformen werden jedoch nicht auf solche Abmessungen eingeschränkt. Wenn andererseits das Verhältnis der Höhe H3 zu der FH größer als etwa 0,7 ist, können die resultierenden Source-/Drain-Merkmale, obwohl sie nicht zusammenwachsen, aufgrund ihrer kleineren Größen einen höheren Kontaktwiderstand einführen.
  • Bezug nehmend auf Block 234 aus 2A und auf 12A bis 12D bildet das Verfahren 220 eine Source-/Drain-Vertiefung 135 in jeder freigelegten Finne 108C und zwischen den FSW-Abstandshaltern 126B. In den vorliegenden Ausführungsformen schließt das Bilden der Source-/Drain-Vertiefung 135 Anwenden eines Ätzprozesses 310 ein, der Abschnitte der Finnen 108C selektiv entfernt, ohne Abschnitte des Dummy-Gate-Stapels 114, der Isolationsmerkmale 104 oder der dielektrischen Schicht 126 zu entfernen oder im Wesentlichen zu entfernen. Details des Ätzprozesses 310 können denen des Ätzprozesses 304, der vorstehend erörtert wurde, ähneln. In einigen Ausführungsformen folgt auf den Ätzprozess 310 ein Nassreinigungsprozess, der auch dem ähnelt, der vorstehend mit Bezug auf den Ätzprozess 304 erörtert wurde. Die Source-/Drain-Vertiefung 135 kann auf eine Tiefe D2 gebildet werden. In einigen Ausführungsformen ist die Tiefe D2 geringer als die Tiefe D1, so dass sich eine untere Fläche der Source-/Drain-Vertiefung 135 oberhalb einer unteren Fläche der Source-/Drain-Vertiefung 131 befindet, wie in 12B dargestellt. In einigen Beispielen kann ein Verhältnis der Höhe H3 zu der Tiefe D2 von etwa 0,6 bis etwa 1,0 betragen, und die Tiefe D2 kann von etwa 35 nm bis etwa 45 nm betragen; selbstverständlich werden die vorliegenden Ausführungsformen nicht auf solche Abmessungen eingeschränkt.
  • Bezug nehmend auf Block 236 aus 2A und auf 13A bis 13D bildet das Verfahren 220 ein Source-/Drain-Merkmal 136 in der Source-/Drain-Vertiefung 135. In den vorliegenden Ausführungsformen implementiert das Verfahren 220 einen epitaktischen Prozess 312, um die Source-/Drain-Merkmale 136 aufzuwachsen. Der epitaktische Prozess 312 kann dem epitaktischen Prozess 306, der vorstehend detailliert erörtert wurde, ähneln. Zum Beispiel kann der epitaktische Prozess 312 einen geeigneten SEG-Prozess implementieren, um eine oder mehrere epitaktische Schichten in den Source-/Drain-Vertiefungen 135 zu bilden, wobei die epitaktische(n) Schicht(en) in situ oder anschließend während des Implantationsprozesses mit einem geeigneten Dotierstoff dotiert wird/werden. Wie vorstehend mit Bezug auf das Source-/Drain-Merkmal 132 erörtert, wird der Dotierstoff für die Source-/Drain-Merkmale 136 basierend auf dem Bauelementtyp, für dessen Bereitstellung die Source-/Drain-Merkmale 136 eingerichtet sind, ausgewählt. Für Ausführungsformen, in denen die Source-/Drain-Merkmale 136 dazu eingerichtet sind, ein Bauelement vom n-Typ bereitzustellen, schließt das Source-/Drain-Merkmal 136 eine oder mehrere epitaktische Si-Schichten, die mit einem Dotierstoff vom n-Typ dotiert wurden, ein, und für Ausführungsformen, in denen die Source-/Drain-Merkmale 136 dazu eingerichtet sind, ein Bauelement vom p-Typ bereitzustellen, schließt das Source-/Drain-Merkmal 136 eine oder mehrere epitaktische SiGe-Schichten, die mit einem Dotierstoff vom p-Typ dotiert wurden, ein. In einigen Ausführungsformen sind das Source-/Drain-Merkmal 132 und das Source-/Drain-Merkmal 136 dazu eingerichtet, Bauelemente mit dem gleichen Leitfähigkeitstyp (zum Beispiel beide vom n-Typ oder beide vom p-Typ) bereitzustellen; alternativ sind das Source-/Drain-Merkmal 132 und das Source-/Drain-Merkmal 136 dazu eingerichtet, Bauelemente mit unterschiedlichen Leitfähigkeitstypen (zum Beispiel eines vom n-Typ bzw. eines vom p-Typ) bereitzustellen. Der epitaktische Prozess 312 kann ferner ein Durchführen eines geeigneten Temperprozesses einschließen, der dem vorstehend erörterten ähnelt, um den/die Dotierstoff(e) in den Source-/Drain-Merkmalen 136 zu aktivieren. In den vorliegenden Ausführungsformen liegt eine untere Fläche des Source-/Drain-Merkmals 136 oberhalb einer unteren Fläche des Source-/Drain-Merkmal 132, da die Tiefe D2 geringer als die Tiefe D1 ist, wie vorstehend erörtert. Nach der Bildung des Source-/Drain-Merkmals 136 wird die strukturierte Fotolackschicht 134 durch einen geeigneten Prozess, wie Plasmaveraschen und/oder Fotolackstrippen, entfernt.
  • Bezug nehmend auf 13C bildet der epitaktische Prozess 312 in den vorliegenden Ausführungsformen die Source-/Drain-Merkmale 136 von jeder der Source-/Drain-Vertiefungen 135, so dass die resultierenden Source-/Drain-Merkmale 136 voneinander getrennt sind, anstatt zusammenzuwachsen. In den vorliegenden Ausführungsformen ermöglicht ein Einstellen der Höhe H3 der FSW-Abstandshalter 126B, um größer als die Höhe H1 der FSW-Abstandshalter 126A zu sein, es der/den epitaktischen Schicht(en) des Source-/Drain-Merkmals 136, in eine im Wesentlichen vertikale Richtung zwischen den FSW-Abstandshaltern 126B aufzuwachsen. In einigen Ausführungsformen wird die Höhe H3 auf mindestens die Hälfte der FH eingestellt. Als Ergebnis ist eine Größe der Source-/Drain-Merkmale 136 kleiner als die der Source-/Drain-Merkmale 132. Zum Beispiel ist in einigen Ausführungsformen eine maximale Breite W2 des Source-/Drain-Merkmals 136 viel geringer als die FH, und ein Abstand H4 zwischen der oberen Fläche FT der Finnen 108C und einer oberen Fläche ET des Source-/Drain-Merkmals 136 ist geringer als der Abstand H2 des Source-/Drain-Merkmals 132. In einigen Fällen kann ein Verhältnis der Breite W2 zu der FH von etwa 0,3 bis etwa 0,5 betragen, wobei die Breite W2 von etwa 18 nm bis etwa 28 nm betragen kann. In einigen Ausführungsformen ist der Abstand H4 kleiner als Null, wie etwa -2 nm bis etwa 0 nm, was angibt, dass die ET unterhalb oder auf der gleichen Höhe wie die FT angeordnet ist. In einigen Ausführungsformen, wie hierin dargestellt, ist der Abstand H4 größer als Null, wie etwa 0 nm bis etwa 3 nm, was angibt, dass die ET oberhalb der FT angeordnet ist. Selbstverständlich werden die vorliegenden Ausführungsformen nicht auf diese Abmessungen eingeschränkt. Das verringerte Volumen des Source-/Drain-Merkmals 136 führt auch dazu, dass die ET des Source-/Drain-Merkmals 136 deutlich weniger gedehnt wird als die ET des Source-/Drain-Merkmals 132, wie vorstehend erörtert, d. h. ist der Abstand W2' geringer als der Abstand W1'.
  • Zusätzlich zu der Höhe (wie der Höhe H3) der FSW-Abstandshalter können die Größe und Form des Source-/Drain-Merkmals 136 von Faktoren wie Zusammensetzungen der epitaktischen Schichten, dem Trennabstand S2 zwischen den Finnen 108C und/oder Abscheidungsbedingungen des epitaktischen Prozesses 312 abhängen.
  • Nun Bezug nehmend auf Blöcke 238 bis 250 aus 2B und auf 14A bis 14D bildet das Verfahren 220 Source-/Drain-Merkmale 142 in dem Bereich 102B und Source-/Drain-Merkmale 146 in dem Bereich 102D. In den dargestellten Ausführungsformen ist der Bereich 102B dazu eingerichtet, Bauelemente mit der gleichen Funktion wie, aber einem anderen Leitfähigkeitstyp als dem des Bereichs 102A bereitzustellen, und der Bereich 102D ist dazu eingerichtet, Bauelemente mit der gleichen Funktion wie, aber einem anderen Leitfähigkeitstyp als dem des Bereichs 102C bereitzustellen. Zum Beispiel sind in den dargestellten Ausführungsformen der Bereich 102A und der Bereich 102B dazu eingerichtet, ein Logikbauelement vom p-Typ bzw. Logikelemente vom n-Typ bereitzustellen, während der Bereich 102C und der Bereich 102D dazu eingerichtet sind, SRAM-Bauelemente vom p-Typ bzw. SRAM-Bauelemente vom n-Typ bereitzustellen.
  • In den vorliegenden Ausführungsformen stellen Blöcke 238 bis 250 eine Reihe von Fotolithografie-, Ätz- und epitaktischen Prozessen dar, die den in Blöcken 222 bis 236 erörterten im Wesentlichen ähneln. Zum Beispiel, Bezug nehmend auf Block 238, bildet das Verfahren 220 eine dritte strukturierte Fotolackschicht (nicht dargestellt) über dem Werkstück 100, um den Bereich 102B freizulegen, der durch die dielektrische Schicht 126 bedeckt ist, ohne die Bereiche 102A, 102C oder 102D freizulegen. Die dritte strukturierte Fotolackschicht kann der strukturierten Fotolackschicht 130 wie vorstehend erörtert im Wesentlichen ähneln. Bezug nehmend auf Block 240 führt das Verfahren 220 einen Ätzprozess durch, der dem Ätzprozess 302 im Wesentlichen ähnelt oder gleich ist, wodurch die Gate-Abstandshalter 124 auf Seitenwänden des Dummy-Gate-Stapels 112 und die FSW-Abstandshalter 126C auf Seitenwänden der Finnen 108B gebildet werden, wie in 14B und 14C dargestellt. In den vorliegenden Ausführungsformen werden die FSW-Abstandshalter 126C durch Einstellen der Vorspannungsleistung, wenn die dielektrische Schicht 126 geätzt wird, auf eine Höhe H5 gebildet, die weniger als die FH ist. In einigen beispielhaften Ausführungsformen beträgt die Höhe H5 weniger als die Hälfte der FH, wobei ein Verhältnis der Höhe H3 zu der FH von etwa 0,1 bis etwa 0,3 beträgt. Die vorliegenden Ausführungsformen schränken die Höhe H5 nicht auf bestimmte Abmessungen ein, der in Block 240 angewandte Ätzprozess wird jedoch derart eingestellt, dass resultierende Source-/Drain-Merkmale, die zwischen den FSW-Abstandshaltern 126C ausgebildet sind, zwei benachbarte Finnen 108B zusammenwachsen lassen. In einigen Ausführungsformen ähnelt die Höhe H5 im Wesentlichen der Höhe H1 der FSW-Abstandshalter 126A, wodurch sie weniger als die Höhe H3 der FSW-Abstandshalter 126B ist. In einigen Beispielen kann die Höhe H5 weniger als die Höhe H1 sein, so dass die zusammengewachsenen Source-/Drain-Merkmale, die dazwischen ausgebildet sind, größer als die zusammengewachsenen Source-/Drain-Merkmale 132 sind. Falls die Höhe H5 weniger als die Höhe H1 ist, kann eine höhere Ätzvorspannungsleistung (höhere Spannung) im Ätzprozess angelegt werden, verglichen mit dem Ätzprozess 302, um die FSW-Abstandshalter 126C zu bilden.
  • Bezug nehmend auf Block 242 bildet das Verfahren 220 in einem Ätzprozess, der dem Ätzprozess 304 ähnelt, Source-/Drain-Vertiefungen (nicht dargestellt) in Abschnitten der zweiten Finnen 108B zwischen den FSW-Abstandshaltern 126C. Anschließend bildet Bezug nehmend auf Block 244 und auf 14B und 14C das Verfahren 220 Source-/Drain-Merkmale 142 in den Source-/Drain-Vertiefungen mit einem epitaktischen Aufwachsprozess, der dem epitaktischen Prozess 306 ähnelt, während dem die Source-/Drain-Merkmale 142 zwei vertiefte Finnen 108B zusammenwachsen lassen, wodurch ein Luftspalt 144 mit den FSW-Abstandshaltern 126C gebildet wird. Die Source-/Drain-Merkmale 142 können dazu eingerichtet sein, einen anderen Leitfähigkeitstyp aufzuweisen als die Source-/Drain-Merkmale 132. Für Ausführungsformen, in denen die Source-/Drain-Merkmale 132 dazu eingerichtet sind, ein Bauelement vom p-Typ (wie ein Logikbauelement vom p-Typ) bereitzustellen, sind die Source-/Drain-Merkmale 142 dazu eingerichtet, ein Bauelement vom n-Typ (wie ein Logikbauelement vom n-Typ) bereitzustellen. In dieser Hinsicht können die Source-/Drain-Merkmale 142 eine oder mehrere epitaktische Si-Schicht(en), die mit einem Dotierstoff vom n-Typ dotiert ist/sind (wie eine Si:P-Schicht) einschließen, wie vorstehend mit Bezug auf das Source-/Drain-Merkmal 132 erörtert. Ein Temperprozess kann nach dem Bilden der Source-/Drain-Merkmale 142 durchgeführt werden, um den/die Dotierstoff(e) in den Source-/Drain-Merkmalen 142 zu aktivieren. Nach dem Bilden der Source-/Drain-Merkmale 142, entfernt das Verfahren 220 die dritte strukturierte Fotolackschicht, die dazu eingerichtet ist, den Bereich 102B durch ein beliebiges geeignetes Verfahren, das vorstehend erwähnt wurde, freizulegen.
  • Die Source-/Drain-Merkmale 142 können mit einer Geometrie eingerichtet sein, die der der Source-/Drain-Merkmale 132 im Wesentlichen ähnelt, obwohl sich genaue Abmessungen der Source-/Drain-Merkmale 142 von denen der Source-/Drain-Merkmale 132 unterscheiden können. Zum Beispiel können die zusammengewachsen Source-/Drain-Merkmale 142 mit einer maximalen Breite W4 von etwa 65 nm bis etwa 75 nm gebildet werden, und ein Verhältnis von der Breite W4 zu der FH kann von etwa 1,2 bis etwa 1,4 betragen. In weiteren Beispielen kann die obere Fläche ET im Wesentlichen auf eine Breite W4' gedehnt werden, die der Breite W1' ähnelt, und ein Abstand H6 zwischen der oberen Fläche FT der Finnen 108B und ET ist größer als Null und kann zum Beispiel von etwa 3 nm bis etwa 10 nm betragen. Selbstverständlich werden die vorliegenden Ausführungsformen nicht auf solche Abmessungen eingeschränkt. In einigen Ausführungsformen werden die FSW-Abstandshalter 126C eingestellt, um kleiner als der FSW-Abstandshalter 126A zu sein, so dass das zusammengewachsene Source-/Drain-Merkmal 142 größer als das zusammengewachsene Source-/Drain-Merkmal 132 ist.
  • Bezug nehmend auf Block 246, bildet das Verfahren 220 eine vierte strukturierte Fotolackschicht (nicht dargestellt) über dem Werkstück 100, um den Bereich 102D freizulegen, der durch die dielektrische Schicht 126 bedeckt ist, ohne die Bereiche 102A bis 102C freizulegen. Die vierte strukturierte Fotolackschicht kann der strukturierten Fotolackschicht 130 wie vorstehend erörtert im Wesentlichen ähneln. Bezug nehmend auf Block 248 führt das Verfahren 220 einen Ätzprozess durch, der dem Ätzprozess 308 im Wesentlichen ähnelt, wodurch die Gate-Abstandshalter 124 auf Seitenwänden des Dummy-Gate-Stapels 114 und FSW-Abstandshalter 126D auf Seitenwänden der Finnen 108D gebildet werden, wie in 14B und 14D dargestellt. In den vorliegenden Ausführungsformen wird durch Einstellen des synchronen Pulsens des in Block 248 angewandten Ätzprozesses ein Ätzmittel (wie ein Trockenätzmittel, das vorstehend mit Bezug auf den Ätzprozess 308 erörtert wurde) periodisch aufgebracht, d. h. Abwechseln zwischen „Ein“-Zustand und „Aus“-Zustand. Wie vorstehend detailliert erörtert wurde, vertieft der „Ein“-Zustand des synchronen Pulsens die dielektrische Schicht 126 aktiv, um die FSW-Abstandshalter 126D und die Gate-Abstandshalter 124 zu bilden, während der „Aus“-Zustand es jeglichem Ätznebenprodukt ermöglicht, erneut über dem Werkstück 100 abgeschieden zu werden, wodurch eine Steuerung zum Feineinstellen der Höhe H7 und zum Glätten des vertieften Profils der FSW-Abstandshalter 126D bereitgestellt wird. In dieser Hinsicht kann eine Abtragsleistung der Entfernung der dielektrischen Schicht 126 durch Einstellen der Frequenz, mit der die „Ein-“ und „Aus“-Zustände durchlaufen werden und/oder der Dauer, für die jeder Zustand angewandt wird, eingestellt werden. In einige Fällen kann das unbeabsichtigte Vertiefen der Gate-Abstandshalter 124 durch einen solchen Einstellungsprozess abgemildert werden.
  • In den vorliegenden Ausführungsformen wird die Höhe H7 in Block 248 derart eingestellt, dass die resultierenden Source-/Drain-Merkmale, die zwischen den FSW-Abstandshaltern 126D ausgebildet sind, voneinander getrennt sind, anstatt zusammenzuwachsen, wie im Falle der Source-/Drain-Merkmale 142. In dieser Hinsicht ist die Höhe H7 größer als die Höhe H5 der FSW-Abstandshalter 126C und die Höhe H1 der FSW-Abstandshalter 126A. In einigen Ausführungsformen beträgt die Höhe H7 mindestens etwa die Hälfte der FH und, in einigen Fällen, kann ein Verhältnis der Höhe H7 zu der FH von etwa 0,5 bis etwa 0,7 betragen, ähnlich der Höhe H3 wie vorstehend erörtert. In einigen Beispielen kann die Höhe H7 der Höhe H3 der FSW-Abstandshalter 126B ähneln.
  • Bezug nehmend auf Block 250 bildet das Verfahren 220 in einem Ätzprozess, der dem Ätzprozess 310 wie vorstehend erörtert ähnelt, Source-/Drain-Vertiefungen (nicht dargestellt) in Abschnitten der Finnen 108B zwischen den FSW-Abstandshaltern 126D. Bezug nehmend auf Block 252 und auf 14B und 14D führt das Verfahren 220 anschließend einen epitaktischen Aufwachsprozess durch, der dem epitaktischen Aufwachsprozess 312 wie vorstehend erörtert ähnelt, so dass die resultierenden Source-/Drain-Merkmale 146 getrennt von jeder der in Block 250 gebildeten Source-/Drain-Vertiefungen aufgewachsen werden. Die Source-/Drain-Merkmale 146 können dazu eingerichtet sein, einen anderen Leitfähigkeitstyp aufzuweisen als das Source-/Drain-Merkmal 136. Für Ausführungsformen, in denen das Source-/Drain-Merkmal 136 dazu eingerichtet ist, ein Bauelement vom p-Typ (wie ein Speicherbauelement vom p-Typ) bereitzustellen, ist das Source-/Drain-Merkmal 146 dazu eingerichtet, ein Bauelement vom n-Typ (wie ein Speicherbauelement vom n-Typ) bereitzustellen. In dieser Hinsicht können die Source-/Drain-Merkmale 146 eine oder mehrere epitaktische Si-Schicht(en), die mit einem Dotierstoff vom n-Typ dotiert ist/sind (wie eine Si:P-Schicht) einschließen, wie vorstehend mit Bezug auf die Source-/Drain-Merkmale 132 erörtert. Ein Temperprozess kann nach dem Bilden der Source-/Drain-Merkmale 142 durchgeführt werden, um den/die Dotierstoff(e) in den Source-/Drain-Merkmalen 142 zu aktivieren. Nach dem Bilden des Source-/Drain-Merkmals 142, entfernt das Verfahren 220 die dritte strukturierte Fotolackschicht, die dazu eingerichtet ist, den Bereich 102B durch ein beliebiges geeignetes Verfahren, das vorstehend erwähnt wurde, freizulegen.
  • In den vorliegenden Ausführungsformen ermöglicht ein Einstellen der Höhe H7 der FSW-Abstandshalter 126D, um größer zu sein als die Höhe H5 der FSW-Abstandshalter 126C es der/den epitaktischen Schicht(en) der Source-/Drain-Merkmale 146 im Wesentlichen in eine vertikale Richtung zwischen den FSW-Abstandshaltern 126D aufzuwachsen. Mit anderen Worten verringert ein Erhöhen der Höhe H7 relativ zu der Höhe H5 die Gesamtgröße der Source-/Drain-Merkmale 146 im Vergleich zu den Source-/Drain-Merkmalen 142. Zum Beispiel ist in einigen Ausführungsformen eine maximale Breite W5 der Source-/Drain-Merkmale 146 viel geringer als die FH, und ein Abstand H8 zwischen der Finnenoberseite FT und einer oberen Fläche ET des Source-/Drain-Merkmals 146 ist kleiner als der Abstand H6 des Source-/Drain-Merkmals 142. In einigen Beispielen kann ein Verhältnis der Breite W5 zu der FH von etwa 0,3 bis etwa 0,5 betragen. In einigen Ausführungsformen ist, ähnlich zu der vorstehenden Beschreibung des Abstands H4, der Abstand H8 kleiner als Null, wie etwa -2 nm bis etwa 0 nm, was angibt, dass die ET unterhalb der FT angeordnet ist. In einigen Ausführungsformen ist der Abstand H8 größer als Null, wie etwa 0 nm bis etwa 3 nm, was angibt, dass die ET oberhalb der FT angeordnet ist. Außerdem führt die verringerte Größe der Source-/Drain-Merkmale 146 aufgrund der Höhe H7 dazu, dass die Dehnung der ET, die durch eine Breite W5' definiert ist, geringer als die Breite W4' der Source-/Drain-Merkmale 142 ist. Ferner können Unterschiede bei den Größen und Formen zwischen den Source-/Drain-Merkmalen 142 und dem Source-/Drain-Merkmal 146 von Faktoren wie Zusammensetzungen der epitaktischen Schichten, den Trennabständen (wie Abstände S3 und S4) zwischen den Finnen, und/oder Abscheidungsbedingungen der epitaktischen Prozesse abhängen.
  • Obwohl die Source-/Drain-Merkmale 132 und die Source-/Drain-Merkmale 142 in den dargestellten Ausführungsformen mit ähnlichen Größen und Geometrien gebildet werden, und die Source-/Drain-Merkmale 136 und die Source-/Drain-Merkmale 146 mit ähnlichen Größen und Geometrien gebildet werden, werden die vorliegenden Ausführungsformen nicht auf diese Ausgestaltungen eingeschränkt. Zum Beispiel ist in der vorliegenden Offenbarung auch anwendbar, dass durch Durchführen eines Ätzprozesses, der dem Ätzprozess 308 statt dem Ätzprozess 302 ähnelt, die Source-/Drain-Merkmale 142 als getrennte statt zusammengewachsene Merkmale gebildet werden. In ähnlicher Weise können durch Durchführen eines Ätzprozesses, der dem Ätzprozess 302 statt dem Ätzprozess 308 ähnelt, die Source-/Drain-Merkmale 146 als zusammengewachsene statt getrennte Merkmale gebildet werden. Mit anderen Worten ermöglichen die hierin bereitgestellten Verfahren, dass Source-/Drain-Merkmale mit verschiedenen Formen und Größen in unterschiedlichen Bauelementbereichen gebildet werden, da die vier Bereiche 102A bis 102D unabhängig und separat verarbeitet werden, wodurch verschiedene Designanforderungen erfüllt werden. Dieser Vorteil kann realisiert werden, wenn bestehende Verfahren zum Bilden von Source-/Drain-Merkmalen in unterschiedlichen Bauelementbereichen bei verringerten Längenskalierungen nicht mehr unterstützt werden können.
  • Erneut Bezug nehmend auf Block 212 aus 1 und auf 15A bis 15G fährt das Verfahren 200 damit fort, die Dummy-Gate-Stapel 112 und 114 durch Metal-Gate-Stapel 152 bzw. 154 zu ersetzen. In den vorliegenden Ausführungsformen steht der Metal-Gate-Stapel 152 mit einem Abschnitt der Finne 108A in Eingriff, um einen ersten FET, wie einen ersten FET vom p-Typ, zu bilden, und mit einem Abschnitt der Finne 108B in Eingriff, um einen zweiten FET mit einem anderen Leitfähigkeitstyp als den ersten FET, wie einen ersten FET vom n-Typ, zu bilden. In ähnlicher Weise steht der Metal-Gate-Stapel 154 mit einem Abschnitt der Finne 108C in Eingriff, um einen dritten FET, wie einen zweiten FET vom p-Typ, zu bilden, und mit einem Abschnitt der Finne 108D in Eingriff, um einen vierten FET mit einem anderen Leitfähigkeitstyp als den dritten FET, wie einen zweiten FET vom n-Typ, zu bilden. Ferner sind der erste FET (oder der zweite FET) und der dritte FET (oder der vierte FET) in den vorliegenden Ausführungsformen dazu eingerichtet, unterschiedliche Funktionen durchzuführen. Zum Beispiel kann der erste FET (oder der zweite FET) als ein Logikbauelement eingerichtet sein, und der dritte FET (oder der vierte FET) kann als ein Speicherbauelement eingerichtet sein. Die Bildung der Metal-Gate-Stapel 152 und 154 wird nachstehend detailliert beschrieben.
  • Das Verfahren 220 kann zuerst eine Zwischenschichtdielektrikum (ILD)-Schicht 150 über dem Werkstück 100 abscheiden, das die Source-/Drain-Merkmale 132, 136, 142 und 146 einschließt. Die ILD-Schicht 150 dient als ein Isolator, der die über dem Werkstück 100 gebildeten leitfähigen Spuren trägt und isoliert. Die ILD-Schicht 150 kann ein beliebiges geeignetes dielektrisches Material, wie Siliziumoxid, dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Tetraethylorthosilikat (TEOS), undotiertes Silikatglas, Quarzglas (FSG - fused silica glass), Phosphorsilikatglas (PSG), mit Bor dotiertes Siliziumglas (BSG), ein dielektrisches Material mit niedrigem k-Wert, andere geeignete Materialien oder Kombinationen davon, einschließen. Die ILD-Schicht 150 kann durch ein beliebiges geeignetes Verfahren, wie plasmaunterstützte CVD (PECVD), FCVD, SOG, andere geeignete Abscheidungsprozesse oder Kombinationen davon, abgeschieden werden. Ein CMP-Prozess kann anschließend durchgeführt werden, um alle überschüssigen dielektrischen Materialien zu entfernen und die obere Fläche des Werkstücks 100 zu planarisieren. Alternativ kann die Hartmaske 120 während des CMP-Prozesses als Polierstoppschicht dienen und wird nach dem Durchführen des CMP durch einen zusätzlichen Ätzprozess entfernt.
  • Anschließend entfernt das Verfahren 220 die Dummy-Gate-Stapel 112 und 114, oder Abschnitte davon, separat oder gemeinsam durch einen geeigneten selektiven Ätzprozess. Der selektive Ätzprozess ist dazu eingerichtet, die Dummy-Gate-Materialien, wie Polysilizium, in Bezug auf die ILD-Schicht 150 zu entfernen, was zu Gategräben (nicht dargestellt) führt. Der selektive Ätzprozess kann eine beliebige geeignete Ätztechnik einschließen, wie Nassätzen, Trockenätzen, RIE, Veraschen, andere Ätzverfahren oder Kombinationen davon. In einem Beispiel ist der selektive Ätzprozess ein Trockenätzprozess, der ein Ätzmittel auf Fluor-Basis nutzt. In einigen Ausführungsformen schließt der selektive Ätzprozess mehrere Ätzschritte mit unterschiedlichen Ätzchemien ein, von denen jeder ein bestimmtes Material der Dummy-Gate-Schichten angreift.
  • Danach füllt das Verfahren 220 die Gategräben mit verschiedenen Gate-Materialien, wie eine dielektrische Gate-Schicht (nicht separat dargestellt) und eine Gate-Elektrode (nicht separat dargestellt), von denen jedes eine oder mehrere Materialschichten einschließt. Die dielektrische Gate-Schicht kann ein dielektrisches Material mit hohem k-Wert einschließen, wie ein Metalloxid (z. B. LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3 usw.), ein Metallsilikat (z. B. HfSiO, LaSiO, AlSiO usw.), andere geeignete Materialien oder Kombinationen davon. In einigen Ausführungsformen wird die dielektrische Gate-Schicht durch ein beliebiges geeignetes Verfahren, wie ALD, CVD, metall-organische CVD (MOCVD), PVD, andere geeignete Verfahren oder Kombinationen davon, in den Gategräben abgeschieden. Anschließend bildet das Verfahren 220 eine Gate-Elektrode über der dielektrischen Gate-Schicht, wobei die Gate-Elektrode eine oder mehrere Austrittsarbeitsmetallschichten und eine Metallfüllschicht über der Austrittsarbeitsmetallschicht einschließen kann. Die Austrittsarbeitsmetallschicht kann eine Austrittsarbeitsmetallschicht vom p-Typ oder eine Austrittsarbeitsmetallschicht vom n-Typ einschließen. Die beispielhaften Austrittsarbeitsmetallschichte schließen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete Austrittsarbeitsmaterialien oder Kombinationen davon ein. Die Austrittsarbeitsmetallschicht kann durch CVD, PVD, andere geeignete Prozesse oder Kombinationen davon abgeschieden werden. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Kupfer (Cu), Cobalt (Co), Ruthenium (Ru), andere geeignete Materialien oder Kombinationen davon einschließen. Die Metallfüllschicht kann durch CVD, PVD, Plattieren, andere geeignete Prozesse oder Kombinationen davon gebildet werden. In einigen Ausführungsformen bildet das Verfahren 220 andere Materialschichten, wie eine Grenzschicht, eine Sperrschicht, eine Deckschicht und/oder andere geeignete Schichten als Abschnitte der Metal-Gate-Stapel 152 und/oder 154. Nach dem Abscheiden der Metal-Gate-Materialien wird/werden ein oder mehrere CMP-Prozess(e) durchgeführt, um eine im Wesentlichen planare obere Fläche der Metal-Gate-Stapel 152 und 154 hervorzubringen.
  • Bezug nehmend auf Block 214 aus 1 führt das Verfahren 200 zusätzliche Verarbeitungsschritte durch. Zum Beispiel kann das Verfahren 200 Source-/Drain-Kontakte in einer ILD-Schicht, die über dem Werkstück 100 angeordnet ist, bilden, wobei die Source-/Drain-Kontakte dazu eingerichtet sind, elektrisch mit der Source-/Drain-Merkmale 132, 136, 142 und 146 zu koppeln. Danach kann das Verfahren 200 damit fortfahren, eine Verschaltungsstruktur zu bilden, um verschiedene Bauelemente des Werkstücks 100 mit einer IC zu koppeln. Die Verschaltungsstruktur schließt Metallleitungen in mehreren Metallschichten zum horizontalen Koppeln und Durchkontaktierungen/Kontakte zum vertikalen Koppeln zwischen benachbarten Metallschichten oder zwischen einer unteren Metallschicht und den Bauelementmerkmalen auf Substrat 102 (wie die Source-/Drain-Merkmale und die Metal-Gate-Stapel) ein. Die Source-/Drain-Kontakte und die Verschaltungsstruktur können ein oder mehrere geeignete leitfähige Materialien einschließen, wie Cu, Al, W, Co, Ru, ein Metallsilizid, ein Metallnitrid oder ein anderes geeignetes leitfähiges Material. Die Source-/Drain-Kontakte und die Verschaltungsstruktur können durch einen Damascene-Prozess gebildet werden, wie. ein Single-Damascene-Prozess oder Dual-Damascene-Prozess, der Lithografiestrukturieren, Ätzen, Abscheidung und CMP einschließt. Das veranschaulichte Werkstück 100 ist lediglich ein Beispiel einiger Ausführungsformen der Verfahren 200 und 220. Die Verfahren 200 und 220 können verschiedene andere Ausführungsformen aufweisen, ohne vom Umfang der vorliegenden Offenbarung abzuweichen.
  • Die vorliegende Offenbarung stellt eine Halbleiterstruktur und ein Verfahren zum Fertigen derselben bereit. Das Verfahren schließt unterschiedliche Prozeduren ein, um epitaktisch aufgewachsene Source-/Drain-Merkmale für verschiedene Bauelemente zu bilden. Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung bieten viele Vorteile für ein Halbleiterbauelement und die Bildung davon, einschließlich FinFETs, sie sollen jedoch nicht einschränkend sein. In den vorliegenden Ausführungsformen werden zum Beispiel mindestens zwei Typen von FinFETs durch unterschiedliche Prozeduren gebildet. Der erste Typ kann ein Logikbauelement sein und der zweite Typ kann ein Speicherbauelement (wie SRAM) sein. Insbesondere werden in den vorliegenden Ausführungsformen Source-/Drain-Merkmale des ersten Typ und des zweiten Typ durch Anpassen der Höhe ihrer jeweiligen FSW-Abstandshalter in separaten Fotolithografie- und Ätzprozessen, und anschließendes Durchführen ihres epitaktischen Aufwachsprozesses zwischen den jeweiligen FSW-Abstandshaltern mit unterschiedlichen Höhen, um Source-/Drain-Merkmale mit unterschiedlichen Ausgestaltungen zu bilden, gebildet. Dementsprechend können durch separates Einstellen der Höhen der FSW-Abstandshalter für unterschiedliche FinFETs Source-/Drain-Merkmale mit unterschiedlichen Größen und Geometrien erzielt werden, um verschiedene Vorteile zu erreichen, wie verringerter Kontaktwiderstand, vergrößerter Kontaktbereich mit Source-/Drain-Kontakten, verbesserte Ladungsmobilität aufgrund von Verspannungseffekten des Kanalbereichs und/oder andere Vorteile. Außerdem stellt die vorliegende Offenbarung Designfreiheit bereit, um unterschiedliche FinFETs unterschiedlich und unabhängig zu behandeln, um ihre jeweiligen Designanforderungen zu erfüllen. Es sei jedoch angemerkt, dass der erste Typ von FinFETs und der zweite Typ von FinFETs nicht auf Logikbauelemente bzw. Speicherbauelemente eingeschränkt werden und andere Bauelementtypen mit unterschiedlichen Anforderungen sein können. Zum Beispiel kann der erste Typ von FinFETs ein Bauelement vom p-Typ sein und der zweite Typ von Bauelementen kann FinFETs vom n-Typ sein, oder umgekehrt, gemäß verschiedenen Designüberlegungen.
  • In einem Aspekt stellt die vorliegende Offenbarung ein Verfahren bereit, das Bilden einer ersten Halbleiterfinne in einem ersten Bauelementbereich und einer zweiten Halbleiterfinne in einem zweiten Bauelementbereich über einem Substrat, Bilden einer Abstandshalterschicht über dem Substrat, wobei ein erster Abschnitt der Abstandshalterschicht über der ersten Halbleiterfinne gebildet wird und ein zweiter Abschnitt der Abstandshalterschicht über der zweiten Halbleiterfinne gebildet wird, Durchführen eines ersten Ätzprozesses, um den ersten Abschnitt der Abstandshalterschicht in Bezug auf den zweiten Abschnitt der Abstandshalterschicht zu vertiefen, wodurch erste Finnenabstandshalter auf Seitenwänden der ersten Halbleiterfinne gebildet werden, Bilden eines ersten epitaktischen S/D-Merkmals zwischen den ersten Finnenabstandshaltern, anschließendes Durchführen eines zweiten Ätzprozesses, um den zweiten Abschnitt der Abstandshalterschicht in Bezug auf den ersten Abschnitt der Abstandshalterschicht zu vertiefen, wodurch zweite Finnenabstandshalter auf Seitenwänden der zweiten Halbleiterfinne gebildet werden, wobei die zweiten Finnenabstandshalter auf eine Höhe, die größer als die der ersten Finnenabstandshalter ist, gebildet werden, und Bilden eines zweiten epitaktischen S/D-Merkmals zwischen den zweiten Finnenabstandshaltern, wobei das zweite epitaktische S/D-Merkmal auf eine Größe, die kleiner als die des ersten epitaktischen S/D-Merkmals ist, gebildet wird, einschließt.
  • In einem weiteren Aspekt stellt die vorliegende Offenbarung ein Verfahren bereit, das Bilden einer ersten Finne und einer zweiten Finne, die von einem ersten Bereich eines Halbleitersubstrats hervorstehen, Bilden einer dritten Finne, die von einem zweiten Bereich des Halbleitersubstrats hervorsteht, Bilden eines ersten Dummy-Gate-Stapels über den ersten und den zweiten Finnen und eines zweiten Dummy-Gate-Stapels über der dritten Finne, Abscheiden einer dielektrischen Schicht über den ersten und den zweiten Dummy-Gate-Stapeln, Bilden eines ersten Source-/Drain (S/D)-Merkmals über den ersten und den zweiten Finnen, wobei das erste S/D-Merkmal die ersten und die zweiten Finnen zusammenwachsen lässt, anschließendes Bilden eines zweiten S/D-Merkmals über der dritten Finne, und Ersetzen der ersten und der zweiten Dummy-Gate-Stapel durch Metal-Gate-Stapeln einschließt. In den vorliegenden Ausführungsformen schließt Bilden des ersten S/D-Merkmals Durchführen eines ersten Ätzprozesses, um Abschnitte der dielektrischen Schicht auf Seitenwänden der ersten und der zweiten Finnen zu entfernen, wodurch erste Finnenseitenwand (FSW)-Abstandshalter die eine erste Höhe aufweisen, gebildet werden, Vertiefen der ersten und der zweiten Finnen, Durchführen eines ersten epitaktischen Prozesses, um das erste S/D-Merkmal aufzuwachsen, wodurch die vertieften ersten und die zweiten Finnen zusammenwachsen, ein. In den vorliegenden Ausführungsformen schließt Bilden des zweiten S/D-Merkmals Durchführen eines zweiten Ätzprozesses, um Abschnitte der dielektrischen Schicht auf Seitenwänden der dritten Finnen zu entfernen, wodurch zweite FSW-Abstandshalter mit einer zweiten Höhe gebildet werden, wobei die zweite Höhe größer als die erste Höhe ist, und wobei der erste und der zweite Ätzprozess das gleiche Ätzmittel einsetzen, Vertiefen der dritten Finne und Durchführen eines zweiten epitaktischen Prozesses, um das zweite S/D-Merkmal zwischen den zweiten FSW-Abstandshaltern aufzuwachsen, ein.
  • In noch einem weiteren Aspekt stellt die vorliegende Offenbarung eine Halbleiterstruktur bereit, die erste Finnen und zweite Finnen, die sich von einem Halbleitersubstrat erstrecken, Isolationsmerkmale, die über dem Halbleitersubstrat angeordnet sind, um die ersten Finnen und die zweiten Finnen zu trennen, wobei die ersten und die zweiten Finnen eine Finnenhöhe aufweisen, die von einer oberen Fläche der Isolationsmerkmale gemessen wird, ein erstes Bauelement über den ersten Finnen, ein zweites Bauelement über den zweiten Finnen und eine Zwischenschichtdielektrikum (ILD)-Schicht über den ersten und den zweiten Bauelementen ein. In vorliegenden Ausführungsformen schließt das erste Bauelement einen ersten Gatestapel, der mit ersten Kanalbereichen der ersten Finnen in Eingriff steht, ein erstes epitaktisches Source-/Drain (S/D)-Merkmal, das auf gegenüberliegenden Seiten der ersten Kanalbereiche angeordnet ist, wobei das erste epitaktische S/D-Merkmal die ersten Finnen zusammenwachsen lässt, und erste Finnenabstandshalter, die auf Seitenwänden des ersten epitaktischen S/D-Merkmals angeordnet sind, wobei die ersten Finnenabstandshalter eine erste Höhe, die von der oberen Fläche der Isolationsmerkmale gemessen wird, aufweisen, ein. In den vorliegenden Ausführungsformen schließt das zweite Bauelement einen zweiten Gatestapel, der mit zweiten Kanalbereichen der zweiten Finnen in Eingriff steht, zweite epitaktische Source-/Drain-Merkmale, die auf gegenüberliegenden Seiten der zweiten Kanalbereiche angeordnet sind, und zweite Finnenabstandshalter, die auf Seitenwänden der zweiten epitaktischen S/D-Merkmale angeordnet sind, wobei die zweiten Finnenabstandshalter eine zweite Höhe, die von der oberen Fläche der Isolationsmerkmale gemessen wird, die größer als die erste Höhe ist, aufweisen, ein.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63065671 [0001]

Claims (20)

  1. Verfahren, umfassend: Bereitstellen eines Substrats, das einen ersten Bauelementbereich und einen zweiten Bauelementbereich aufweist; Bilden einer ersten Halbleiterfinne in dem ersten Bauelementbereich und einer zweiten Halbleiterfinne in dem zweiten Bauelementbereich; Bilden einer Abstandshalterschicht über dem Substrat, wobei ein erster Abschnitt der Abstandshalterschicht über der ersten Halbleiterfinne gebildet wird und ein zweiter Abschnitt der Abstandshalterschicht über der zweiten Halbleiterfinne gebildet wird; Durchführen eines ersten Ätzprozesses, um den ersten Abschnitt der Abstandshalterschicht in Bezug auf den zweiten Abschnitt der Abstandshalterschicht zu vertiefen, wodurch erste Finnenabstandshalter auf Seitenwänden der ersten Halbleiterfinne gebildet werden; Ätzen der ersten Halbleiterfinne, um eine erste Source-/Drain (S/D)-Vertiefung zwischen den ersten Finnenabstandshaltern zu bilden; Bilden eines ersten epitaktischen S/D-Merkmals in der ersten S/D-Vertiefung, Durchführen eines zweiten Ätzprozesses nach Bilden des ersten epitaktischen S/D-Merkmals, um den zweiten Abschnitt der Abstandshalterschicht in Bezug auf den ersten Abschnitt der Abstandshalterschicht zu vertiefen, wodurch zweite Finnenabstandshalter auf Seitenwänden der zweiten Halbleiterfinne gebildet werden, wobei die zweiten Finnenabstandshalter auf eine Höhe, die größer als die der ersten Finnenabstandshalter ist, gebildet werden; Ätzen der zweiten Halbleiterfinne, um eine zweite S/D-Vertiefung zwischen den zweiten Finnenabstandshaltern zu bilden; und Bilden eines zweiten epitaktischen S/D-Merkmals in der zweiten S/D-Vertiefung, wobei das zweite epitaktische S/D-Merkmal mit einer Größe gebildet wird, die kleiner als die des ersten epitaktischen S/D-Merkmals ist.
  2. Verfahren nach Anspruch 1, wobei die erste Halbleiterfinne dazu eingerichtet ist, ein Logikbauelement bereitzustellen, und wobei die zweite Halbleiterfinne dazu eingerichtet ist, ein Speicherbauelement bereitzustellen.
  3. Verfahren nach Anspruch 1 oder 2, wobei Ätzen des ersten Abschnitts der Abstandshalterschicht Folgendes einschließt: Bilden einer strukturierten Fotolackschicht, um den ersten Abschnitt der Abstandshalterschicht, aber nicht den zweiten Abschnitt der Abstandshalterschicht freizulegen; Durchführen des ersten Ätzprozesses; und Entfernen der strukturierten Fotolackschicht von dem Substrat nach Bilden des ersten epitaktischen S/D-Merkmals und vor Durchführen des zweiten Ätzprozesses.
  4. Verfahren nach Anspruch 3, wobei die strukturierte Fotolackschicht eine erste strukturierte Fotolackschicht ist, und wobei Ätzen des zweiten Abschnitts der Abstandshalterschicht Folgendes einschließt: Bilden einer zweiten strukturierten Fotolackschicht, um den zweiten Abschnitt der Abstandshalterschicht, aber nicht den ersten Abschnitt der Abstandshalterschicht freizulegen; Durchführen des zweiten Ätzprozesses; und Entfernen der zweiten strukturierten Fotolackschicht nach Bilden des zweiten epitaktischen S/D-Merkmals.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei Durchführen des ersten Ätzprozesses Anpassen einer Vorspannungsleistung des ersten Ätzprozesses einschließt.
  6. Verfahren nach Anspruch 5, wobei Durchführen des zweiten Ätzprozesses periodisches Aufbringen eines Ätzmittels einschließt.
  7. Verfahren nach Anspruch 6, wobei periodisches Aufbringen des Ätzmittels zyklisches Vertiefen des zweiten Abschnitts der Abstandshalterschicht und Wiederabscheiden eines Ätznebenprodukts über der zweiten Halbleiterfinne einschließt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die erste Halbleiterfinne und die zweite Halbleiterfinne dazu eingerichtet sind, Bauelemente mit dem gleichen Leitfähigkeitstyp zu bilden.
  9. Verfahren nach einem der Ansprüche 1 bis 7, wobei die erste Halbleiterfinne und die zweite Halbleiterfinne dazu eingerichtet sind, Bauelemente mit unterschiedlichen Leitfähigkeitstypen zu bilden.
  10. Verfahren, umfassend: Bilden einer ersten Finne und einer zweiten Finne, die von einem ersten Bereich eines Halbleitersubstrats hervorstehen; Bilden einer dritten Finne, die von einem zweiten Bereich des Halbleitersubstrats hervorsteht; Bilden eines ersten Dummy-Gate-Stapels über der ersten und der zweiten Finne und eines zweiten Dummy-Gate-Stapels über der dritten Finne; Abscheiden einer dielektrischen Schicht über den ersten und zweiten Dummy-Gate-Stapeln; Bilden eines ersten Source-/Drain (S/D)-Merkmals über der ersten und der zweiten Finne, umfassend: Durchführen eines ersten Ätzprozesses, um Abschnitte der dielektrischen Schicht auf Seitenwänden der ersten und der zweiten Finne zu entfernen, wodurch erste Finnenseitenwandabstandshalter (FSW)-Abstandshalter, die eine erste Höhe aufweisen, gebildet werden, Vertiefen der ersten und der zweiten Finne, und Durchführen eines ersten epitaktischen Prozesses, um das erste S/D-Merkmal aufzuwachsen, wodurch die vertiefte erste und zweite Finne zusammenwachsen; Bilden eines zweiten S/D-Merkmals über der dritten Finne, umfassend: Durchführen eines zweiten Ätzprozesses nach Bilden des ersten S/D-Merkmals, um Abschnitte der dielektrischen Schicht auf Seitenwänden der dritten Finnen zu entfernen, wodurch zweite FSW-Abstandshalter, die eine zweite Höhe aufweisen, gebildet werden, wobei die zweite Höhe größer als die erste Höhe ist, und wobei der erste und der zweite Ätzprozess das gleiche Ätzmittel einsetzen, Vertiefen der dritten Finne, und Durchführen eines zweiten epitaktischen Prozesses, um das zweite S/D-Merkmal zwischen den zweiten FSW-Abstandshaltern aufzuwachsen; und Ersetzen des ersten und des zweiten Dummy-Gate-Stapels durch Metal-Gate-Stapel.
  11. Verfahren nach Anspruch 10, wobei der erste und der zweite Bereich Bauelemente mit unterschiedlichen Funktionen, unterschiedlichen Leitfähigkeitstypen oder Kombinationen davon bereitstellen.
  12. Verfahren nach Anspruch 10, wobei der erste und der zweite Bereich Bauelemente mit unterschiedlichen Funktionen, aber dem gleichen Leitfähigkeitstyp bereitstellen.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die erste, die zweite und die dritte Finne auf eine Finnenhöhe gebildet werden, und wobei die erste Höhe auf weniger als die Hälfte der Finnenhöhe gebildet wird und die zweite Höhe auf mindestens die Hälfte der Finnenhöhe gebildet wird.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei Durchführen des ersten und des zweiten Ätzprozesses erste Gate-Abstandshalter auf Seitenwänden des ersten Dummy-Gate-Stapels bzw. zweite Gate-Abstandshalter auf Seitenwänden des zweiten Dummy-Gate-Stapels bildet.
  15. Verfahren nach Anspruch 14, wobei die zweiten Gate-Abstandshalter eine Höhe, die größer als die der ersten Gate-Abstandshalter ist, aufweisen.
  16. Halbleiterstruktur, umfassend: erste Finnen und zweite Finnen, die sich von einem Halbleitersubstrat erstrecken; Isolationsmerkmale, die über dem Halbleitersubstrat angeordnet sind, um die ersten Finnen und die zweiten Finnen zu trennen, wobei die ersten und die zweiten Finnen eine Finnenhöhe aufweisen, die von einer oberen Fläche der Isolationsmerkmale gemessen wird; ein erstes Bauelement über den ersten Finnen, wobei das erste Bauelement Folgendes einschließt: einen ersten Gatestapel, der mit ersten Kanalbereichen der ersten Finnen in Eingriff steht, ein erstes epitaktisches Source-/Drain (S/D)-Merkmal, das auf gegenüberliegenden Seiten der ersten Kanalbereiche angeordnet ist, wobei das erste epitaktische S/D-Merkmal die ersten Finnen zusammenwachsen lässt, und erste Finnenabstandshalter, die auf Seitenwänden des ersten epitaktischen S/D-Merkmals angeordnet sind, wobei die ersten Finnenabstandshalter eine erste Höhe, die von der oberen Fläche der Isolationsmerkmale gemessen wird, aufweisen; ein zweites Bauelement über den zweiten Finnen, wobei das zweite Bauelement Folgendes einschließt: einen zweiten Gatestapel, der mit zweiten Kanalbereichen der zweiten Finnen in Eingriff steht, zweite epitaktische S/D-Merkmale, die auf gegenüberliegenden Seiten der zweiten Kanalbereiche angeordnet sind, und zweite Finnenabstandshalter, die auf Seitenwänden der zweiten epitaktischen S/D-Merkmale angeordnet sind, wobei die zweiten Finnenabstandshalter eine zweite Höhe, die von der oberen Fläche der Isolationsmerkmale gemessen wird, die höher als die erste Höhe ist, aufweisen; und eine Zwischenschichtdielektrikum (ILD)-Schicht über den ersten und den zweiten Bauelementen, wobei die ILD-Schicht die zweiten epitaktischen S/D-Merkmale trennt.
  17. Halbleiterstruktur nach Anspruch 16, wobei das erste Bauelement ein Logikbauelement ist und das zweite Bauelement ein Speicherbauelement ist.
  18. Halbleiterstruktur nach Anspruch 16 oder 17, wobei sich eine obere Fläche des ersten epitaktischen S/D-Merkmals oberhalb von oberen Flächen der ersten Finnen befindet.
  19. Halbleiterstruktur nach einem der Ansprüche 16 bis 18, wobei sich eine untere Fläche des ersten epitaktischen S/D-Merkmals unterhalb von einer unteren Fläche der zweiten epitaktischen S/D-Merkmale befindet.
  20. Halbleiterstruktur nach einem der Ansprüche 16 bis 19, wobei eine Breite des ersten epitaktischen S/D-Merkmals größer als die Finnenhöhe ist.
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