DE102015104461A1 - Verfahren und struktur für ein finfet-bauelement - Google Patents

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Abstract

Die vorliegende Offenbarung stellt ein Verfahren zur Herstellung eines rippenartigen Feldeffekttransistors (FinFET) bereit. Das Verfahren enthält Folgendes: Ausbilden erster Rippenstrukturen über einem Substrat, Ausbilden einer strukturierten Oxidationshartmaske (OHM) über dem Substrat, um die erste Rippenstruktur in einer ersten Gate-Region einer FET-Region vom n-Typ frei zu legen, Ausbilden eines Halbleiteroxid-Strukturelements in einem mittleren Abschnitt der ersten Rippenstruktur in der ersten Gate-Region, Ausbilden einer zweiten Rippenstruktur in einer PFET-Region, Ausbilden von Dummy-Gates, Ausbilden von Source/Drain(S/D)-Strukturelementen, Ersetzen der Dummy-Gates durch ein erstes High-k/Metall-Gate (HK/MG) in der NFET-Region und ein zweites HK/MG in der PFET-Region.

Description

  • Diese Anmeldung steht im Zusammenhang mit den Patentanmeldungen US-Seriennummer 13/740,373, eingereicht am 14. Januar 2013, als „Semiconductor Device and Fabricating the Same”; US-Seriennummer 13/902,322, eingereicht am 24. Mai 2013, als „FinFET Device and Method of Fabricating Same”; US-Seriennummer 13/934,992, eingereicht am 3. Juli 2013, als „Fin Structure of Semiconductor Device”; und US-Seriennummer 14/155,793, eingereicht am 15. Januar 2014, als „Semiconductor Device and Formation Thereof”; deren Offenbarungen hiermit in ihrer Gesamtheit durch Bezugnahme in den vorliegenden Text aufgenommen werden.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht; und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel ist ein dreidimensionaler Transistor, wie zum Beispiel ein rippenartiger Feldeffekttransistor (Fin-like Field-Effect Transistor, FinFET), hervorgebracht wurden, um einen planaren Transistor zu ersetzen. Obgleich die vorhandenen FinFET-Bauelemente und Verfahren zur Herstellung von FinFET-Bauelementen allgemein für ihre vorgesehenen Zwecke ausreichend gewesen sind, haben sie sich nicht in jeder Hinsicht als zufriedenstellend erwiesen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
  • 2A ist eine schaubildhafte perspektivische Ansicht eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • 2B ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 2A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 3A ist eine schaubildhafte perspektivische Ansicht eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • 3B ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 3A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • Die 4A und 4B sind schaubildhafte perspektivische Ansichten eines FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • 5 ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 4A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 6A ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie A-A in 4A während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 6B ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie B-B in 4B während Fertigungsstufen, die gemäß dem Verfahren von 1 durchgeführt werden.
  • 7A ist eine schaubildhafte perspektivische Ansicht eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • 7B ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie B-B in 4B, während Fertigungsstufen, die gemäß dem Verfahren von 1 ausgeführt werden.
  • Die 8A und 8B sind schaubildhafte perspektivische Ansichten eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • Die 9A und 9B sind schaubildhafte perspektivische Ansichten eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchläuft.
  • 10A ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie AB-AB in 9A während Fertigungsstufen, die gemäß dem Verfahren von 1 ausgeführt werden.
  • 10B ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie BB-BB in 9B während Fertigungsstufen, die gemäß dem Verfahren von 1 ausgeführt werden.
  • 11A–11B und 12A–12B sind schaubildhafte perspektivische Ansichten eines beispielhaften FinFET-Bauelements, das Prozesse gemäß einigen Ausführungsformen durchlauft.
  • 12C ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie AA-AA in 12A während Fertigungsstufen, die gemäß dem Verfahren von 1 ausgeführt werden.
  • 12D ist eine Querschnittsansicht eines beispielhaften FinFET-Bauelements entlang der Linie BA-BA in 12A während Fertigungsstufen, die gemäß dem Verfahren von 1 ausgeführt werden.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und die zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und die zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Die vorliegende Offenbarung betrifft (ohne darauf beschränkt zu sein) ein Fin-like Field-Effect Transistor(FinFET)-Bauelement. Das FinFET-Bauelement kann zum Beispiel ein komplementäres Metalloxidhalbleiter(CMOS)-Bauelement sein, das ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauelement und ein N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Bauelement enthält. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Typ des Bauelements zu beschränken ist, sofern nicht ausdrücklich etwas anderes beansprucht wird.
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zur Herstellung eines FinFET-Bauelements 200 gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Schritte vor, während und nach dem Verfahren implementiert werden können und dass einige der beschriebenen Schritte für andere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Das FinFET-Bauelement 200 und das Verfahren 100 zur Herstellung eines solchen werden gemeinsam mit Bezug auf die verschiedenen Figuren beschrieben.
  • Wir wenden uns den 1 und 2A–2B zu. Das Verfahren 100 beginnt bei Schritt 102 durch Bereitstellen eines Substrats 210. Das Substrat 210 kann ein Volumensiliziumsubstrat enthalten. Alternativ kann das Substrat 210 einen elementaren Halbleiter, wie zum Beispiel Silizium oder Germanium in einer kristallinen Struktur, einen Verbundhalbleiter, wie zum Beispiel Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid oder Kombinationen davon enthalten.
  • In einer weiteren Ausführungsform hat das Substrat 210 eine Silizium-auf-Isolator(SOI)-Struktur mit einer Isolatorschicht in dem Substrat. Eine beispielhafte Isolatorschicht kann eine vergrabene Oxidschicht (Buried Oxide Lager, BOX) sein. Das SOI-Substrat kann unter Verwendung einer Trennung durch Implantation von Sauerstoff (SIMOX), Waferbondung und/oder anderer geeigneter Verfahren hergestellt werden.
  • In der vorliegenden Ausführungsform enthält das Substrat 210 eine erste Halbleitermaterialschicht 212, eine zweite Halbleitermaterialschicht 214, die über der ersten Halbleitermaterialschicht 212 angeordnet ist, und eine dritte Halbleitermaterialschicht 216, die über der zweiten Halbleitermaterialschicht 214 angeordnet ist. Die zweite und die dritte Halbleitermaterialschicht 214 und 216 sind voneinander verschieden. Die zweite Halbleitermaterialschicht 214 hat eine erste Gitterkonstante, und die dritte Halbleitermaterialschicht 416 hat eine zweite Gitterkonstante, die von der ersten Gitterkonstante verschieden ist. In der vorliegenden Ausführungsform enthält die zweite Halbleitermaterialschicht 214 Silizium-Germanium (SiGe), und sowohl die erste als auch die dritte Halbleitermaterialschicht 212 und 216 enthalten Silizium. In verschiedenen Beispielen können die erste, die zweite und die dritte Halbleitermaterialschicht 212, 214 und 216 Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder andere geeignete Materialien enthalten. In der vorliegenden Ausführungsform werden die zweite und die dritte Halbleitermaterialschicht 214 und 216 durch epitaxiales Wachstum abgeschieden, was als „Blanket Channel epi” bezeichnet wird. In verschiedenen Beispielen enthalten die epitaxialen Prozesse CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse.
  • Das Substrat 210 kann in Abhängigkeit von den Designanforderungen verschiedene dotierte Strukturelemente enthalten, wie dem Fachmann bekannt ist. In einigen Ausführungsformen kann das Substrat 210 in Abhängigkeit von den Designanforderungen (zum Beispiel p-Typ-Substrat oder n-Typ-Substrat) verschiedene dotierte Regionen enthalten. In einigen Ausführungsformen können die dotierten Regionen mit Dotanden vom p-Typ oder vom n-Typ dotiert sein. Zum Beispiel können die dotierten Regionen mit p-Typ-Dotanden, wie zum Beispiel Bor oder BF2; n-Typ-Dotanden, wie zum Beispiel Phosphor oder Arsen, und/oder Kombination davon dotiert sein. Die dotierten Regionen können für einen n-Typ-FinFET (NFET) oder alternativ für einen p-Typ-FinFET (PFET) konfiguriert sein.
  • Wir wenden uns den 1 bis 3A–3B zu. Das Verfahren 100 schreitet zu Schritt 104 voran, wo erste Rippenstrukturen 220 und Gräben 230 in dem Substrat 210 gebildet werden. Die erste Rippenstruktur 220 hat eine erste Breite w1 in einem Bereich von etwa 4 nm bis etwa 10 nm. In einer Ausführungsform wird eine strukturierte Rippenhartmasken(Fin Hard Mask, FHM)-Schicht 222 über dem Substrat 210 ausgebildet. Die strukturierte FHM-Schicht 222 enthält Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material. Die strukturierte Hartmaskenschicht 222 kann eine einzelne Materialschicht oder mehrere Materialschichten enthalten. Die strukturierte FHM-Schicht 222 kann ausgebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, chemisches Aufdampfen (CVD), Atomschichtabscheidung (ALD) oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht zum Ausbilden der strukturierten FHM-Schicht 222.
  • Ein beispielhafter Fotolithografieprozess kann Folgendes enthalten: Ausbilden einer Photoresistschicht, Belichten des Resists durch einen Lithographiebelichtungsprozess, Ausführen eines Brennprozesses nach dem Belichten, und Entwickeln der Photoresistschicht, um die strukturierte Photoresistschicht zu bilden. Der Lithographieprozess kann alternativ durch eine andere Technik ersetzt werden, wie zum Beispiel Elektronenstrahlschreiben, Ionenstrahlschreiben, maskenloses Strukturieren oder Molekulardruck.
  • Das Substrat 210 wird dann durch die strukturierte FHM-Schicht 222 hindurch geätzt, um die ersten Rippenstrukturen 220 und die Gräben 230 in dem Substrat 210 zu bilden. In einer weiteren Ausführungsform wird die strukturierte Photoresistschicht direkt für die strukturierte FHM-Schicht 222 als eine Ätzmaske des Ätzprozesses verwendet, um die erste Rippenstruktur 220 und die Gräben 230 in dem Substrat 210 zu bilden. Der Ätzprozess kann einen Nassätzvorgang oder einen Trockenätzvorgang enthalten. In einer Ausführungsform enthält die Nassätzlösung ein Tetramethylammoniumhydroxid (TMAH), eine HF/HNO3/CH3COOH-Lösung oder eine andere geeignete Lösung. Der jeweilige Ätzprozess kann mit verschiedenen Ätzparametern abgestimmt werden, wie zum Beispiel das verwendete Ätzmittel, die Ätztemperatur, die Konzentration der Ätzlösung, der Ätzdruck, die Quellenleistung, die HF-Vorspannung, die HF-Vorspannleistung, die Ätzmittelströmungsrate und/oder andere geeignete Parameter. Zum Beispiel kann eine Nassätzlösung NH4OH, KOH (Kaliumhydroxid), HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon enthalten. Zu Trockenätzprozessen gehören ein vorgespannter Plasmaätzprozess, der eine Chlor-basiertes chemische Zusammensetzung verwendet. Zu anderen Trockenätzgasen gehören CF4, NF3, SF6 und He. Trockenätzen kann auch anisotrop unter Verwendung eines Mechanismus wie DRIE (Deep Reactive Ion Etching) ausgeführt werden.
  • In der vorliegenden Ausführungsform wird die Ätztiefe dergestalt gesteuert, dass die dritte und die zweite Halbleitermaterialschicht 216 und 214 frei liegen, aber die erste Halbleitermaterialschicht 212 teilweise in dem Graben 230 frei liegt. Somit wird die erste Rippenstruktur 220 so ausgebildet, dass sie die dritte Halbleitermaterialschicht 216 als einen oberen Abschnitt hat, die zweite Halbleitermaterialschicht 214 als einen mittleren Abschnitt hat und die erste Halbleitermaterialschicht 212 als einen unteren Abschnitt hat.
  • In einigen Ausführungsform enthält das FinFET-Bauelement 200 ein NFET-Bauelement, das mit der Bezugszahl 200A bezeichnet ist und als das FinFET-Bauelement 200A bezeichnet wird. Das FinFET-Bauelement 200 enthält außerdem ein PFET-Bauelement, das mit der Bezugszahl 200B bezeichnet ist und als das FinFET-Bauelement 200B bezeichnet wird.
  • Wir wenden uns den 1 und 4A–4B zu. Das Verfahren 100 schreitet zu Schritt 106 voran, wo eine strukturierte Oxidationshartmaske (OHM) 310 über dem Substrat 210 ausgebildet wird, einschließlich des Einhüllens eines Abschnitts der ersten Rippenstrukturen 220. In der vorliegenden Ausführungsform bedeckt in dem NFET 200A die strukturierte OHM 310 eine erste Region 312 und exponiert eine zweite Region 314 in dem Substrat 210. In dem PFET 200B umhüllt die strukturierte OHM 310 die gesamte erste Rippenstruktur 220. Die strukturierte OHM-Schicht 310 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte OHM-Schicht 310 kann gebildet werden durch: Abscheiden einer Materialschicht durch thermische Oxidation, CVD, ALD oder ein sonstiges geeignetes Verfahren, Ausbilden einer strukturierten Photoresist(Resist)-Schicht durch einen Lithographieprozess, und Ätzen der Materialschicht durch die Öffnungen der strukturierten Photoresistschicht, um die strukturierte OHM-Schicht 310 zu bilden.
  • Wir wenden uns außerdem den 1, 4A und 5 zu. Das Verfahren 100 schreitet zu Schritt 108 voran, wo ein thermischer Oxidationsprozess an dem FinFET-Bauelement 200 ausgeführt wird. In einer Ausführungsform wird der thermische Oxidationsprozess in einer Sauerstoffumgebung durchgeführt. In einer weiteren Ausführungsform wird der thermische Oxidationsprozess in einer Kombination von Dampfumgebung und Sauerstoffumgebung durchgeführt. In der zweiten Region 314 des NFET 200A wandeln sich während des thermischen Oxidationsprozesses mindestens äußere Schichten der ersten, der zweiten und der dritten Halbleitermaterialschicht 212, 214 und 216 in ein erstes, zweites bzw. drittes Halbleiteroxid-Strukturelement 322, 324 und 326 um. In der ersten Region 312 des NFET 200A sowie im gesamten PFET 200B verhindert die strukturierte OHM 310 ein Oxidieren der ersten Rippenstruktur 220. Darum wird der thermische Oxidationsprozess als eine selektive Oxidation bezeichnet.
  • Nach dem thermischen Oxidationsprozess hat die erste Rippenstruktur 220 in der zweiten Region 324 eine andere Struktur als die erste Region 312. Im Interesse der Klarheit für eine bessere Beschreibung wird die erste Rippenstruktur 220 in der zweiten Region 214 (mit dem zweiten Halbleiteroxid-Strukturelement 324) als eine zweite Rippenstruktur 320 bezeichnet. Somit hat die zweite Rippenstruktur 320 die dritte Halbleitermaterialschicht 216 als ihren oberen Abschnitt, die zweite Halbleitermaterialschicht 214, mit dem zweiten Halbleiteroxid-Strukturelement 324 an ihrer äußeren Schicht, als ihren mittleren Abschnitt, und die erste Halbleitermaterialschicht als ihren unteren Abschnitt.
  • In der vorliegenden Ausführungsform wird der thermische Oxidationsprozess dergestalt gesteuert, dass die zweite Halbleitermaterialschicht 214 viel schneller oxidiert als die erste und die dritte Halbleitermaterialschicht 212 und 216. Oder anders ausgedrückt: Im Vergleich zu dem zweiten Halbleiteroxid-Strukturelement 324 sind das erste und das dritte Halbleiteroxid-Strukturelement 322 und 326 recht dünn. Als ein Beispiel wird der thermische Oxidationsprozess an dem FinFET-Bauelement 200 in einem H2O-Reaktionsgas mit einer Temperatur im Bereich von etwa 400°C bis etwa 600°C und unter einem Druck im Bereich von etwa 1 atm bis etwa 20 atm ausgeführt. Nach dem Oxidationsprozess wird ein Reinigungsprozess ausgeführt, um das erste und das dritte Halbleiteroxid-Strukturelement 322 und 326 zu entfernen. Der Reinigungsprozess kann unter Verwendung von verdünnter Fluorwasserstoff(DHF)-Säure ausgeführt werden.
  • In dem vorliegenden Beispiel erstreckt sich das zweite Halbleiteroxid-Strukturelement 324 in der vertikalen Richtung, wobei eine horizontale Abmessung von der Oberseite zur Unterseite der zweiten Halbleitermaterialschicht 214 variiert. Wir bleiben beim vorliegenden Beispiel. Die horizontale Abmessung des zweiten Halbleiteroxid-Strukturelements 324 erreicht ihr Maximum, als eine erste Breite w1 bezeichnet, und verringert sich auf nahe null, wenn sie sich den Ober- und Unterseiten der zweiten Halbleiteroxid-Strukturelemente 324 nähert, was zu einer Olivenform in einer Querschnittsansicht führt. Durch Abstimmen des thermischen Oxidationsprozesses, Auswählen einer Zusammensetzung und Dicke der zweiten Halbleitermaterialschicht 214 und Abstimmen der Oxidationstemperatur wird eine zweite Sollbreite w2 des zweiten Halbleiteroxid-Strukturelements 324 erreicht, was eine adäquate mechanische Spannung an die dritte Halbleitermaterialschicht 216 in der ersten Rippenstruktur 220 anlegt, wobei ein Gate-Kanal unter einer Gate-Region zu definieren ist, was später noch beschrieben wird.
  • In einer Ausführungsform enthält die zweite Halbleitermaterialschicht 214 Silizium-Germanium (SiGex1), und sowohl die erste als auch die dritte Halbleitermaterialschicht 212 und 216 enthalten Silizium (Si). Das tiefgestellte x1 ist eine erste Ge-Zusammensetzung in Atomprozent und kann so justiert werden, dass ein vorgegebenes Volumenausdehnungsziel erreicht wird. In einer Ausführungsform wird x1 in einem Bereich von etwa 45% bis etwa 100% ausgewählt. Eine äußere Schicht der SiGex1-Schicht 214 wird durch den thermischen Oxidationsprozess oxidiert, wodurch das Silizium-Germaniumoxid(SiGeO)-Strukturelement 324 ausgebildet wird. Die zweite Breite w2 des SiGeO-Strukturelements 324 liegt in einem Bereich von etwa 3 nm bis 10 nm. Ein mittiger Abschnitt der SiGex1-Schicht 214 wechselt zu einer zweiten Ge-Zusammensetzung x2, die viel höher als x1 ist. Eine Größe und Form des mittigen Abschnitts von SiGex2 variieren gemäß den Prozessbedingungen, wie zum Beispiel der thermischen Oxidationstemperatur und der Zeit. Außerdem ist die zweite Ge-Zusammensetzung x2 im mittigen Abschnitt höher als in anderen Abschnitten, wie zum Beispiel einem oberen Abschnitt, einem unteren Abschnitt, einem linken Abschnitt und einem rechten Abschnitt.
  • Wir wenden uns den 1 und 6A–6B zu. Das Verfahren 100 schreitet zu Schritt 110 voran, wo eine Dielektrikumschicht 410 über dem Substrat 210 abgeschieden wird, einschließlich des Ausfüllens des Grabens 230 sowohl im NFET 200A als auch im PFET 200B. Zuerst wird die strukturierte OHM-Schicht 310 durch einen Ätzprozess entfernt, wie zum Beispiel einen selektiven Nassätzvorgang. Die Dielektrikumschicht 410 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen davon enthalten. Die Dielektrikumschicht 410 kann durch CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeignete Techniken oder eine Kombination davon abgeschieden werden.
  • Wir wenden uns den 1 und 7A–7B zu. Das Verfahren 100 schreitet zu Schritt 112 voran, wo der NFET 200A mit einer strukturierten Hartmasken(HM)-Schicht 415 bedeckt wird, die erste Rippenstruktur 220 ausgespart wird und eine vierte Halbleitermaterialschicht 430 über der ausgesparten ersten Rippenstruktur 220 in dem PFET 200B abgeschieden wird. Die strukturierte HM-Schicht 415 kann Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid oder sonstiges geeignetes dielektrisches Material enthalten. Die strukturierte HM-Schicht 415 kann ähnlich der strukturierten OHM-Schicht 310 in Schritt 106 ausgebildet werden. In der vorliegenden Ausführungsform bedeckt die strukturierte HM-Schicht 415 das NFET-Bauelement 200A und lässt das PFET-Bauelement 200B unbedeckt.
  • In dem PFET-Bauelement 200B wird die dritte Halbleitermaterialschicht 216 in der ersten Rippenstruktur 220 durch einen geeigneten Ätzprozess ausgespart, wie zum Beispiel einen selektiven Nassätzvorgang, einen selektiven Trockenätzvorgang oder eine Kombination davon. In der vorliegenden Ausführungsform wird der Aussparungsprozess so gesteuert, dass die verbleibende dritte Halbleitermaterialschicht 216 auf eine erste Höhe h1 eingestellt wird, um mehr Prozessintegrationsflexibilität zu erhalten. Die vierte Halbleitermaterialschicht 430 wird dann über der ausgesparten dritten Halbleitermaterialschicht abgeschieden, um eine dritte Rippenstruktur 440 zu bilden. Die vierte Halbleitermaterialschicht 430 kann durch epitaxiales Wachstum abgeschieden werden. Der epitaxiale Prozess kann CVD-Abscheidungstechniken, Molekularstrahlepitaxie und/oder andere geeignete Prozesse enthalten. Die vierte Halbleitermaterialschicht 430 kann Germanium (Ge), Silizium (Si), Galliumarsenid (GaAs), Aluminium-Galliumarsenid (AlGaAs), Silizium-Germanium (SiGe), Galliumarsenidphosphid (GaAsP) oder andere geeignete Materialien enthalten. In der vorliegenden Ausführungsform ist die vierte Halbleitermaterialschicht 430 die gleiche wie die zweite Halbleitermaterialschicht 214, SiGe. Somit wird die dritte Rippenstruktur 440 so ausgebildet, dass sie die vierte Halbleitermaterialschicht 430 als ihren oberen Abschnitt hat, die dritte Halbleitermaterialschicht 216 als ihren oberen mittleren Abschnitt hat, die zweite Halbleitermaterialschicht 214 als ihren unteren mittleren Abschnitt hat und die erste Halbleitermaterialschicht 212 als ihren unteren Abschnitt hat.
  • Danach kann ein CMP-Prozess ausgeführt werden, um überschüssiges Material der vierten Halbleitermaterialschicht 430 zu entfernen und die Oberseite der PFET-Bauelement 200B zu planarisieren. Die HM-Schicht 415 in dem NFET-Bauelement 200A wird durch einen geeigneten Ätzprozess entfernt, wie zum Beispiel einen Nassätzvorgang, einen Trockenätzvorgang oder eine Kombination davon.
  • Wir wenden uns zu den 1 und 8A–8B zu. Das Verfahren 100 schreitet zu Schritt 114 voran, wo die Dielektrikumschicht 410 selektiv ausgespart wird, um den oberen Abschnitt der ersten Rippenstruktur 220 (in dem NFET-Bauelement 200A) und den oberen Abschnitts der dritten Rippenstruktur 440 (in dem PFET-Bauelement 200B) frei zu legen. In der vorliegenden Ausführungsform bildet die verbleibende dielektrische Schicht 410 in dem Graben 230 Shallow Trench Isolation(STI)-Strukturelemente.
  • In einigen Ausführungsformen enthalten die ersten, die zweiten und die dritten Rippenstrukturen 220, 320 und 440 Source/Drain(S/D)-Regionen 450 und Gate-Regionen 460. Wir bleiben bei dieser Ausführungsform. Eine der S/D-Regionen 450 ist eine Source-Region, und eine andere der S/D-Regionen 450 ist eine Drain-Region. Die S/D-Regionen 450 sind durch die Gate-Region 460 getrennt. Im Interesse einer besseren Übersichtlichkeit zur besseren Beschreibung. werden die S/D-Regionen und die Gate-Regionen in dem NFET-Bauelement 200A als erste S/D-Regionen 450A und erste Gate-Regionen 460A bezeichnet; und die S/D-Regionen und die Gate-Regionen in dem PFET-Bauelement 200B werden als zweite S/D-Regionen 450B und zweite Gate-Regionen 460B bezeichnet.
  • Wir wenden uns außerdem den 8A–8B zu. In einer Ausführungsform befinden sich die ersten S/D-Regionen 450A in einem Abschnitt der ersten Rippenstruktur 220, getrennt durch die erste Gate-Region 460, die sich in einem Abschnitt der zweiten Rippenstruktur 320 befindet. Darum wird während des früheren Schrittes 108 eine zweckmäßige Dehnung in der zweiten Rippe 320, einschließlich der ersten Gate-Region 460A, induziert, und es wird die Mobilität in einer Kanalregion der ersten Gate-Region 460A verbessert. In dem PFET-Bauelement 200B enthält die dritte Rippenstruktur 440 die zweiten S/D-Regionen 450B, durch die zweite Gate-Region 460B getrennt.
  • Wir wenden uns den 1 und 9A–9B zu. Das Verfahren 100 schreitet zu Schritt 116 voran, wo ein Gate-Stapel 510 und Seitenwand-Abstandshalter 520 an Seitenwänden des Gate-Stapels 510 gebildet werden. In der Gate-Regionen, 460A und 460B. In einer Ausführungsform, wo ein Gate-last-Prozess verwendet wird, ist der Gate-Stapel 510 ein Dummy-Gate und wird durch den letzten Gate-Stapel auf einer anschließenden Stufe ersetzt. Genauer gesagt, werden die Dummy-Gate-Stapel 510 später durch eine dielektrische Schicht mit hohen K-Wert (HK) und eine Metall-Gate-Elektrode (MG) im Anschluss an thermische Temperaturprozesse, wie zum Beispiel thermisches Ausheilen für eine S/D-Aktivierung während der Source/Drain-Ausbildung, ersetzt. Der Dummy-Gate-Stapel 510 wird auf dem Substrat 210 ausgebildet und wird teilweise über der zweiten Rippenstruktur 320 in der ersten Gate-Region 460A und der dritten Rippenstruktur 440 in der zweiten Gate-Region 460B angeordnet. In einer Ausführungsform enthält der Dummy-Gate-Stapel 510 eine Dielektrikumschicht 512, eine Elektrodenschicht 514 und eine Gate-Hartmaske (GHM) 516. Der Dummy-Gate-Stapel 510 wird durch ein geeignetes Verfahren ausgebildet, einschließlich Abscheiden und Strukturieren. Der Strukturierungsprozess enthält des Weiteren Lithografie und Ätzen. In verschiedenen Beispielen enthält die Abscheidung CVD, physikalisches Aufdampfen (PVD), ALD, thermische Oxidation, andere geeigneten Techniken oder eine Kombination davon. Die Lithografieprozesse enthalten Photoresist(oder Resist)-Beschichtung (zum Beispiel Aufschleudern), Weichbrennen, Maskenausrichtung, Bestrahlung, Brennen nach der Bestrahlung, Entwickeln des Photoresists, Spülen, Trocknen (zum Beispiel Hartbrennen), andere geeignete Prozesse und/oder Kombinationen davon. Der Ätzprozess enthält Trockenätzen, Nassätzen und/oder andere Ätzverfahren (zum Beispiel reaktives Ionenätzen).
  • Die Dielektrikumschicht 512 enthält Siliziumoxid. Alternativ oder zusätzlich kann die Dielektrikumschicht 512 Siliziumnitrid, ein dielektrisches Material mit hohem K-Wert oder andere geeignete Materialien enthalten. Die Elektrodenschicht 514 kann polykristallines Silizium (Polysilizium) enthalten. Die GHM 516 enthält ein geeignetes dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder Siliziumcarbid. Die Seitenwand-Abstandshalter 520 können ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder Kombinationen davon, enthalten. Die Seitenwand-Abstandshalter 520 können mehrere Schichten enthalten. Typische Herstellungsverfahren für die Seitenwand-Abstandshalter 520 enthalten das Abscheiden eines dielektrischen Materials über dem Gate-Stapel 510 und ein anschließendes anisotropes Rückätzen des dielektrischen Materials. Der Rückätzprozess kann ein aus mehreren Schritten bestehendes Ätzen enthalten, um die Ätzselektivität zu verstärken, die Flexibilität zu erhöhen und eine gewünschte Überätzsteuerung zu erlauben.
  • Wir wenden uns wieder den 1 und 10A–10B zu. Das Verfahren 100 schreitet zu Schritt 118 voran, wo erste S/D-Strukturelemente 610A in den ersten S/D-Regionen 450A und zweite S/D-Strukturelemente 610B in den zweiten S/D-Regionen 450B ausgebildet werden. In einer Ausführungsform werden die ersten S/D-Strukturelemente 610A durch Aussparen eines Abschnitts des oberen Abschnitts der ersten Rippenstruktur 220 in der ersten S/D-Region 450A ausgebildet, und die zweiten S/D-Strukturelemente 610B werden durch Aussparen eines Abschnitts des oberen Abschnitts der dritten Rippenstruktur 440 in der zweiten S/D-Region 450B ausgebildet. In einer Ausführungsform werden die erste Rippenstruktur 220 und die dritte Rippenstruktur 440 in einem einzigen Ätzprozess ausgespart. In einer weiteren Ausführungsform werden die erste Rippenstruktur 220 und die dritte Rippenstruktur 440 in zwei verschiedenen Ätzprozessen ausgespart. In der vorliegenden Ausführungsform wird zum Erreichen von Prozessintegrationsflexibilität der Aussparungsprozess so gesteuert, dass die verbleibende dritte Halbleitermaterialschicht 216 in der ersten Rippenstruktur 220 eine zweite Höhe h2 erhält, während die verbleibende vierte Halbleitermaterialschicht 430 in der dritten Rippenstruktur 440 eine dritte Höhe h3 erhält. In einer Ausführungsform liegt die zweite Höhe h2 in einem Bereich von etwa 3 nm bis etwa 10 nm. Die dritte Höhe h3 liegt ebenfalls in einem Bereich von etwa 3 nm bis 10 nm.
  • Die ersten S/D-Strukturelemente 610A und die zweiten S/D-Strukturelemente 610B werden dann epitaxial auf der ausgesparten ersten Rippenstruktur 220 in der ersten S/D-Region 450A und der ausgesparten dritten Rippenstruktur 440 in der zweiten S/D-Region 450B gezüchtet. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B enthalten Ge, Si, GaAs, AlGaAs, SiGe, GaAsP oder andere geeignete Materialien. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B können durch einen oder mehrere Epitaxie- oder Epitaxial(epi)-Prozesse ausgebildet werden. Die ersten und die zweiten S/D-Strukturelemente 610A und 610B können auch dotiert sein und können zum Beispiel in-situ während der epi-Prozesse dotiert werden. Alternativ werden die ersten und die zweiten S/D-Strukturelemente 610A und 610B nicht in-situ dotiert, und Implantationsprozesse (d. h. ein Grenzschichtimplantationsprozess) werden ausgeführt, um die ersten und die zweiten S/D-Strukturelemente 610A und 610B zu dotieren.
  • In einer Ausführungsform werden die ersten S/D-Strukturelemente 610A durch die epitaxial gezüchtete Si-Schicht, die mit Kohlenstoff dotiert ist, um Si:Cz zu bilden, als ein unterer Abschnitt 605 der ersten S/D-Strukturelemente 610A und durch die epitaxial gezüchtete Si-Schicht, die mit Phosphor dotiert ist, um Si:P zu bilden, als ein oberer Abschnitt 606 der ersten S/D-Strukturelemente 610A gebildet, wobei z eine Kohlenstoffzusammensetzung in Atomprozent ist. In einer Ausführungsform liegt z in einem Bereich von etwa 0,5% bis etwa 1,5%. Das Si:Cz hat eine Dicke t1, die in einem Bereich von etwa 5 nm bis etwa 15 nm liegt. Das Si:P hat eine zweite Dicke, die in einem Bereich von etwa 20 nm bis 35 nm liegt. Indem sie dotiert werden, induzieren die ersten S/D-Strukturelemente 610A eine zweckmäßige Dehnung in der benachbarten ersten Gate-Region 460A, um die Leistung des NFET 200A zu verbessern, so dass die ersten S/D-Strukturelemente 610A auch als eingebettete Source/Drain-Spannungsbildner bezeichnet werden.
  • Die zweiten S/D-Strukturelemente 610B werden durch die epitaxial gezüchtete SiGe-Schicht gebildet, die mit Bor dotiert ist, um SiGeαB zu bilden, wobei α eine Germanium-Zusammensetzung in Atomprozent ist. In einer Ausführungsform liegt α in einem Bereich von etwa 60% bis etwa 100%. Das SiGeαB hat eine dritte Dicke t3, die in einem Bereich von etwa 20 nm bis etwa 35 nm liegt. Aufgrund des Bildens durch SiGe und das Dotieren induzieren die zweiten S/D-Strukturelemente 610B eine zweckmäßige Dehnung in der benachbarten zweiten Gate-Region 460B, um die Leistung des PFET-Bauelement 200B zu verbessern, so dass die zweiten S/D-Strukturelemente 610B ebenfalls als eingebettete Source/Drain-Spannungsbildner bezeichnet werden.
  • Wir wenden uns den 1 und 11A–11B zu. Das Verfahren 100 schreitet zu Schritt 120 voran, wo eine Interlayer-Dielektrikum(ILD)-Schicht 720 auf dem Substrat 210 zwischen den Spalten der Dummy-Gate-Stapel 510 gebildet wird. Die ILD-Schicht 720 enthält Siliziumoxid, Siliziumoxynitrid, dielektrisches Material mit niedrigem k-Wert oder andere geeignete dielektrische Materialien. Die ILD-Schicht 720 kann eine einzige Schicht oder alternativ mehrere Schichten enthalten. Die ILD-Schicht 720 wird durch eine geeignete Technik ausgebildet, wie zum Beispiel CVD, ALD und Aufschleudern (SOG). Ein chemisch-mechanischer Polier(CMP)-Prozess kann danach ausgeführt werden, um überschüssige ILD-Schicht 720 zu entfernen und die Oberseite des FinFET-Bauelements 200 zu planarisieren.
  • Wir wenden uns außerdem den 1 und 11A–11B zu. Das Verfahren 100 schreitet zu Schritt 122 voran, wo die Dummy-Gate-Stapel 510 in der ersten Gate-Region 460A entfernt werden, um einen oder mehrere erste Gate-Gräben 810A zu bilden, und in der zweiten Gate-Region 460B entfernt werden, um einen oder mehrere zweite Gate-Gräben 810B zu bilden. Der obere Abschnitt der zweiten Rippenstruktur 320 liegt in dem ersten Gate-Graben 810A frei, und der obere Abschnitt der dritten Rippenstruktur 440 liegt in dem zweiten Gate-Graben 810B frei. Die Dummy-Gate-Stapel 510 werden durch einen Ätzprozess entfernt (wie zum Beispiel selektives Nassätzen oder selektives Trockenätzen), der auf eine adäquate Ätzselektivität mit Bezug auf die dritte Halbleitermaterialschicht 216 in dem ersten Gate-Graben 810A und die vierte Halbleitermaterialschicht 430 in dem zweiten Gate-Graben 810B ausgelegt ist. Der Ätzprozess kann einen oder mehrere Ätzschritte mit jeweiligen Ätzmitteln enthalten. Die Gate-Hartmaskenschicht 516 und die Abstandshalter 520 werden ebenfalls entfernt. Alternativ kann der Dummy-Gate-Stapel 510 durch eine Reihe von Prozessen entfernt werden, wie zum Beispiel einen Fotolithografiestrukturierungs- und -ätzprozess.
  • Wir wenden uns den 1 und 12A–12D zu. Das Verfahren 100 schreitet zu Schritt 124 voran, wo ein erster und ein zweiter Metall-Gate(MG)-Stapel 910A und 910B über dem Substrat 210 gebildet werden, einschließlich einer Umhüllung eines Abschnitts der zweiten Rippenstrukturen 320 im ersten Gate-Graben 810A bzw. eines Abschnitts der dritten Rippenstruktur 440 im zweiten Gate-Graben 810B. Der erste und der zweite HK/MG-Stapel 910A und 910B enthalten eine Gate-Dielektrikumschicht und eine Gate-Elektrode auf dem Gate-Dielektrikum. In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine dielektrische Materialschicht mit einer hohen Dielektrizitätskonstante (HK-Dielektrikumschicht – größer als die des thermischen Siliziumoxids in der vorliegenden Ausführungsform), und die Gate-Elektrode enthält Metall, Metalllegierung oder Metallsilicid. Die Bildung des ersten und des zweiten HK/MG-Stapels 910A und 910B enthält Abscheidungen zum Bilden verschiedener Gate-Materialien und einen CMP-Prozess zum Entfernen der überschüssigen Gate-Materialien und Planarisieren der Oberseite des NFET-Bauelements 200A und des PFET-Bauelements 200B.
  • In einer Ausführungsform enthält die Gate-Dielektrikumschicht eine Grenzschicht (Interfacial Layer, IL), die durch ein geeignetes Verfahren abgeschieden wird, wie zum Beispiel Atomschichtabscheidung (ALD), CVD, thermische Oxidation oder Ozonoxidation. Die IL enthält Oxid, HfSiO und Oxynitrid. Eine HK-Dielektrikumschicht wird auf der IL durch eine geeignete Technik abgeschieden, wie zum Beispiel ALD, CVD, metall-organisches CVD (MOCVD), physikalisches Aufdampfen (PVD), eine andere geeignete Technik oder eine Kombination davon. Die HK-Dielektrikumschicht kann enthalten: LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien. Die Gate-Dielektrikumschichten umhüllen den oberen Abschnitt der zweiten Rippenstrukturen 320 in der ersten Gate-Region 460A und den oberen Abschnitt der dritten Rippenstrukturen 440 in der zweiten Gate-Region 460B.
  • Eine Metall-Gate(MG)-Elektrode kann eine Einzelschicht- oder alternativ eine Mehrschichtstruktur enthalten, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer Auslösearbeit zum Steigern der Bauelementleistung (Auslösearbeit-Metallschicht), einer Auskleidungsschicht, einer Benetzungsschicht, einer Adhäsionsschicht und einer leitfähigen Schicht aus Metall, Metalllegierung oder Metallsilicid. Die MG-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, beliebige geeignete Materialien oder eine Kombination davon enthalten. Die MG-Elektrode kann durch ALD, PVD, CVD oder einen anderen geeigneten Prozess ausgebildet werden. Die MG-Elektrode kann für den NFET 200A und den PFET 200B mit verschiedenen Metallschichten separat ausgebildet werden. Ein CMP-Prozess kann ausgeführt werden, um überschüssiges Material der MG-Elektrode zu entfernen.
  • In der vorliegenden Ausführungsform wird das erste HK/MG-Gate 910A in der ersten Gate-Region 460A ausgebildet, einschließlich des Umhüllens des oberen Abschnitts der zweiten Rippenstruktur 320. Darum wird während des Ausbildens des zweiten Halbleiteroxid-Strukturelements 324 in der zweiten Rippenstruktur 320 eine zweckmäßige Dehnung in der ersten Gate-Region 460A induziert, und es wird die Mobilität in einer Kanalregion in der ersten Gate-Region 460A erhöht. In dem PFET-Bauelement 200B wird das zweite HK/MG-Gate 910B in der zweiten Gate-Region 460B ausgebildet, einschließlich des Umhüllens des oberen Abschnitts der dritten Rippenstruktur 440.
  • Das FinFET-Bauelement 200 kann einer weiteren CMOS- oder MOS-technologischen Verarbeitung unterzogen werden, um verschiedene dem Fachmann bekannte Strukturelemente und Regionen zu bilden. Zum Beispiel können durch eine anschließende Verarbeitung verschiedene Kontakte, Durchkontakte, Leitungen und mehrschichtige Interconnect-Strukturelemente (zum Beispiel Metallschichten und Interlayer-Dielektrika) auf dem Substrat 210 gebildet werden, die dafür konfiguriert sind, die verschiedenen Strukturelemente zu verbinden, um einen funktionstüchtigen Schaltkreis zu bilden, der einen oder mehrere FinFET-Feldeffekttransistoren enthält. Wir bleiben bei diesem Beispiel. Eine mehrschichtige Zwischenverbindung enthält vertikale Interconnect-Verbindungen, wie zum Beispiel Durchkontakte oder Kontakte, und horizontale Interconnect-Verbindungen, wie zum Beispiel Metallleitungen. Die verschiedenen Zwischenverbindungs-Strukturelemente können durch verschiedene leitfähige Materialien implementiert werden, wie zum Beispiel Kupfer, Wolfram und/oder Silicid. In einem Beispiel wird ein Damascene- und/oder dualer Damascene-Prozess verwendet, um eine Kupfer-basierte mehrschichtige Zwischenverbindungsstruktur zu bilden.
  • Zusätzliche Operationen können vor, während und nach dem Verfahren 100 implementiert werden, und einige oben beschriebene Operationen können durch andere Ausführungsformen des Verfahrens ersetzt oder können weggelassen werden.
  • Auf der Basis des oben Dargelegten stellt die vorliegende Offenbarung ein Fertigungsverfahren mit einem NFET und einem PFET zusammen für ein FinFET-Bauelement bereit. Das Verfahren bildet eine Dehnungs-Gate-Region und S/D-Spannungsbildner in Source- und Drain-Regionen aus. Der FinFET verleiht der Gate-Region eine effiziente Dehnung, um die Bauelementleistung zu verbessern.
  • Somit stellt die vorliegende Offenbarung ein Fertigungsverfahren für ein rippenartiges Feldeffekttransistor(FinFET)-Bauelement bereit. Das Verfahren enthält das Bereitstellen eines Substrats mit einer n-Typ-Rippen-Feldeffekttransistor(N-type Fin-like Field-Effect Transistor, NFET)-Region und einer p-Typ-Rippen-Feldeffekttransistor(P-type Fin-like Field-Effect Transistor, PFET)-Region. Das Verfahren enthält außerdem Folgendes: Ausbilden erster Rippenstrukturen in der NFET-Region und der PFET-Region, Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFET-Region, um die erste Rippenstruktur in einer ersten Gate-Region der NFET-Region frei zu legen, Ausbilden eines Halbleiteroxid-Strukturelements in einem mittleren Abschnitt der ersten Rippenstruktur in der ersten Gate-Region, Ausbilden einer zweiten Rippenstruktur in der PFET-Region nach dem Bedecken des NFET mit einer Hartmaskenschicht, Ausbilden von Dummy-Gates in der ersten Gate-Region und einer zweiten Gate-Region in der zweiten Rippenstruktur, Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Rippenstruktur in dem NFET, Ausbilden eines zweiten S/D-Strukturelements in einer zweiten S/D-Region in der zweiten Rippenstruktur in dem PFET, Ersetzen der Dummy-Gates durch ein erstes High-k/Metall-Gate (HK/MG) in der NFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Rippenstruktur in der ersten Gate-Region. Das Verfahren enthält außerdem das Ersetzen der Dummy-Gates durch ein zweites HK/MG in der PFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Rippenstruktur in einer zweiten Gate-Region.
  • Die vorliegende Offenbarung stellt noch ein weiteres Fertigungsverfahren für ein rippenartiges Feldeffekttransistor(FinFET)-Bauelement bereit. Das Verfahren enthält das Bereitstellen eines Substrats mit einer n-Typ-Rippen-Feldeffekttransistor(N-type Fin-like Field-Effect Transistor, NFET)-Region und einer p-Typ-Rippen-Feldeffekttransistor(P-type Fin-like Field-Effect Transistor, PFET)-Region. Das Verfahren enthält außerdem das Ausbilden erster Rippenstrukturen in der NFET-Region und der PFET-Region. Die erste Rippenstruktur enthält das Substrat als ihren unteren Abschnitt, eine erste Epitaxialwachstums-Silizium-Germanium(SiGe)-Schicht als ihren mittleren Abschnitt und eine Silizium(Si)-Schicht als ihren oberen Abschnitt. Das Verfahren enthält außerdem Folgendes: Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFET-Region, um die erste Rippenstruktur in einer ersten Gate-Region der NFET-Region frei zu legen; Anwenden eines thermischen Oxidationsprozesses zum Umwandeln einer äußeren Schicht der SiGe-Schicht in ein SiGeO-Strukturelement, Aussparen eines Abschnitts der Si-Schicht in der ersten Rippenstruktur in der PFET-Region, epitaxiales Züchten einer zweiten SiGe-Schicht auf der ausgesparten Si-Schicht, um eine zweite Rippenstruktur zu bilden, Ausbilden eines Polysilizium-Gates in der ersten Gate-Region in dem NFET und einer zweiten Gate-Region in dem PFET, Aussparen der Si-Schicht in ersten Source/Drain(S/D)-Regionen, die durch die erste Gate-Region in der NFET-Region getrennt sind, Ausbilden eines ersten Source/Drain(S/D)-Strukturelements auf der ausgesparten Si-Schicht, das Si:C als seinen unteren Abschnitt und Si:P als seinen oberen Abschnitt hat, Aussparen der zweiten SiGe-Schicht in zweiten S/D-Regionen, die durch die zweite Gate-Region in dem PFET getrennt sind und, und Ausbilden eines SiGeB-S/D-Strukturelements auf der ausgesparten SiGe-Schicht.
  • Die vorliegende Offenbarung stellt auch eine Ausführungsform eines rippenartigen Feldeffekttransistor(FinFET)-Bauelements bereit. Das Bauelement enthält ein Substrat mit einer n-Typ-Rippen-Feldeffekttransistor(N-type Fin-like Field-Effect Transistor, NFET)-Region und einer p-Typ-Rippen-Feldeffekttransistor(P-type Fin-like Field-Effect Transistor, PFET)-Region. Das Bauelement enthält außerdem erste Source/Drain(S/D)-Regionen, die durch eine erste Gate-Region in der NFET-Region getrennt sind, und zweite Source/Drain(S/D)-Regionen, die durch eine zweite Gate-Region in der NFET-Region getrennt. Das Bauelement enthält außerdem ein erstes High-k/Metall-Gate (HK/MG) in der ersten Gate-Region, einschließlich einer Umhüllung eines oberen Abschnitts einer ersten Rippenstruktur, wobei die erste Rippenstruktur eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt, ein Epitaxialwachstums-Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an ihrer äußeren Schicht, als ihren mittleren Abschnitt und das Substrat als ihren unteren Abschnitt enthält. Das Bauelement enthält außerdem ein zweites HK/MG in der zweiten Gate-Region, einschließlich einer Umhüllung eines oberen Abschnitts einer zweiten Rippenstruktur. Die zweite Rippenstruktur enthält eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt, eine epitaxiale Si-Schicht als ihren oberen mittleren Abschnitt, eine epitaxiale SiGe-Schicht als ihren unteren mittleren Abschnitt und das Substrat als ihren unteren Abschnitt. Das Bauelement enthält außerdem ein erstes S/D-Strukturelement auf der ersten Rippenstruktur mit einer ausgesparten Si-Schicht in der ersten S/D-Region. Das erste S/D-Strukturelement enthält eine Si:C-Schicht als seinen unteren Abschnitt und eine Si:P-Schicht als seinen oberen Abschnitt. Das Bauelement enthält außerdem SiGeB-S/D-Strukturelemente auf der zweiten Rippenstruktur mit einer ausgesparten SiGe-Schicht in der zweiten S/D-Region.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats mit einer n-Typ-Rippen-Feldeffekttransistor (N-type Fin-like Field-Effect Transistor, NFET-Region und einer p-Typ-Rippen-Feldeffekttransistor (P-type Fin-like Field-Effect Transistor, PFET-Region; Ausbilden erster Rippenstrukturen in der NFET-Region und der PFET-Region; Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFET-Region, um die erste Rippenstruktur in einer ersten Gate-Region der NFET-Region frei zu legen; Ausbilden eines Halbleiteroxid-Strukturelements in einem mittleren Abschnitt der ersten Rippenstruktur in der ersten Gate-Region; Ausbilden einer zweiten Rippenstruktur in der PFET-Region nach dem Bedecken des NFET mit einer Hartmaskenschicht; Ausbilden von Dummy-Gates in der ersten Gate-Region und einer zweiten Gate-Region in der zweiten Rippenstruktur; Ausbilden erster Source/Drain(S/D)-Strukturelemente in einer ersten S/D-Region in der ersten Rippenstruktur in dem NFET; Ausbilden eines zweiten S/D-Strukturelements in einer zweiten S/D-Region in der zweiten Rippenstruktur in dem PFET; Ersetzen der Dummy-Gates durch ein erstes High-k/Metall-Gate (HK/MG) in der NFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Rippenstruktur in der ersten Gate-Region; und Ersetzen der Dummy-Gates durch ein zweites HK/MG in der PFET-Region, einschließlich einer Umhüllung eines oberen Abschnitts der zweiten Rippenstruktur in einer zweiten Gate-Region.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der ersten Rippenstrukturen Folgendes umfasst: epitaxiales Züchten einer ersten Halbleitermaterialschicht über dem Substrat; epitaxiales Züchten einer zweiten Halbleitermaterialschicht auf der ersten Halbleitermaterialschicht; und Ätzen der zweiten und der ersten Halbleitermaterialschicht, um die erste Rippenstruktur und einen Graben in dem Substrat zu bilden; wobei die zweite Halbleitermaterialschicht der obere Abschnitt der ersten Rippenstruktur ist, die erste Halbleitermaterialschicht der mittlere Abschnitt der ersten Rippenstruktur ist und das Substrat ein unterer Abschnitt der ersten Rippenstruktur ist.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, wobei das Ausbilden der strukturierten OHM-Schicht Folgendes umfasst: Abscheiden einer OHM-Schicht über der NFET-Region und der PFET-Region; und Ätzen der OHM-Schicht durch eine strukturierte Photoresistschicht, um die OHM-Schicht der ersten Gate-Region zu entfernen.
  4. Verfahren nach Anspruch 2, wobei das Ausbilden des Halbleiteroxid-Strukturelements im mittleren Abschnitt der ersten Rippenstruktur in der ersten Gate-Region Folgendes enthält: Anwenden eines thermischen Oxidationsprozesses auf die frei liegende erste Rippenstruktur; und Umwandeln einer äußeren Schicht der ersten Halbleitermaterialschicht in das Halbleiteroxid-Strukturelement.
  5. Verfahren nach Anspruch 2, wobei das Ausbilden der zweiten Rippenstruktur in der PFET-Region Folgendes umfasst: Ausbilden einer Hartmaskenschicht, um die NFET-Region zu bedecken; Aussparen der zweiten Halbleitermaterialschicht der ersten Rippenstruktur; und epitaxiales Züchten einer dritten Halbleitermaterialschicht auf der ausgesparten zweiten Halbleitermaterialschicht.
  6. Verfahren nach Anspruch 2 und einem der vorangehenden Ansprüche, wobei das erste HK/MG die zweite Halbleitermaterialschicht der ersten Rippenstruktur umhüllt.
  7. Verfahren nach Anspruch 5 und einem der vorangehenden Ansprüche, wobei das zweite HK/MG die dritte Halbleitermaterialschicht der zweiten Rippenstruktur umhüllt.
  8. Verfahren nach Anspruch 2 und einem der vorangehenden Ansprüche, wobei das Ausbilden der ersten S/D-Strukturelemente Folgendes umfasst: Aussparen der zweiten Halbleitermaterialschicht in der ersten Rippenstruktur; und epitaxiales Züchten des ersten Halbleiter-S/D-Strukturelements auf der ausgesparten zweiten Halbleitermaterialschicht.
  9. Verfahren nach Anspruch 8, das des Weiteren Folgendes umfasst: Anwenden eines ersten Dotierungsprozesses auf einen unteren Abschnitt des ersten Halbleiter-S/D-Strukturelements; und Anwenden eines zweiten Dotierungsprozesses auf einen oberen Abschnitt des ersten Halbleiter-S/D-Strukturelements.
  10. Verfahren nach Anspruch 5 und einem der vorangehenden Ansprüche, wobei das Ausbilden der zweiten S/D-Strukturelemente Folgendes umfasst: Aussparen der dritten Halbleitermaterialschicht in der zweiten Rippenstruktur; epitaxiales Züchten des zweiten Halbleiter-S/D-Strukturelements auf der ausgesparten dritten Halbleitermaterialschicht; und Anwenden eines dritten Dotierungsprozesses auf das zweite Halbleiter-S/D-Strukturelement.
  11. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: Entfernen der strukturierten OHM vor dem Ausbilden der zweiten Rippenstruktur in der PFET-Region; und Ausbilden einer Hartmaskenschicht, um die NFET-Region vor dem Ausbilden der zweiten Rippenstruktur zu bedecken.
  12. Verfahren nach Anspruch 11, das des Weiteren Folgendes umfasst: Entfernen der Hartmaskenschicht nach dem Ausbilden der zweiten Rippenstruktur; und Ausbilden einer dielektrischen Isolierschicht zwischen den ersten Rippenstrukturen in der NFET-Region und den zweiten Rippenstrukturen in der PFET-Region.
  13. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ersetzen der Dummy-Gates durch das erste HK/MG Folgendes umfasst: selektives Entfernen der Dummy-Gates, um einen ersten Gate-Graben in der NFET-Region zu bilden; und Ausbilden des ersten HK/MG in dem ersten Gate-Graben.
  14. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ersetzen der Dummy-Gates durch das zweite HK/MG Folgendes umfasst: selektives Entfernen der Dummy-Gates, um einen zweiten Gate-Graben in der PFET-Region zu bilden; und Ausbilden des zweiten HK/MG in dem zweiten Gate-Graben.
  15. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats mit einer n-Typ-Rippen-Feldeffekttransistor(N-type Fin-like Field-Effect Transistor, NFET)-Region und einer p-Typ-Rippen-Feldeffekttransistor(P-type Fin-like Field-Effect Transistor, PFET)-Region; Ausbilden erster Rippenstrukturen in der NFET-Region und der PFET-Region, wobei jede erste Rippenstruktur Folgendes umfasst: das Substrat als ihren unteren Abschnitt; eine erste Epitaxialwachstums-Silizium-Germanium(SiGe)-Schicht als ihren mittleren Abschnitt; und eine Silizium(Si)-Schicht als ihren oberen Abschnitt; Ausbilden einer strukturierten Oxidationshartmaske (OHM) über der NFET-Region und der PFET-Region, um die erste Rippenstruktur in einer ersten Gate-Region der NFET-Region frei zu legen; Anwenden eines thermischen Oxidationsprozesses zum Umwandeln einer äußeren Schicht der SiGe-Schicht in ein SiGeO-Strukturelement; Aussparen eines Abschnitts der Si-Schicht in der ersten Rippenstruktur in der PFET-Region; epitaxiales Züchten einer zweiten SiGe-Schicht auf der ausgesparten Si-Schicht, um eine zweite Rippenstruktur zu bilden; Ausbilden eines Polysilizium-Gates in der ersten Gate-Region in dem NFET und einer zweiten Gate-Region in dem PFET; Aussparen der Si-Schicht in ersten Source/Drain(S/D)-Regionen, die durch die erste Gate-Region in der NFET-Region getrennt sind; Ausbilden eines ersten Source/Drain(S/D)-Strukturelements auf der ausgesparten Si-Schicht, das Si:C als seinen unteren Abschnitt und Si:P als seinen oberen Abschnitt hat; Aussparen der zweiten SiGe-Schicht in zweiten S/D-Regionen, die durch die zweite Gate-Region in dem PFET getrennt sind; und Ausbilden eines SiGeB-S/D-Strukturelements auf der ausgesparten SiGe-Schicht.
  16. Verfahren nach Anspruch 15, das des Weiteren Folgendes umfasst: Entfernen des Polysilizium-Gates; Ausbilden eines ersten High-k/Metall-Gates (HK/MG) in der ersten Gate-Region, einschließlich des Umhüllens der Si-Schicht der ersten Rippenstruktur in der ersten Gate-Region; und Ausbilden eines zweiten HK/MG in der zweiten Gate-Region, einschließlich des Umhüllens der zweiten SiGe-Schicht der zweiten Rippenstruktur in einer zweiten Gate-Region.
  17. Verfahren nach Anspruch 15 oder Anspruch 16, das des Weiteren Folgendes umfasst: Entfernen der strukturierten OHM vor dem Ausbilden der zweiten Rippenstruktur in der PFET-Region; und Ausbilden einer Hartmaskenschicht, um die NFET-Region vor dem Ausbilden der zweiten Rippenstruktur zu bedecken.
  18. Verfahren nach einem der Ansprüche 15 bis 17, das des Weiteren Folgendes umfasst: Entfernen der Hartmaskenschicht nach dem Ausbilden der zweiten Rippenstruktur; und Ausbilden einer dielektrischen Isolierschicht zwischen den ersten Rippenstrukturen in der NFET-Region und den zweiten Rippenstrukturen in der PFET-Region.
  19. Rippenartiges Feldeffekttransistor(FinFET)-Bauelement, das Folgendes umfasst: ein Substrat mit einer n-Typ-Rippen-Feldeffekttransistor(N-type Fin-like Field-Effect Transistor, NFET)-Region und einer p-Typ-Rippen-Feldeffekttransistor(P-type Fin-like Field-Effect Transistor, PFET)-Region; erste Source/Drain(S/D)-Regionen, die durch eine erste Gate-Region in der NFET-Region getrennt sind; zweite Source/Drain(S/D)-Regionen, die durch eine zweite Gate-Region in der NFET-Region getrennt sind; ein erstes High-k/Metall-Gate (HK/MG) in der ersten Gate-Region, einschließlich einer Umhüllung eines oberen Abschnitts einer ersten Rippenstruktur, wobei die erste Rippenstruktur Folgendes umfasst: eine epitaxiale Silizium(Si)-Schicht als ihren oberen Abschnitt; ein Epitaxialwachstums-Silizium-Germanium (SiGe), mit einem Silizium-Germaniumoxid(SiGeO)-Strukturelement an seiner äußeren Schicht, als ihren mittleren Abschnitt; und das Substrat als ihren unteren Abschnitt; ein zweites HK/MG in der zweiten Gate-Region, einschließlich einer Umhüllung eines oberen Abschnitts einer zweiten Rippenstruktur, wobei die zweite Rippenstruktur Folgendes umfasst: eine epitaxiale SiGe-Schicht als ihren oberen Abschnitt; eine epitaxiale Si-Schicht als ihren oberen mittleren Abschnitt; eine epitaxiale SiGe-Schicht als ihren unteren mittleren Abschnitt; und das Substrat als ihren unteren Abschnitt; ein erstes S/D-Strukturelement auf der ersten Rippenstruktur mit einer ausgesparten Si-Schicht in der ersten S/D-Region, wobei das erste S/D-Strukturelement Folgendes umfasst: eine Si:C-Schicht als seinen unteren Abschnitt; und eine Si:P-Schicht als seinen oberen Abschnitt; und SiGeB-S/D-Strukturelemente auf der zweiten Rippenstruktur mit einer ausgesparten SiGe-Schicht in der zweiten S/D-Region.
  20. Bauelement nach Anspruch 19, wobei: der obere Abschnitts der ersten Rippenstruktur, die Si-Schicht, eine Breite in einem Bereich von etwa 4 nm bis etwa 10 nm und eine Dicke in einem Bereich von etwa 20 nm bis etwa 40 nm hat; der mittlere Abschnitt der ersten Rippenstruktur, die SiGe-Schicht, eine Dicke in einem Bereich von etwa 20 nm bis etwa 90 nm und eine Ge-Zusammensetzung (in Atomprozent) in einem Bereich von etwa 30% bis etwa 80% hat; das SiGeO-Strukturelement eine Dicke in einem Bereich von etwa 3 nm bis etwa 10 nm hat; der obere Abschnitt der zweiten Rippenstruktur, die SiGe-Schicht, eine Dicke in einem Bereich von etwa 20 nm bis etwa 40 nm und eine Ge-Zusammensetzung (in Atomprozent) in einem Bereich von etwa 45% bis etwa 100% hat; wobei eine verbleibende Dicke der ausgesparten Si-Schicht in der ersten Rippenstruktur in einem Bereich von etwa 3 nm bis etwa 10 nm liegt; wobei die Si:C Schicht eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm und eine C-Zusammensetzung (in Atomprozent) in einem Bereich von etwa 0,5% bis etwa 1,5% hat; wobei die Si:P-Schicht eine Dicke in einem Bereich von etwa 20 nm bis etwa 35 nm hat; wobei eine verbleibende Dicke der ausgesparten SiGe-Schicht in der zweiten Rippenstruktur in einem Bereich von etwa 3 nm bis etwa 10 nm liegt; und wobei die SiGeB-Schicht eine Dicke in einem Bereich von etwa 20 nm bis etwa 35 nm und eine Ge-Zusammensetzung (in Atomprozent) in einem Bereich von etwa 60% bis etwa 100% hat.
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