CN105006433B - FinFET器件的结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种用于制造鳍式场效应晶体管(FinFET)的方法。该方法包括：在衬底上方形成第一鳍结构，在衬底上方形成图案化的氧化硬掩模(OHM)以暴露n型FET区的第一栅极区中的第一鳍结构，在第一栅极区中的第一鳍结构的中部中形成半导体氧化物部件，在PFET区中形成第二鳍结构，形成伪栅极，形成源极/漏极(S/D)部件，由NFET区中的第一高k/金属栅极(HK/MG)和PFET区中的第二HK/MG替换伪栅极。本发明也提供了FinFET器件的结构及其形成方法。

Description

FinFET器件的结构及其形成方法
相关申请的交叉引用
本申请与2013年1月14日提交的标题为“半导体器件及其制造方法(Semiconductor Device and Fabricating the Same)”的美国专利申请第13/740,373号；2013年5月24日提交的标题为“FinFET器件及其制造方法(FinFET Device and Method ofFabricating Same)”的美国专利申请第13/902,322号；2013年7月3日提交的标题为“半导体器件的鳍结构(Fin Structure of Semiconductor Device)”的美国专利申请第13/934,992号以及2014年1月15日提交的标题为“半导体器件及其形成方法(SemiconductorDevice and Formation Thereof)”的美国专利申请第14/155,793号相关，其全部内容结合于此作为参考。
技术领域
本发明总体涉及半导体技术领域，更具体地，涉及FinFET器件的结构及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都具有比前一代更小和更复杂的电路。在IC演化的过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，使用制造工艺可以形成的最小组件(或线))减小。这个按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要在IC处理和制造中进行类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替换平面晶体管。虽然现有的FinFET器件及其制造方法对于它们的预期目的通常已经能够胜任，但是它们并不是在所有方面都完全令人满意。
发明内容
为了解决现有技术中的问题，本发明提供了一种方法，包括：提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底；在所述NFET区和所述PFET区中形成第一鳍结构；在所述NFET区和所述PFET区上方形成图案化的氧化硬掩模(OHM)以暴露所述NFET区的第一栅极区中的所述第一鳍结构；在所述第一栅极区中的所述第一鳍结构的中部中形成半导体氧化物部件；在以硬掩模层覆盖所述NFET之后在所述PFET区中形成第二鳍结构；在所述第二鳍结构中的第二栅极区和所述第一栅极区中形成伪栅极；在所述NFET中的所述第一鳍结构中的第一源极/漏极(S/D)区中形成第一S/D部件；在PFET中的所述第二鳍结构中的第二S/D区中形成第二S/D部件；由所述NFET区中的第一高k/金属栅极(HK/MG)替换所述伪栅极，并且所述第一HK/MG环绕在所述第一栅极区中的所述第一鳍结构的上部上方；以及由所述PFET区中的第二HK/MG替换所述伪栅极，并且所述第二HK/MG环绕在所述第二栅极区中的所述第二鳍结构的上部上方。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部。
在上述方法中，其中，形成所述图案化的OHM层包括：在所述NFET区和所述PFET区上方沉积OHM层；以及穿过图案化的光刻胶层蚀刻所述OHM层以从所述第一栅极区去除所述OHM层。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；在所述第一栅极区中的所述第一鳍结构的所述中部中形成所述半导体氧化物部件包括：对暴露的所述第一鳍结构施加热氧化工艺；以及将所述第一半导体材料层的外层转变为所述半导体氧化物部件。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；在所述PFET区中形成所述第二鳍结构包括：形成所述硬掩模层以覆盖所述NFET区；对所述第一鳍结构的所述第二半导体材料层开槽；以及在凹进的第二半导体材料层的顶部上外延生长第三半导体材料层。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；所述第一HK/MG环绕在所述第一鳍结构的所述第二半导体材料层上方。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；所述第二HK/MG环绕在所述第二鳍结构的第三半导体材料层上方。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；形成所述第一S/D部件包括：对所述第一鳍结构中的所述第二半导体材料层开槽；以及在凹进的第二半导体材料层的顶部上外延生长所述第一半导体S/D部件。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；形成所述第一S/D部件包括：对所述第一鳍结构中的所述第二半导体材料层开槽；以及在凹进的第二半导体材料层的顶部上外延生长所述第一半导体S/D部件；还包括：对所述第一半导体S/D部件的下部施加第一掺杂工艺；以及对所述第一半导体S/D部件的上部施加第二掺杂工艺。
在上述方法中，其中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部；形成所述第二S/D部件包括：对所述第二鳍结构中的第三半导体材料层开槽；在凹进的第三半导体材料层的顶部上外延生长第二半导体S/D部件；以及对所述第二半导体S/D部件施加第三掺杂工艺。
在上述方法中，还包括：在所述PFET区中形成所述第二鳍结构之前，去除所述图案化的OHM；以及在形成所述第二鳍结构之前，形成所述硬掩模层以覆盖所述NFET区。
在上述方法中，还包括：在所述PFET区中形成所述第二鳍结构之前，去除所述图案化的OHM；以及在形成所述第二鳍结构之前，形成所述硬掩模层以覆盖所述NFET区；还包括：在形成所述第二鳍结构之后，去除所述硬掩模层；以及在所述NFET区中的所述第一鳍结构和所述PFET区中的所述第二鳍结构之间形成介电隔离层。
在上述方法中，其中，由所述第一HK/MG替换所述伪栅极包括：选择性地去除所述伪栅极以在所述NFET区中形成第一栅极沟槽；以及在所述第一栅极沟槽中形成所述第一HK/MG。
在上述方法中，其中，由所述第二HK/MG替换所述伪栅极包括：选择性地去除所述伪栅极以在所述PFET区中形成第二栅极沟槽；以及在所述第二栅极沟槽中形成所述第二HK/MG。
根据本发明的另一个方面，提供了一种方法，包括：提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底；在所述NFET区和所述PFET区中形成第一鳍结构，其中，每个所述第一鳍结构均包括：所述衬底，作为所述第一鳍结构的底部；第一外延生长的硅锗(SiGe)层，作为所述第一鳍结构的中部；以及硅(Si)层，作为所述第一鳍结构的上部；在所述NFET区和所述PFET区上方形成图案化的氧化硬掩模(OHM)以暴露所述NFET区的第一栅极区中的所述第一鳍结构；施加热氧化工艺以将所述SiGe层的外层转变为SiGeO部件；对所述PFET区中的所述第一鳍结构中的所述Si层的一部分开槽；在凹进的Si层的顶部上外延生长第二SiGe层以形成第二鳍结构；在所述NFET中的所述第一栅极区和所述PFET中的第二栅极区中形成多晶硅栅极；对由所述NFET区中的所述第一栅极区分隔开的第一源极/漏极(S/D)区中的所述Si层开槽；在所述凹进的Si层的顶部上形成第一源极/漏极(S/D)部件，所述第一S/D部件具有作为所述第一S/D部件的下部的Si:C和作为所述第一S/D部件的上部的Si:P；对由所述PFET中的所述第二栅极区分隔开的第二S/D区中的所述第二SiGe层开槽；以及在凹进的SiGe层的顶部上形成SiGeB S/D部件。
在上述方法中，还包括：去除所述多晶硅栅极；在所述第一栅极区中形成第一高k/金属栅极(HK/MG)，并且所述第一HK/MG环绕在所述第一栅极区中的所述第一鳍结构的所述Si层上方；以及在所述第二栅极区中形成第二HK/MG，并且所述第二HK/MG环绕在所述第二栅极区中的所述第二鳍结构的所述第二SiGe层上方。
在上述方法中，还包括：在所述PFET区中形成所述第二鳍结构之前，去除所述图案化的OHM；以及在形成所述第二鳍结构之前，形成硬掩模层以覆盖所述NFET区。
在上述方法中，还包括：在形成所述第二鳍结构之后，去除所述硬掩模层；以及在所述NFET区中的所述第一鳍结构和所述PFET区中的所述第二鳍结构之间形成介电隔离层。
根据本发明的又一个方面，提供了一种鳍式场效应晶体管(FinFET)器件，包括：
衬底，具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区；第一源极/漏极(S/D)区，由所述NFET区中的第一栅极区分隔开；第二源极/漏极(S/D)区，由所述PFET区中的第二栅极区分隔开；第一高k/金属栅极(HK/MG)，位于所述第一栅极区中，并且所述第一HK/MG环绕在第一鳍结构的上部上方，所述第一鳍结构包括：外延的硅(Si)层，作为所述第一鳍结构的上部；外延生长的硅锗(SiGe)，作为所述第一鳍结构的中部，所述外延生长的SiGe的外层是氧化硅锗(SiGeO)部件；及所述衬底，作为所述第一鳍结构的底部；第二HK/MG，位于所述第二栅极区中，并且所述第二HK/MG环绕在第二鳍结构的上部上方，所述第二鳍结构包括：外延的SiGe层，作为所述第二鳍结构的上部；外延的Si层，作为所述第二鳍结构的中上部；外延的SiGe层，作为所述第二鳍结构的中下部；及所述衬底，作为所述第二鳍结构的底部；第一S/D部件，位于所述第一鳍结构的顶部上，所述第一S/D部件在所述第一S/D区中具有凹进的Si层，所述第一S/D部件包括：Si:C层，作为所述第一S/D部件的下部；及Si:P层，作为所述第一S/D部件的上部；以及SiGeB S/D部件，位于所述第二鳍结构的顶部上，所述SiGeB S/D部件在所述第二S/D区中具有凹进的SiGe层。
在上述器件中，其中：作为所述第一鳍结构的上部的所述Si层的宽度在约4nm至约10nm的范围内且厚度在约20nm至约40nm的范围内；作为所述第一鳍结构的中部的所述SiGe层的厚度在约20nm至约90nm的范围内且Ge组分(以原子百分比计)在约30％至约80％的范围内；所述SiGeO部件的厚度在约3nm至约10nm的范围内；作为所述第二鳍结构的上部的所述SiGe层的厚度在约20nm至约40nm的范围内且Ge组分(以原子百分比计)在约45％至约100％的范围内的；所述第一鳍结构中的所述凹进的Si层的剩余厚度在约3nm至约10nm的范围内；所述Si:C层的厚度在约5nm至约15nm的范围内且C组分(以原子百分比计)在约0.5％至约1.5％的范围内；所述Si:P层的厚度在约20nm至约35nm的范围内；所述第二鳍结构中的所述凹进的SiGe层的剩余厚度在约3nm至约10nm的范围内；以及所述SiGeB层的厚度在约20nm至约35nm的范围内且Ge组分(以原子百分比计)在约60％至约100％的范围内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，图中的各个部件未按比例绘出。实际上，为了清楚的讨论，示出的部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图。
图2A是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图2B是根据图1的方法构造的处于制造阶段的沿着图2A中的线A-A获取的示例性FinFET器件的截面图。
图3A是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图3B是根据图1的方法构造的处于制造阶段的沿着图3A中的线A-A获取的示例性FinFET器件的截面图。
图4A和图4B是根据一些实施例的正在经历工艺的FinFET器件的图解透视图。
图5是根据图1的方法构造的处于制造阶段的沿着图4A中的线A-A获取的示例性FinFET器件的截面图。
图6A是根据图1的方法构造的处于制造阶段的沿着图4A中的线A-A获取的示例性FinFET器件的截面图。
图6B是根据图1的方法构造的处于制造阶段的沿着图4B中的线B-B获取的示例性FinFET器件的截面图。
图7A是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图7B是根据图1的方法构造的处于制造阶段的沿着图4B中的线B-B获取的示例性FinFET器件的截面图。
图8A和图8B是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图9A和图9B是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图10A是根据图1的方法构造的处于制造阶段的沿着图9A中的线AB-AB获取的示例性FinFET器件的截面图。
图10B是根据图1的方法构造的处于制造阶段的沿着图9B中的线BB-BB获取的示例性FinFET器件的截面图。
图11A至图11B和图12A至图12B是根据一些实施例的正在经历工艺的示例性FinFET器件的图解透视图。
图12C是根据图1的方法构造的处于制造阶段的沿着图12A中的线AA-AA获取的示例性FinFET器件的截面图。
图12D是根据图1的方法构造的处于制造阶段的沿着图12A中的线BA-BA获取的示例性FinFET器件的截面图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明针对但不以其他方式限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开将继续利用FinFET实例以示出本发明的各个实施例。然而，应该理解，除了特别声明，否则本申请不应限于特定类型的器件。
图1是根据一些实施例的用于制造FinFET器件200的方法100的流程图。应该理解，对于该方法的其他实施例，在该方法之前、期间和之后可以实施额外的步骤，并且可以替换或消除所描述的一些步骤。参照各个附图共同描述FinFET器件200及其制造方法100。
参照图1和图2A至图2B，方法100开始于步骤102，提供衬底210。衬底210可以包括体硅衬底。可选地，衬底210可以包括诸如结晶结构的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。
在另一个实施例中，衬底210具有绝缘体上硅(SOI)结构，其中，绝缘层位于衬底中。示例性绝缘层可以是埋氧层(BOX)。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
在本实施例中，衬底210包括第一半导体材料层212、设置在第一半导体材料层212上方的第二半导体材料层214以及设置在第二半导体材料层214上方的第三半导体材料层216。第二半导体材料层214和第三半导体材料层216彼此不同。第二半导体材料层214具有第一晶格常数，而第三半导体材料层216具有不同于第一晶格常数的第二晶格常数。在本实施例中，第二半导体材料层214包括硅锗(SiGe)，而第一半导体材料层212和第三半导体材料层216均包括硅。在各个实例中，第一半导体材料层212、第二半导体材料层214和第三半导体材料层216可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，通过外延生长(称为毯状沟道epi)沉积第二半导体材料层214和第三半导体材料层216。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
衬底210可以包括取决于本领域已知的设计需求的各种掺杂的部件。在一些实施例中，衬底210可以包括取决于设计需求的各种掺杂区(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；和/或它们的组合。掺杂区可以配置为用于n型FinFET(NFET)或可选地配置为用于p型FinFET(PFET)。
参照图1和图3A至图3B，方法100进行至步骤104，在衬底210中形成第一鳍结构220和沟槽230。第一鳍结构220的第一宽度w1在约4nm至约10nm的范围内。在一个实施例中，在衬底210上方形成图案化的鳍硬掩模(FHM)层222。图案化的FHM层222包括氧化硅、氮化硅、氮氧化硅或任何其他合适的介电材料。图案化的硬掩模层222可以包括单个材料层或多个材料层。可以通过以下步骤形成图案化的FHM层222：通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)或任何其他适合的方法沉积材料层，通过光刻工艺形成图案化的光刻胶(抗蚀剂)层，以及穿过图案化的光刻胶层的开口蚀刻材料层以形成图案化的FHM层222。
示例性光刻工艺可以包括：形成光刻胶层，通过光刻曝光工艺曝光光刻胶，实施曝光后烘烤工艺，以及显影光刻胶层以形成图案化的光刻胶层。可以由诸如电子束写入、离子束写入、无掩模图案化或分子印刷的其他技术可选地替代光刻工艺。
然后穿过图案化的FHM层222蚀刻衬底210以在衬底210中形成第一鳍结构220和沟槽230。在另一个实施例中，图案化的光刻胶层(图案化的FHM层222)直接用作蚀刻工艺的蚀刻掩模以在衬底210中形成第一鳍结构220和沟槽230。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。可以通过诸如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数的各种蚀刻参数来调节各自的蚀刻工艺。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液、或它们的组合。干蚀刻工艺包括使用基于氯的化学物质的偏压等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制各向异性地实施干蚀刻。
在本实施例中，控制蚀刻深度，从而使得第三半导体材料层216和第二半导体材料层214暴露于沟槽230中，但是第一半导体材料层212部分地露出于沟槽230中。因此，形成的第一鳍结构220具有作为上部的第三半导体材料层216、作为中部的第二半导体材料层214以及作为底部的第一半导体材料层212。
在一些实施例中，FinFET器件200包括NFET器件，NFET器件以参考标号200A表示并且称为FinFET器件200A。FinFET器件200也包括PFET器件，PFET器件以参考标号200B表示并且称为FinFET器件200B。
参照图1和图4A至图4B，方法100进行至步骤106，在衬底210上方形成图案化的氧化硬掩模(OHM)310，并且图案化OHM310环绕第一鳍结构220的一部分。在本实施例中，在NFET200A中，图案化的OHM310覆盖衬底210中的第一区312并且暴露出第二区314。在PFET200B中，图案化的OHM310环绕整个第一鳍结构220。图案化的OHM层310可以包括氧化硅、氮化硅、氮氧化硅或任何其他合适的介电材料。可以通过以下步骤形成图案化的OHM层310：通过热氧化、化学CVD、ALD或任何其他适合的方法沉积材料层，通过光刻工艺形成图案化的光刻胶(抗蚀剂)层，以及穿过图案化的光刻胶层的开口蚀刻材料层以形成图案化的OHM层310。
也参照图1、图4A和图5，方法100进行至步骤108，对FinFET器件200实施热氧化工艺。在一个实施例中，在氧环境中进行热氧化工艺。在另一个实施例中，在蒸汽环境和氧环境的结合的情况下进行热氧化工艺。在NFET200A的第二区314中，在热氧化工艺期间，至少第一半导体材料层212、第二半导体材料层214和第三半导体材料层216的外层分别转化为第一半导体氧化物部件322、第二半导体氧化物部件324和第三半导体氧化物部件326。然而在NFET200A的第一区312以及整个PFET200B中，图案化的OHM310防止第一鳍结构220被氧化。因此，该热氧化工艺称为选择性氧化。
在热氧化工艺之后，第二区314中的第一鳍结构220的结构不同于第一区312中的第一鳍结构220的结构。为了清楚的目的以更好地描述，将第二区314中的第一鳍结构220(具有第二半导体氧化物部件324)称为第二鳍结构320。因此，第二鳍结构320具有作为其上部的第三半导体材料层216、作为其中部的第二半导体材料层214(具有作为其外层的第二半导体氧化物部件324)以及作为其底部的第一半导体材料层。
在本实施例中，控制热氧化工艺，从而使得第二半导体材料层214比第一半导体材料层212和第三半导体材料层216氧化的快得多。换句话说，与第二半导体氧化物部件324相比，第一半导体氧化物部件322和第三半导体氧化物部件326很薄。例如，在从约400℃至约600℃的范围内的温度下以及从约1atm至约20atm的范围内的压力下，在H2O反应气体中对FinFET器件200实施热氧化工艺。在氧化工艺之后，实施清洗工艺以去除第一半导体氧化物部件322和第三半导体氧化物部件326。可以使用稀释的氢氟酸(DHF)实施清洗工艺。
在本实例中，第二半导体氧化物部件324在垂直方向上延伸，其水平尺寸从第二半导体材料层214的顶面到底面变化。在进一步的实例中，第二半导体氧化物部件324的水平尺寸达到其最大值，称为第一宽度w1，并且在接近第二半导体氧化物部件324的顶面和底面时减小至接近于零，从而产生截面图中的橄榄形状。通过调节热氧化工艺、选择第二半导体材料层214的组成和厚度以及调节氧化温度，实现了第二半导体氧化物部件324的目标第二宽度w2，其向第一鳍结构220中的第三半导体材料层216施加适当的应力，其中，栅极沟道将限定在栅极区的下面，这将在之后进行描述。
在一个实施例中，第二半导体材料层214包括硅锗(SiGex1)，而第一半导体材料层212和第三半导体材料层216均包括硅(Si)。下标x1是原子百分比形式的第一Ge组成，并且可以调整第一Ge组成以满足预定的体积膨胀目标。在一个实施例中，在从约45％至约100％的范围内选择x1。通过热氧化工艺氧化SiGex1层214的外层，从而形成氧化硅锗(SiGeO)部件324。SiGeO部件324的第二宽度w2在约3nm至约10nm的范围内。SiGex1层214的中心部分改变为第二Ge组成x2，x2远高于x1。SiGex2的中心部分的尺寸和形状随着诸如热氧化温度和时间的工艺条件而变化。而且，中心部分中的第二Ge组成x2高于其他部分，诸如顶部、底部、左侧部分和右侧部分。
参照图1、图6A和图6B，方法100进行至步骤110，在NFET200A和PFET200B中的衬底210上方沉积介电层410，并且包括将介电层410填充到沟槽230中。首先，通过诸如选择性湿蚀刻的蚀刻工艺去除图案化的OHM层310。介电层410可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合沉积介电层410。
参照图1、图7A和图7B，方法100进行至步骤112，以图案化的硬掩模(HM)层415覆盖NFET200A，对第一鳍结构220开槽以及在PFET200B中的凹进的第一鳍结构220上方沉积第四半导体材料430。图案化的HM层415可以包括氮化硅、氮氧化硅、碳化硅或任何其他合适的介电材料。可以以类似于在步骤106中形成图案化的OHM层310的方式形成图案化的HM层415。在本实施例中，图案化的HM层415覆盖NFET器件200A而未覆盖PFET器件200B。
在PFET器件200B中，通过诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的适合的蚀刻工艺对第一鳍结构220中的第三半导体材料层216开槽。在本实施例中，为了获得工艺集成灵活性，控制开槽工艺以使剩余的第三半导体材料层216具有第一高度h1。然后在凹进的第三半导体材料层上方沉积第四半导体材料层430以形成第三鳍结构440。可以通过外延生长沉积第四半导体材料层430。外延工艺可以包括CVD沉积技术、分子束外延和/或其他合适的工艺。第四半导体材料层430可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，第四半导体材料层430与第二半导体材料层214(SiGe)相同。因此，形成的第三鳍结构440具有作为其上部的第四半导体材料层430、作为其中上部的第三半导体材料层216、作为其中下部的第二半导体材料层214以及作为其底部的第一半导体材料层212。
此后可以实施CMP工艺以去除过量的第四半导体材料层430并且平坦化PFET器件200B的顶面。通过诸如湿蚀刻、干蚀刻或它们的组合的适合的蚀刻工艺去除NFET器件200A中的HM层415。
参照图1、图8A和图8B，方法100进行至步骤114，选择性地对介电层410开槽以暴露第一鳍结构220(在NFET器件200A中)的上部和第三鳍结构440(在PFET器件200B中)的上部。在本实施例中，沟槽230中的剩余的介电层410形成浅沟槽隔离(STI)部件。
在一些实施例中，第一鳍结构220、第二鳍结构320和第三鳍结构440包括源极/漏极(S/D)区450和栅极区460。在进一步的实施例中，S/D区450的一个是源极区，而S/D区450的另一个是漏极区。由栅极区460分隔开S/D区450。为了清楚的目的以更好地描述，NFET器件200A中的S/D区和栅极区称为第一S/D区450A和第一栅极区460A；而PFET器件200B中的S/D区和栅极区称为第二S/D区450B和第二栅极区460B。
也参照图8A和图8B，在一个实施例中，第一S/D区450A位于第一鳍结构220的部分中，由位于第二鳍结构320的一部分中的第一栅极区460A分隔开。因此，在之前的步骤108期间，将适合的应变引入至包括第一栅极区460A的第二鳍320，并且这将增大第一栅极区460A的沟道区中的迁移率。在PFET器件200B中，第三鳍结构440包括由第二栅极区460B分隔开的第二S/D区450B。
参照图1、图9A和图9B，方法100进行至步骤116，在栅极区460A和460B中形成栅极堆叠件510并且在栅极堆叠件510的侧壁上形成侧壁间隔件520。在使用后栅极工艺的一个实施例中，栅极堆叠件510是伪栅极并且将在随后的阶段中由最终的栅极堆叠件替代。具体地，在诸如用于源极/漏极形成期间的S/D活化的热退火的高温热工艺之后，伪栅极堆叠件510之后将由高k介电层(HK)和金属栅电极(MG)替代。伪栅极堆叠件510形成在衬底210上，并且部分地设置在第一栅极区460A中的第二鳍结构320上方以及第二栅极区460B中的第三鳍结构440上方。在一个实施例中，伪栅极堆叠件510包括介电层512、电极层514和栅极硬掩模(GHM)516。通过包括沉积和图案化的合适的步骤形成伪栅极堆叠件510。图案化工艺还包括光刻和蚀刻。在各个实例中，沉积包括CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(或抗蚀剂)涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺、和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
介电层512包括氧化硅。可选地或额外地，介电层512可以包括氮化硅、高k介电材料或其他合适的材料。电极层514可以包括多结晶硅(多晶硅)。GHM516包括诸如氮化硅、氮氧化硅或碳化硅的合适的介电材料。侧壁间隔件520可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。侧壁间隔件520可以包括多个层。用于侧壁间隔件520的典型的形成方法包括：在栅极堆叠件510上方沉积介电材料，然后各向异性地回蚀刻该介电材料。回蚀刻工艺可以包括多步骤蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
参照图1、图10A和图10B，方法100进行至步骤118，在第一S/D区450A中形成第一S/D部件610A并且在第二S/D区450B中形成第二S/D部件610B。在一个实施例中，通过对第一S/D区450A中的第一鳍结构220的上部的一部分开槽形成第一S/D部件610A，并且通过对第二S/D区450B中的第三鳍结构440的上部的一部分开槽形成第二S/D部件610B。在一个实施例中，在一个蚀刻工艺中对第一鳍结构220和第三鳍结构440开槽。在另一个实施例中，在两个不同的蚀刻工艺中对第一鳍结构220和第三鳍结构440开槽。在本实施例中，为了获得工艺集成灵活性，控制开槽工艺以使第一鳍结构220中剩余的第三半导体材料层216具有第二高度h2，而使第三鳍结构440中剩余的第四半导体材料层430具有第三高度h3。在一个实施例中，第二高度h2在约3nm至约10nm的范围内。第三高度h3也在约3nm至约10nm的范围内。
然后在第一S/D区450A中的凹进的第一鳍结构220和第二S/D区450B中的凹进的第三鳍结构440上外延生长第一S/D部件610A和第二S/D部件610B。第一S/D部件610A和第二S/D部件610B包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。可以通过一个或多个外延生长或外延(epi)工艺形成第一S/D部件610A和第二S/D部件610B。也可以掺杂第一S/D部件610A和第二S/D部件610B，诸如在epi工艺期间原位掺杂。可选地，不原位掺杂第一S/D部件610A和第二S/D部件610B，并且实施注入工艺(即，结注入工艺)以掺杂第一S/D部件610A和第二S/D部件610B。
在一个实施例中，第一S/D部件610A的形成包括：通过外延生长掺杂有碳的Si层而形成Si:Cz以作为第一S/D部件610A的下部605，并且通过外延生长掺杂有磷的Si层而形成Si:P以作为第一S/D部件610A的上部606，其中，z是以原子百分比计的碳组分。在一个实施例中，z在约0.5％至约1.5％的范围内。Si:Cz具有第一厚度t1，第一厚度t1在约5nm至约15nm的范围内。Si:P具有第二厚度，第二厚度在约20nm至35nm的范围内。通过掺杂，第一S/D部件610A将适合的应变引入邻近的第一栅极区460A以改进NFET200A的性能，因此，第一S/D部件610A也称为嵌入式源极/漏极应力源(stressor)。
通过外延生长掺杂有硼的SiGe层形成SiGeαB，从而形成第二S/D部件610B，其中，α是以原子百分比计的锗组分。在一个实施例中，α在约60％至约100％的范围内。SiGeαB具有第三厚度t3，第三厚度t3在约20nm至约35nm的范围内。通过由SiGe形成并被掺杂，第二S/D部件610B将适合的应变引入邻近的第二栅极区460B以改进PFET200B的性能，因此，第二S/D部件610B也称为嵌入式源极/漏极应力源。
参照图1、图11A和图11B，方法100进行至步骤120，在位于伪栅极堆叠件510的间隙之间的衬底210上形成层间介电(ILD)层720。ILD层720包括氧化硅、氮氧化硅、低k介电材料或其他合适的介电材料。ILD层720可以包括单层或可选的多个层。通过诸如CVD、ALD和旋涂(SOG)的合适的技术形成ILD层720。此后可以实施化学机械抛光(CMP)工艺以去除过量的ILD层720并且平坦化FinFET器件200的顶面。
也参照图1、图11A和图11B，方法100进行至步骤122，去除第一栅极区460A中的伪栅极堆叠件510以形成一个或多个第一栅极沟槽810A，并且去除第二栅极区460B中的伪栅极堆叠件510以形成一个或多个第二栅极沟槽810B。第二鳍结构320的上部暴露于第一栅极沟槽810A，并且第三鳍结构440的上部暴露于第二栅极沟槽810B。通过蚀刻工艺(诸如选择性湿蚀刻或选择性干蚀刻)去除伪栅极堆叠件510，该蚀刻工艺设计为对于第一栅极沟槽810A中的第三半导体材料层216和第二栅极沟槽810B中的第四半导体材料层430具有适当的蚀刻选择性。该蚀刻工艺可以包括具有各自的蚀刻剂的一个或多个蚀刻步骤。也去除栅极硬掩模层516和间隔件520。可选地，可以通过包括光刻图案化和蚀刻工艺的一系列工艺去除伪栅极堆叠件510。
参照图1、图12A至图12D，方法100进行至步骤124，在衬底210上方形成第一金属栅极(MG)堆叠件910A和，其中，第一金属栅极(MG)堆叠件910A环绕在第一栅极沟槽810A中的第二鳍结构320的一部分上方，且第二金属栅极(MG)堆叠件910B环绕在第二栅极沟槽810B中的第三鳍结构440的部分上方。第一HK/MG堆叠件910A和第二HK/MG堆叠件910B包括栅极介电层和位于栅极电介质上的栅电极。在一个实施例中，栅极介电层包括具有高介电常数的介电材料层(在本实施例中，HK介电层的介电常数大于热氧化硅的介电常数)，并且栅电极包括金属、金属合金或金属硅化物。第一HK/MG堆叠件910A和第二HK/MG堆叠件910B的形成包括沉积以形成各种栅极材料，以及CMP工艺以去除过量的栅极材料并且平坦化NFET器件200A和PFET器件200B的顶面。
在一个实施例中，栅极介电层包括通过诸如原子层沉积(ALD)、CVD、热氧化或臭氧氧化的合适的方法沉积的界面层(IL)。IL包括氧化物、HfSiO和氮氧化物。通过诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的技术或它们的组合的合适的技术在IL上沉积HK介电层。HK介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。栅极介电层环绕在第一栅极区460A中的第二鳍结构320的上部以及第二栅极区460B中的第三鳍结构440的上部上方。
金属栅(MG)电极可以包括单层结构或可选的多层结构，诸如具有功函以增强器件性能的金属层(功函金属层)、衬里层、润湿层、粘合层以及金属、金属合金或金属硅化物的导电层的各种组合。MG电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、任何合适的材料或它们的组合。可以通过ALD、PVD、CVD或其他合适的工艺形成MG电极。可以以不同的金属层分别形成用于NFET200A和PFET200B的MG电极。可以实施CMP工艺以去除过量的MG电极。
在本实施例中，在第一栅极区460A中形成第一HK/MG栅极910A，并且第一HK/MG栅极910A环绕在第二鳍结构320的上部上方。因此，在第二鳍结构320中形成第二半导体氧化物部件324期间，将适合的应变引入第一栅极区460A，并且这将增大第一栅极区460A中的沟道区的迁移率。在PFET器件200B中，在第二栅极区460B中形成第二HK/MG栅极910B，并且第二HK/MG栅极910B环绕在第三鳍结构440的上部上方。
FinFET器件200可以经历进一步的CMOS或MOS技术处理以形成本领域已知的各种部件和区域。例如，随后的处理可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，这些部件配置为连接各种部件以形成包括一个或多个FinFET场效应晶体管的功能电路。在进一步的实例中，多层互连件包括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
对于方法的其他实施例，在方法100之前、期间和之后可以实施额外的操作，并且可以替换或消除前文描述的一些操作。
根据前文的描述，本发明提供了一种一起制造用于FinFET器件的NFET和PFET的方法。该方法采用在源极和漏极区中形成应变栅极区和S/D应力源。FinFET显示出对栅极区的有效应变以改进器件性能。
因此，本发明提供了一种制造鳍式场效应晶体管(FinFET)器件的方法。该方法包括提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底。该方法也包括在NFET区和PFET区中形成第一鳍结构，在NFET区和PFET区上方形成图案化的氧化硬掩模(OHM)以暴露NFET区的第一栅极区中的第一鳍结构，在第一栅极区中的第一鳍结构的中部中形成半导体氧化物部件，在以硬掩模层覆盖NFET之后在PFET区中形成第二鳍结构，在第一栅极区和第二鳍结构中的第二栅极区中形成伪栅极，在NFET中的第一鳍结构中的第一S/D区中形成第一源极/漏极(S/D)部件，在PFET中的第二鳍结构中的第二S/D区中形成第二S/D部件，由NFET区中的第一高k/金属栅极(HK/MG)替换伪栅极，并且第一HK/MG环绕在第一栅极区中的第一鳍结构的上部上方。该方法也包括由PFET区中的第二HK/MG替换伪栅极，并且第二HK/MG环绕在第二栅极区中的第二鳍结构的上部上方。
本发明也提供了制造鳍式场效应晶体管(FinFET)器件的另一种方法。该方法包括提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底。该方法也包括在NFET区和PFET区中形成第一鳍结构。第一鳍结构包括作为其底部的衬底、作为其中部的第一外延生长的硅锗(SiGe)层以及作为其上部的硅(Si)层。该方法也包括在NFET区和PFET区上方形成图案化的氧化硬掩模(OHM)以暴露NFET区的第一栅极区中的第一鳍结构，施加热氧化工艺以将SiGe层的外层转变为SiGeO部件，对PFET区中的第一鳍结构中的Si层的一部分开槽，在凹进的Si层的顶部上外延生长第二SiGe层以形成第二鳍结构，在NFET中的第一栅极区和PFET中的第二栅极区中形成多晶硅栅极，对由NFET区中的第一栅极区分隔开的第一源极/漏极(S/D)区中的Si层开槽，在凹进的Si层的顶部上形成第一源极/漏极(S/D)部件，第一源极/漏极(S/D)部件具有作为其下部的Si:C和作为其上部的Si:P，对由PFET中的第二栅极区分隔开的第二S/D区中的第二SiGe层开槽，以及在凹进的SiGe层的顶部上形成SiGeB S/D部件。
本发明也提供了鳍式场效应晶体管(FinFET)器件的一个实施例。该器件包括具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底。该器件也包括由NFET区中的第一栅极区分隔开的第一源极/漏极(S/D)区和由PFET区中的第二栅极区分隔开的第二源极/漏极(S/D)区。该器件也包括第一栅极区中的第一高k/金属栅极(HK/MG)，并且第一HK/MG环绕在第一鳍结构的上部上方，第一鳍结构包括作为其上部的外延硅(Si)层、作为其中部的外延生长的硅锗(SiGe)以及作为其底部的衬底，外延生长的硅锗具有作为其外层的氧化硅锗(SiGeO)部件。该器件也包括第二栅极区中的第二HK/MG，并且第二HK/MG环绕在第二鳍结构的上部上方。第二鳍结构包括作为其上部的外延的SiGe层、作为其中上部的外延的Si层、作为其中下部的外延SiGe层和作为其底部的衬底。该器件也包括位于第一鳍结构的顶部上的第一S/D部件，第一S/D部件在第一S/D区中具有凹进的Si层。第一S/D部件包括作为其下部的Si:C层和作为其上部的Si:P层。该器件也包括位于第二鳍结构的顶部上的SiGeB S/D部件，SiGeB S/D部件在第二S/D区中具有凹进的SiGe层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造鳍式场效应晶体管的方法，包括：
提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底；
在所述NFET区和所述PFET区中形成第一鳍结构；
在所述NFET区和所述PFET区上方形成图案化的氧化硬掩模(OHM)以暴露所述NFET区的第一栅极区中的所述第一鳍结构；
在所述第一栅极区中的所述第一鳍结构的中部中形成半导体氧化物部件；
在以硬掩模层覆盖所述NFET之后在所述PFET区中形成第二鳍结构；
在所述第二鳍结构中的第二栅极区和所述第一栅极区中形成伪栅极；
在所述NFET中的所述第一鳍结构中的第一源极/漏极(S/D)区中形成第一S/D部件；
在PFET中的所述第二鳍结构中的第二S/D区中形成第二S/D部件；
由所述NFET区中的第一高k/金属栅极(HK/MG)替换所述伪栅极，并且所述第一HK/MG环绕在所述第一栅极区中的所述第一鳍结构的上部上方；以及
由所述PFET区中的第二HK/MG替换所述伪栅极，并且所述第二HK/MG环绕在所述第二栅极区中的所述第二鳍结构的上部上方。
2.根据权利要求1所述的方法，其中，形成所述第一鳍结构包括：
在所述衬底上方外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及
蚀刻所述第一半导体材料层和所述第二半导体材料层以在所述衬底中形成所述第一鳍结构和沟槽；
其中，所述第二半导体材料层是所述第一鳍结构的上部，所述第一半导体材料层是所述第一鳍结构的所述中部，并且所述衬底是所述第一鳍结构的底部。
3.根据权利要求1所述的方法，其中，形成所述图案化的OHM层包括：
在所述NFET区和所述PFET区上方沉积OHM层；以及
穿过图案化的光刻胶层蚀刻所述OHM层以从所述第一栅极区去除所述OHM层。
4.根据权利要求2所述的方法，其中，在所述第一栅极区中的所述第一鳍结构的所述中部中形成所述半导体氧化物部件包括：
对暴露的所述第一鳍结构施加热氧化工艺；以及
将所述第一半导体材料层的外层转变为所述半导体氧化物部件。
5.根据权利要求2所述的方法，其中，在所述PFET区中形成所述第二鳍结构包括：
形成所述硬掩模层以覆盖所述NFET区；
对所述第一鳍结构的所述第二半导体材料层开槽；以及
在凹进的第二半导体材料层的顶部上外延生长第三半导体材料层。
6.根据权利要求2所述的方法，其中，所述第一HK/MG环绕在所述第一鳍结构的所述第二半导体材料层上方。
7.根据权利要求5所述的方法，其中，所述第二HK/MG环绕在所述第二鳍结构的第三半导体材料层上方。
8.根据权利要求2所述的方法，其中，形成所述第一S/D部件包括：
对所述第一鳍结构中的所述第二半导体材料层开槽；以及
在凹进的第二半导体材料层的顶部上外延生长所述第一半导体S/D部件。
9.根据权利要求8所述的方法，其中，还包括：
对所述第一半导体S/D部件的下部施加第一掺杂工艺；以及
对所述第一半导体S/D部件的上部施加第二掺杂工艺。
10.根据权利要求5所述的方法，其中，形成所述第二S/D部件包括：
对所述第二鳍结构中的第三半导体材料层开槽；
在凹进的第三半导体材料层的顶部上外延生长第二半导体S/D部件；以及
对所述第二半导体S/D部件施加第三掺杂工艺。
11.根据权利要求1所述的方法，还包括：
在所述PFET区中形成所述第二鳍结构之前，去除所述图案化的OHM；以及
在形成所述第二鳍结构之前，形成所述硬掩模层以覆盖所述NFET区。
12.根据权利要求11所述的方法，还包括：
在形成所述第二鳍结构之后，去除所述硬掩模层；以及
在所述NFET区中的所述第一鳍结构和所述PFET区中的所述第二鳍结构之间形成介电隔离层。
13.根据权利要求1所述的方法，其中，由所述第一HK/MG替换所述伪栅极包括：
选择性地去除所述伪栅极以在所述NFET区中形成第一栅极沟槽；以及
在所述第一栅极沟槽中形成所述第一HK/MG。
14.根据权利要求1所述的方法，其中，由所述第二HK/MG替换所述伪栅极包括：
选择性地去除所述伪栅极以在所述PFET区中形成第二栅极沟槽；以及
在所述第二栅极沟槽中形成所述第二HK/MG。
15.一种制造鳍式场效应晶体管的方法，包括：
提供具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区的衬底；
在所述NFET区和所述PFET区中形成第一鳍结构，其中，每个所述第一鳍结构均包括：
所述衬底，作为所述第一鳍结构的底部；
第一外延生长的硅锗(SiGe)层，作为所述第一鳍结构的中部；以及
硅(Si)层，作为所述第一鳍结构的上部；
在所述NFET区和所述PFET区上方形成图案化的氧化硬掩模(OHM)以暴露所述NFET区的第一栅极区中的所述第一鳍结构；
施加热氧化工艺以将所述SiGe层的外层转变为SiGeO部件；
对所述PFET区中的所述第一鳍结构中的所述Si层的一部分开槽；
在凹进的Si层的顶部上外延生长第二SiGe层以形成第二鳍结构；
在所述NFET中的所述第一栅极区和所述PFET中的第二栅极区中形成多晶硅栅极；
对由所述NFET区中的所述第一栅极区分隔开的第一源极/漏极(S/D)区中的所述Si层开槽；
在所述凹进的Si层的顶部上形成第一源极/漏极(S/D)部件，所述第一S/D部件具有作为所述第一S/D部件的下部的Si:C和作为所述第一S/D部件的上部的Si:P；
对由所述PFET中的所述第二栅极区分隔开的第二S/D区中的所述第二SiGe层开槽；以及
在凹进的SiGe层的顶部上形成SiGeB S/D部件。
16.根据权利要求15所述的方法，还包括：
去除所述多晶硅栅极；
在所述第一栅极区中形成第一高k/金属栅极(HK/MG)，并且所述第一HK/MG环绕在所述第一栅极区中的所述第一鳍结构的所述Si层上方；以及
在所述第二栅极区中形成第二HK/MG，并且所述第二HK/MG环绕在所述第二栅极区中的所述第二鳍结构的所述第二SiGe层上方。
17.根据权利要求15所述的方法，还包括：
在所述PFET区中形成所述第二鳍结构之前，去除所述图案化的OHM；以及
在形成所述第二鳍结构之前，形成硬掩模层以覆盖所述NFET区。
18.根据权利要求17所述的方法，还包括：
在形成所述第二鳍结构之后，去除所述硬掩模层；以及
在所述NFET区中的所述第一鳍结构和所述PFET区中的所述第二鳍结构之间形成介电隔离层。
19.一种鳍式场效应晶体管(FinFET)器件，包括：
衬底，具有n型鳍式场效应晶体管(NFET)区和p型鳍式场效应晶体管(PFET)区；
第一源极/漏极(S/D)区，由所述NFET区中的第一栅极区分隔开；
第二源极/漏极(S/D)区，由所述PFET区中的第二栅极区分隔开；
第一高k/金属栅极(HK/MG)，位于所述第一栅极区中，并且所述第一HK/MG环绕在第一鳍结构的上部上方，所述第一鳍结构包括：
外延的硅(Si)层，作为所述第一鳍结构的上部；
外延生长的硅锗(SiGe)，作为所述第一鳍结构的中部，所述外延生长的SiGe的外层是氧化硅锗(SiGeO)部件；及
所述衬底，作为所述第一鳍结构的底部；
第二HK/MG，位于所述第二栅极区中，并且所述第二HK/MG环绕在第二鳍结构的上部上方，所述第二鳍结构包括：
外延的SiGe层，作为所述第二鳍结构的上部；
外延的Si层，作为所述第二鳍结构的中上部；
外延的SiGe层，作为所述第二鳍结构的中下部；及
所述衬底，作为所述第二鳍结构的底部；
第一S/D部件，位于所述第一鳍结构的顶部上，所述第一S/D部件在所述第一S/D区中具有凹进的Si层，所述第一S/D部件包括：
Si:C层，作为所述第一S/D部件的下部；及
Si:P层，作为所述第一S/D部件的上部；以及
SiGeB S/D部件，位于所述第二鳍结构的顶部上，所述SiGeB S/D部件在所述第二S/D区中具有凹进的SiGe层。
20.根据权利要求19所述的器件，其中：
作为所述第一鳍结构的上部的所述Si层的宽度在4nm至10nm的范围内且厚度在20nm至40nm的范围内；
作为所述第一鳍结构的中部的所述SiGe层的厚度在20nm至90nm的范围内且Ge组分以原子百分比计在30％至80％的范围内；
所述SiGeO部件的厚度在3nm至10nm的范围内；
作为所述第二鳍结构的上部的所述SiGe层的厚度在20nm至40nm的范围内且Ge组分以原子百分比计在45％至100％的范围内的；
所述第一鳍结构中的所述凹进的Si层的剩余厚度在3nm至10nm的范围内；
所述Si:C层的厚度在5nm至15nm的范围内且C组分以原子百分比计在0.5％至1.5％的范围内；
所述Si:P层的厚度在20nm至35nm的范围内；
所述第二鳍结构中的所述凹进的SiGe层的剩余厚度在3nm至10nm的范围内；以及
所述SiGeB层的厚度在20nm至35nm的范围内且Ge组分以原子百分比计在60％至100％的范围内。
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