CN105023844B - FinFET器件的结构和方法 - Google Patents

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Abstract

本发明提供了一种鳍式场效应晶体管(FinFET)器件。该器件包括具有第一区域、第二区域和第三区域的衬底。第一区域包括第一鳍结构、第一高k(HK)/金属栅(MG)叠件以及第一源极/漏极部件，第一HK/MG叠件环绕在第一鳍结构的上部的上方，而第一源极/漏极部件位于凹进的第一鳍结构上方并且由第一HK/MG叠件分隔开。第二区域包括第二鳍结构、位于凹进的第二鳍结构的一部分上方的第一源极/漏极部件。第三区域包括位于第二鳍结构上方的伪栅叠件，并且两个第一区域由第二区域或由第三区域分隔开。本发明还提供了FinFET器件的制造方法。

Description

FinFET器件的结构和方法
相关申请的交叉引用
本申请与2013年1月14日提交的标题为“半导体器件及其制造方法”的美国专利申请第13/740,373号、2013年5月24日提交的标题为“FinFET器件及其制造方法”的美国第13/902,322号、2013年7月3日提交的标题为“半导体器件的鳍结构”的美国第13/934,992号以及2014年1月15日提交的标题为“半导体器件及其形成方法”的美国第14/155,793号相关，其全部内容结合于此作为参考。
技术领域
本发明涉及FinFET器件的结构和方法。
背景技术
半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都具有比前一代IC更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，而为了实现这些进步，需要IC处理和制造中的类似的发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替代平面晶体管。虽然现有的FinFET器件及其制造方法通常已经能够满足它们的预期目的，但是它们并非在所有方面都尽如令人意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种鳍式场效应晶体管(FinFET)器件，包括：衬底，具有第一区域、第二区域和第三区域；其中，所述第一区域包括：第一鳍结构，具有作为所述第一鳍结构的上部的第一半导体材料层、作为所述第一鳍结构的下部的第二半导体材料层，在所述第二半导体材料层的外层处具有半导体氧化物部件；第一高k(HK)/金属栅(MG)叠件，位于所述衬底上方，环绕在所述第一鳍结构的上部的上方；和第一源极/漏极部件，位于凹进的第一鳍结构上方并且由所述第一HK/MG叠件分隔开；其中，所述第二区域包括：第二鳍结构，具有作为所述第二鳍结构的上部的第一半导体材料层、作为所述第二鳍结构的底部的第二半导体材料层；所述第一源极/漏极部件，位于所述第二鳍结构的一部分上方，所述第二鳍结构具有凹进的上部；以及其中，所述第三区域包括：伪栅叠件，位于所述第二鳍结构上方；和两个所述第一区域由所述第二区域或由所述第三区域分隔开。
在上述器件中，还包括：第四区域，位于所述衬底中，所述第四区域包括：第三鳍结构；第二HK/MG叠件，位于所述衬底上方，环绕在所述第三鳍结构的上部的上方；和所述第一源极/漏极部件，由所述第二HK/MG叠件分隔开；第五区域，位于所述衬底中，所述第五区域包括：第四鳍结构；所述第一源极/漏极部件，位于凹进的第四鳍结构上方；第六区域，包括位于所述第四鳍结构上方的所述伪栅叠件；以及两个所述第四区域由所述第五区域或所述第六区域分隔开。
在上述器件中，所述第三鳍结构包括：第三半导体材料层，作为所述第三鳍结构的上部；所述第一半导体材料层，作为所述第三鳍结构的中间部分；以及所述第二半导体材料层，作为所述第三鳍结构的底部。
在上述器件中，所述第四鳍结构包括：第三半导体材料层，作为所述第四鳍结构的上部；所述第一半导体材料层，作为所述第四鳍结构的中间部分；以及所述第二半导体材料层，作为所述第四鳍结构的底部，在所述第二半导体材料层的外层处具有所述半导体氧化物部件。
在上述器件中，所述第二半导体材料包括外延生长的硅锗(SiGe)。
在上述器件中，所述半导体氧化物部件包括氧化硅锗(SiGeO)。
在上述器件中，所述第一半导体材料包括硅(Si)。
在上述器件中，所述第一区域包括多于一个的所述第一HK/MG叠件，所述第二区域邻近每两个、或每三个、或每四个所述第一HK/MG叠件。
在上述器件中，所述第三区域邻近每两个、或每三个、或每四个所述第一HK/MG叠件。
在上述器件中，所述第一S/D部件包括外延生长的半导体材料。
根据本发明的另一方面，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：衬底；第一有源器件区域，位于所述衬底中，包括：第一栅极区域；第一鳍结构，位于所述第一栅极区域中，其中，所述第一鳍结构包括：硅(Si)层，作为所述第一鳍结构的上部；和硅锗(SiGe)层，作为所述第一鳍结构的底部，在所述SiGe层的外层处具有氧化硅锗(SiGeO)部件；以及第一源极/漏极(S/D)区域的第一子集，邻近所述第一栅极区域；凹进的第一鳍结构，位于所述第一S/D区域的第一子集中；所述第一S/D区域的第二子集，邻近所述第一栅极区域；以及第二鳍结构，位于所述第一S/D区域的第二子集中，其中，所述第二鳍结构包括：凹进的Si层，作为所述第二鳍结构的上部；和所述SiGe层，作为所述第二鳍结构的底部；以及第一伪器件区域，位于两个邻近的所述第一有源器件区域之间，其中，所述第一伪器件区域包括：第三鳍结构，具有作为所述第三鳍结构上部的Si层和作为所述第三鳍结构底部的SiGe层。
在上述器件中，还包括：第一高k/金属栅极(HK/MG)叠件，位于所述衬底上方，环绕在所述第一栅极区域中的所述第一鳍结构的上部的上方；第一S/D部件，位于所述第一S/D区域的第一子集中的所述凹进的第一鳍结构的上部的顶部上；第一S/D部件，位于所述第一S/D区域的第二子集中的所述第二鳍结构的上部的顶部上；伪栅叠件，位于所述衬底上方，环绕在所述伪器件区域中的第三鳍结构的上部的上方。
在上述器件中，所述第一有源器件区域包括多于一个的所述第一HK/MG叠件，所述第一S/D区域的第二子集邻近每两个、或每三个、或每四个所述第一HK/MG叠件。
在上述器件中，还包括：第二有源器件区域，位于所述衬底中，其中，所述第二有源器件区域包括：第四鳍结构，位于第二栅极区域中，所述第四鳍结构包括：SiGe层，作为所述第四鳍结构的上部；凹进的Si层，作为所述第四鳍结构的中间部分；以及所述SiGe层，作为所述第四鳍结构的底部，在所述SiGe层的外层处具有所述SiGeO部件；第二S/D区域的第一子集，邻近所述第二栅极区域；凹进的第四鳍结构，位于所述第二S/D区域的第一子集中；第二S/D区域的第二子集，邻近所述第二栅极区域；第五鳍结构，位于所述第二S/D区域的第二子集中，其中，所述第五鳍结构包括：凹进的SiGe层，作为所述第五鳍结构的上部；所述凹进的Si层，作为所述第五鳍结构的中间部分；和所述SiGe层，作为所述第五鳍结构的底部，在所述SiGe层的外层处具有所述SiGeO部件；以及第二伪器件区域，位于两个邻近的第二有源器件区域之间，其中，所述第二伪器件区域包括：第六鳍结构，具有作为所述第六鳍结构的上部的SiGe层、作为所述第六鳍结构的中间部分的凹进的Si层以及作为所述第六鳍结构的底部的SiGe层，在所述SiGe层的外层处具有所述SiGeO部件。
在上述器件中，还包括：第二高k/金属栅极(HK/MG)叠件，位于所述衬底上方，环绕在在所述第二栅极区域中的所述第四鳍结构的上部的上方；第二S/D部件，位于所述第二S/D区域的第一子集中的所述凹进的第四鳍结构的上部的顶部上；第二S/D部件，位于所述第二S/D区域的第二子集的凹进的第五鳍结构的上部的顶部上；以及伪栅叠件，位于所述衬底上方，环绕在所述伪器件区域中的第三鳍结构的上部的上方。
在上述器件中，所述第二有源器件区域包括多于一个的所述第二HK/MG叠件，所述第二S/D区域的第二子集邻近每两个、或每三个、或每四个所述第二HK/MG叠件。
根据本发明的又一方面，还提供了一种方法，包括：提供具有第一区域和第二区域的衬底；在所述衬底上方形成第一鳍结构；形成图案化的氧化硬掩模(OHM)层以暴露所述第二区域中的所述第一鳍；施加热氧化工艺以在暴露的所述第一鳍上方形成半导体氧化物部件；在所述衬底上方形成第二鳍结构；在所述衬底上方形成伪栅叠件，所述伪栅叠件环绕在第一栅极区域中的所述第一鳍结构的上方和第二栅极区域中的所述第二鳍结构的上方；形成邻近于所述伪栅叠件的源极/漏极部件；以及以高k/金属栅叠件替代位于所述第一区域和所述第二区域中的有源器件区域中的所述伪栅叠件，并且保留位于伪器件区域中的所述伪栅叠件，所述伪器件区域将两个邻近的有源区域分隔开。
在上述方法中，形成所述第一鳍结构包括：在所述衬底上方外延生长第一半导体材料层；在所述第一半导体材料层的顶部上外延生长第二半导体材料层；以及蚀刻所述第二半导体材料层和所述第一半导体材料层以在所述衬底中形成第一鳍和沟槽。
在上述方法中，形成所述第二鳍结构包括：使所述第一鳍结构中的第一半导体材料层凹进；以及在凹进的所述第一鳍上外延生长第三半导体材料。
在上述方法中，形成所述源极/漏极部件包括：使所述第一鳍结构中的第一半导体材料层和所述第二鳍结构中的第三半导体材料层凹进；以及在凹进的所述第一鳍结构和凹进的所述第二鳍结构上外延生长第四半导体材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，图中的各个部件未按比例绘制。实际上，为了清楚的讨论，示出的部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图。
图2A是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图2B是处于根据图1的方法构建的制造阶段中的示例性FinFET器件沿着图2A中的线A-A截取得到的截面图。
图3A是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图3B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图3A中的线A-A截取得到的截面图。
图4是根据一些实施例的正在经受各工艺的FinFET器件的示意性透视图。
图5是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图4中的线A-A截取得到的截面图。
图6A是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图4中的线A-A截取得到的截面图。
图6B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图4中的线AA-AA截取得到的截面图。
图7A是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图7B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图4中的线AA-AA截取得到的截面图。
图7C是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图4中的线A-A截取得到的截面图。
图8A至图8B是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图8C是根据图1的方法构建的处于制造阶段中示例性FinFET器件的沿着图8A中的线A-A截取得到的截面图。
图8D是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图8B中的线B-B截取得到的截面图。
图9A是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图8A中的线AB-AB截取得到的截面图。
图9B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图8B中的线BB-BB截取得到的截面图。
图10A是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图10B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图10A中的线A-A截取得到的截面图。
图10C和图10D是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图10A中的线AA-AA截取得到的截面图。
图11A是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图10A中的线A-A截取得到的截面图。
图11B和图11C是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图10A中的线AA-AA截取得到的截面图。
图12A是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图12B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图11A中的线A-A截取得到的截面图。
图12C是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图12A中的线AA-AA截取得到的截面图。
图13A至图13B是根据一些实施例的正在经受各工艺的示例性FinFET器件的示意性透视图。
图14A是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图13A中的线AB-AB截取得到的截面图。
图14B是根据图1的方法构建的处于制造阶段中的示例性FinFET器件沿着图13B中的线BB-BB截取得到的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明针对但不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET为实例来说明本发明的各个实施例。然而，应当理解，除非明确声明，否则本申请不应限于特定类型的器件。
图1是根据一些实施例的用于制造FinFET器件200的方法100的流程图。应当理解，可以在该方法之前、期间和之后实施额外的步骤，并且对于该方法的其他实施例，可替换或省略一些所描述的步骤。参照各个附图共同描述FinFET器件200及其制造方法100。
参照图1以及图2A至图2B，方法100开始于步骤102，提供衬底210。衬底210可以包括块状硅衬底。可选地，衬底210可以包括：元素半导体，诸如，晶体结构的硅或锗；化合物半导体，诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。
在另一实施例中，衬底210具有绝缘体上硅(SOI)结构，其中，衬底中具有绝缘层。示例性绝缘层可以是埋氧层(BOX)。SOI衬底可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造。
在本实施例中，衬底210包括第一半导体材料层212、设置在第一半导体材料层212上方的第二半导体材料层214以及设置在第二半导体材料层214上方的第三半导体材料层216。第二半导体材料层214和第三半导体材料层216彼此不同。第二半导体材料层214具有第一晶格常数，而第三半导体材料层216具有不同于第一晶格常数的第二晶格常数。在本实施例中，第二半导体材料层214包括硅锗(SiGe)，而第一半导体材料层212和第三半导体材料层216均包括硅。在各个实例中，第一、第二和第三半导体材料层212、214和216可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，第二半导体材料层214和第三半导体材料层216通过外延生长(称为毯式沟道外延)来沉积。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
如本领域所知，根据设计要求，衬底210可以包括多个掺杂部件。在一些实施例中，根据设计要求(例如，p型衬底或n型衬底)，衬底210可以包括多个掺杂区域。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂剂。例如，掺杂区域可以掺杂有p型掺杂剂，诸如，硼或BF2；n型掺杂剂，诸如磷或砷；和/或它们的组合。掺杂区域可以被配置为用于n型FinFET(NFET)，或者可选地被配置为用于p型FinFET(PFET)。
参照图1和图3A至图3B，方法100进行至步骤104，在衬底210中形成第一鳍220和沟槽230。第一鳍220具有第一宽度w1。在一个实施例中，在衬底210上方形成图案化的鳍硬掩模(FHM)层222。图案化的FHM层222包括氧化硅、氮化硅、氮氧化硅或任意其他合适的介电材料。图案化的硬掩模层222可以包括单个材料层或多个材料层。图案化的FHM层222可以通过以下步骤形成：通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)或其他任意合适的方法来沉积材料层，通过光刻工艺形成图案化的光刻胶(抗蚀剂)层，以及穿过该图案化的光刻胶层的开口蚀刻材料层以形成图案化的FHM层222。
示例性的光刻工艺可以包括形成光刻胶层、通过光刻曝光工艺来曝光光刻胶、实施曝光后烘烤工艺以及使光刻胶层显影以形成图案化的光刻胶层。可选地，光刻工艺可以由其他技术替代，诸如电子束写入、离子束写入、无掩模图案化或分子印刷。
然后，通过图案化的FHM层222来蚀刻衬底210以在衬底210中形成第一鳍220和沟槽230。在另一实施例中，图案化的光刻胶层直接用作蚀刻工艺的蚀刻掩模(图案化FHM层222)以在衬底210中形成第一鳍220和沟槽230。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。可以以多个蚀刻参数调节相应的蚀刻工艺，诸如，使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、Rf偏置功率、蚀刻剂流速和/或其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物的偏压等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的原理来各向异性地实施干蚀刻。
在本实施例中，控制蚀刻深度，以使得第三半导体材料层216和第二半导体材料层214暴露而第一半导体材料层212部分地暴露于沟槽230中。因此，第一鳍220形成为具有作为上部的第三半导体材料层216、作为中间部分的第二半导体材料层214和作为底部的第一半导体材料层212。
参照图1和图4，方法100进行至步骤106，在衬底210上方形成图案化的氧化硬掩模(OHM)310，包括环绕第一鳍220的一部分。在本实施例中，图案化的OHM 310限定了衬底210中的第一区域312和第二区域314。在第一区域312中，包括第一鳍220的衬底210由图案化的OHM 310覆盖。而在第二区域314中，包括第一鳍220的衬底210未由图案化的OHM310覆盖。图案化的OHM层310可以包括氧化硅、氮化硅、氮氧化硅或其他任意合适的介电材料。图案化的OHM层310可以通过以下步骤形成：通过热氧化、化学CVD、ALD或其他任意合适的方法来沉积材料层，通过光刻工艺形成图案化的光刻胶(抗蚀剂)层，以及穿过图案化的光刻胶层的开口蚀刻材料层以形成图案化OHM层310。
参照图1、图4和图5，方法100进行至步骤108，对FinFET器件200实施热氧化工艺。在一个实施例中，热氧化工艺在有氧环境下进行。在另一实施例中，热氧化工艺在蒸汽环境和有氧环境的组合下进行。在第二区域314中，在热氧化工艺期间，第一、第二和第三半导体材料层212、214和216的至少外层分别转化为第一、第二和第三半导体氧化物部件322、324和326。而在第一区域312中，OHM 310防止包括第一鳍220的衬底210氧化。因此，热氧化工艺称为选择性氧化。
在热氧化工艺之后，第二区域314中的第一鳍220与第一区域312中的第一鳍220具有不同的结构。为了更清楚地描述，第二区域314中的第一鳍220(具有第二半导体氧化物部件324)被称为第二鳍320。因此，第二鳍320具有作为其上部的第三半导体材料层216、作为其中间部分的第二半导体材料层214(具有作为其外层的第二半导体氧化物部件324)和作为其底部的第一半导体材料层。
在本实施例中，控制热氧化工艺，以使得第二半导体材料层214比第一半导体材料层212和第三半导体材料层216都氧化得快得多。换句话说，相较于第二半导体氧化物部件324，第一半导体氧化物部件322和第三半导体氧化物部件326都相当薄。作为实例，在温度介于约400℃至约600℃的范围内并且压力介于约1atm.至约20atm.的范围内的H2O反应气体中对FinFET器件200实施热氧化工艺。在氧化工艺之后，实施清洗工艺以去除第一半导体氧化物部件322和第三半导体氧化物部件326。清洗工艺可以使用稀释的氢氟酸(DHF)来实施。
在本实例中，第二半导体氧化物部件324沿垂直方向延伸，其水平尺寸从第二半导体材料层214的顶面至底面而变化。进一步地，在本实例中，第二半导体氧化物部件324的水平尺寸达到其最大值(称为第二宽度w2)，并且在接近第二半导体氧化物部件324的顶面和底面时减小至近似为零，从而产生橄榄形的截面形状。通过调节热氧化工艺、选择第二半导体材料层214的组成和厚度以及调节氧化温度，获得了第二半导体氧化物部件324的目标第二宽度w2，这会对第一鳍220中的第三半导体材料层216施加充足的应力，其中将限定栅极区域下方的栅极沟道，这将在后面描述。
在一个实施例中，第二半导体材料层214包括硅锗(SiGex1)，而第一半导体材料层212和第三半导体材料层216均包括硅(Si)。下标x1是第一Ge组分的原子百分比，并且下标x1可以调整以满足预定的体积膨胀目标。在一个实施例中，x1在约20％至约80％的范围内选择。SiGex1层214的外层通过热氧化工艺氧化，从而形成氧化硅锗(SiGeOy)部件324，其中，下标y是氧组分的原子百分比。SiGeOy部件324的第二宽度w2实现在第一宽度w1的约10％至约25％的范围内。SiGex1层214的中心部分变为第二Ge组分x2，x2比x1高得多。SiGex2的中心部分的尺寸和形状随工艺条件(诸如热氧化温度和时间)而变化。同样，中心部分中的第二Ge组分x2高于其他部分，诸如，顶部、底部、左侧部分和右侧部分。作为实例，中心部分中的Ge的组分x2比其他部分高约5％至约30％。
参照图1和图6A至图6B，方法100进行至步骤110，在衬底210上方沉积介电层410，包括填充沟槽230。首先，通过蚀刻工艺(诸如，选择性湿蚀刻)去除图案化的OHM层310。介电层410可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合来沉积介电层410。
在一些实施例中，FinFET器件200包括n型FinFET(NFET)器件，NFET器件以参考数字200A标示并且称为NFET器件200A。FinFET器件200也包括p型FinFET器件，p型FinFET器件以参考数字200B标示并且称为PFET器件200B。
参照图1和图7A至图7C，方法100进行至步骤112，用图案化的硬掩模(HM)层415覆盖NFET 200A，在PFET器件200B中形成第三鳍结构440。图案化的HM层415可以包括氮化硅、氮氧化硅、碳化硅或任意其他合适的介电材料。可以与步骤106中形成图案化OHM层310类似的方式形成图案化的HM层415。在本实施例中，图案化的HM层415覆盖NFET器件200A而不覆盖PFET器件200B。
在PFET器件200B中，通过合适的蚀刻工艺(诸如，选择性湿蚀刻、选择性干蚀刻或它们的组合)使第一鳍结构220和第二鳍结构320中的第三半导体材料层216凹进。在本实施例中，控制凹进工艺，以使得剩余的第三半导体材料层216具有第一高度h1。然后，在凹进后的第一鳍结构220上方沉积第四半导体材料层430以形成第三鳍结构440(如图7B所示)，并且在凹进后的第二鳍结构320上方沉积第四半导体材料层430以形成第四鳍结构442(如图7C所示)。第四半导体材料层430可以通过外延生长来沉积。外延工艺可以包括CVD沉积技术、分子束外延和/或其他合适的工艺。第四半导体材料层430可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，第四半导体材料层430与第二半导体材料层214相同，均为SiGe。因此，在第一区域312中，第三鳍结构440形成为具有作为其上部的第四半导体材料层430、作为其中上部分的第三半导体材料层216、作为其中下部分的第二半导体材料层214和作为其底部的第一半导体材料层212。而在第二区域314中，第四鳍结构442形成为具有作为其上部的第四半导体材料层430、作为其中上部分的第三半导体材料层216、作为其中下部分的第二半导体材料层214(具有作为其外层的半导体氧化物部件324)和作为其底部的第一半导体材料层212。
此后，可以实施CMP工艺以去除多余的第四半导体材料层430并且平坦化PFET器件200B的顶面。通过合适的蚀刻工艺(诸如，湿蚀刻、干蚀刻或它们的组合)去除NFET器件200A中的HM层415。
参照图1和图8A至图8D，方法100进行至步骤114，对NFET器件200A和PFET器件200B中的介电层410都进行凹进。首先，通过合适的蚀刻工艺(诸如，选择性湿蚀刻或选择性干蚀刻)将图案化的HM层415从NFET器件200A去除。然后，对NFET器件200A和PFET器件200B中的介电层410凹进，以暴露第一鳍结构220和第二鳍结构320(NFET器件200A中)的上部以及第三鳍结构440和第四鳍结构442(PFET器件200B中)的上部。在本实施例中，控制凹进工艺，以使得剩余的介电层410的顶面高出第二半导体材料层214第一距离d1，以实现工艺集成灵活性。在本实施例中，沟槽230中的剩余的介电层410形成浅沟槽隔离(STI)部件。
在一些实施例中，FinFET器件200包括有源器件区域350和伪器件区域360。在FinFET器件200中，有源器件区域350将具有功能性，而伪器件区域360将不具有功能性。在一个实施例中，有源器件区域350由伪器件区域360分隔开。有源器件区域350可以包括源极/漏极(S/D)区域和栅极区域。进一步地，在该实施例中，S/D区域中的一个为源极区域，而S/D区域中的另一个为漏极区域。S/D区域由栅极区域分隔开。
图9A示出，在NFET器件200A中，有源器件区域350包括位于第二区域314中的第一S/D区域330A和第一栅极区域340A。第二区域314包括第二鳍结构320。有源器件区域350还包括第一区域312中的第二S/D区域330AA。伪器件区域360包括另一第一区域312。第一区域312包括第一鳍220。为了更清楚地描述，位于有源区域350中的第一区域312称为第一区域的第一子集312A，而位于伪区域360中的第一区域312称为第一区域的第二子集312B。
有源器件区域350可以包括一个或多个第一栅极区域340A。两个邻近的第一栅极区域340A可以由第一S/D区域330A或由第二S/D区域330AA分隔开。在一个实施例中，每三个第一栅极区域340A由第二S/D区域330AA分隔开。在另一实施例中，每四个第一栅极区域340A由第二S/D区域330AA分隔开。
在本实施例中，第一区域312(312A和312B)中的第二半导体材料层214称为第一锚(anchor)370。在一个实施例中，第一锚370形成在伪器件区域360和第二S/D区域330AA中。
图9B示出，在PFET器件200B中，有源器件区域350包括第一区域312中的第三S/D区域330B和第二栅极区域340B。第一区域312包括第三鳍结构440。有源器件区域350还包括第二区域314中的第四S/D区域330BB。伪器件区域360包括另一第二区域314。第二区域314包括第四鳍结构442。为了更清楚地描述，包括在有源区域350中的第二区域314称为第二区域的第一子集314A，而位于伪区域360中的第二区域314称为第二区域的第二子集314B。
有源器件区域350可以包括一个或多个第二栅极区域340B。两个邻近的第二栅极区域340B可以由第三S/D区域330B或由第四S/D区域330BB分隔开。在一个实施例中，每三个第二栅极区域340B由第四S/D区域330BB分隔开。在另一实施例中，每四个第二栅极区域340B由第四S/D区域330BB分隔开。
在本实施例中，第二区域314A和314B中的第二半导体材料层214称为第二锚380。在一个实施例中，第二锚380形成在伪器件区域360和第四S/D区域330BB中。第二锚接380也称为氧化物锚，而第一锚370称为非氧化物锚。
针对图10A至图10D、图11A至图11C和图12A至图12C的以下讨论将NFET器件200A的一部分用作实例。本领域技术人员也应该意识到，方法100将类似地应用于PFET器件200B。
参照图1和图10A至图10D，方法100进行至步骤116，在第一栅极区域340A和伪区域360中，形成栅叠件510并且在栅叠件510的侧壁上形成侧壁间隔件520。在一个使用后栅极工艺的实施例中，栅叠件510为伪栅极并且将在随后阶段被最终的栅叠件所替代。具体地，伪栅叠件510随后将在高温热工艺(诸如，源极/漏极形成期间用于S/D活化的热退火)之后被高k(HK)介电层和金属栅(MG)电极所替代。伪栅叠件510形成在衬底210上并且部分地设置在第一栅极区域340A中的第二鳍320的上方和伪器件区域360中的第一鳍220的上方。在一个实施例中，伪栅叠件510包括介电层512、电极层514和栅极硬掩模516。伪栅叠件510通过合适的步骤(包括沉积和图案化)形成。图案化工艺还包括光刻和蚀刻。在多个实例中，沉积包括CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(或抗蚀剂)涂布(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、使光刻胶显影、冲洗、干燥(例如，硬烘)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
介电层512包括氧化硅。可选地或额外地，介电层512可以包括氮化硅、高k介电材料或其他合适的材料。电极层514可以包括多晶体硅(多晶硅)。第三硬掩模516包括合适的介电材料，诸如，氮化硅、氮氧化硅或碳化硅。侧壁间隔件520可以包括介电材料，诸如，氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件520可以包括多个层。侧壁间隔件520的典型形成方法包括在栅叠件510上方沉积介电材料，然后对介电材料进行各向异性回蚀。回蚀工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性以及期望的过蚀刻控制。
再次参照图1和图10A至图10D，方法100进行至步骤118，在第一S/D区域330A和第二S/D区域330AA中形成S/D部件610。可以通过对第一S/D区域330A中的第一鳍结构220的上部的一部分和第二S/D区域330AA中的第二鳍结构320的上部的一部分进行凹进来形成S/D部件610。为了更清楚地描述，凹进的第一鳍结构220称为第五鳍结构530，而凹进的第二鳍结构320称为第六鳍结构540。在本实施例中，控制凹进工艺，以使得剩余的第三半导体材料层216具有第二高度h2。对第三半导体材料层216凹进以形成S/D凹槽并且在源极/漏极凹槽中外延生长第四半导体材料层。第四半导体材料层包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。S/D部件610可以通过一次或多次外延或外延的(epi)工艺形成。可以在外延工艺期间原位掺杂S/D部件610。例如，外延生长SiGe的S/D部件610可以掺杂有硼；而外延生长Si的外延S/D部件610可以掺杂碳以形成Si:C S/D部件，可以掺杂磷以形成Si:P S/D部件，或者可以掺杂碳和磷以形成SiCP S/D部件。在一个实施例中，不原位掺杂S/D部件610，实施注入工艺(即，结注入工艺)来掺杂S/D部件610。
参照图1和图11A至图11C，方法100进行至步骤120，在伪栅叠件510的间隙之间的衬底210上形成层间介电(ILD)层720。ILD层720包括氧化硅、氮氧化硅、低k介电材料或其他合适的介电材料。ILD层720可以包括单个层或可选地包括多个层。ILD层720通过合适的技术形成，诸如，CVD、ALD和旋涂(SOG)。此后，可以实施化学机械抛光(CMP)工艺以去除多余的ILD层720并且平坦化FinFET器件200A的顶面。
参照图1和图12A至图12C，方法100进行至步骤122，去除有源器件区域350中的伪栅叠件510以形成一个或多个栅极沟槽810而保留伪区域360中的伪栅叠件510。栅极沟槽810中的第一鳍220的上部和隔离部件410保留。伪栅叠件510通过蚀刻工艺(诸如，选择性湿蚀刻或选择性干蚀刻)去除，该蚀刻工艺设计成相对于第三半导体材料层216具有足够的蚀刻选择性。该蚀刻工艺可以包括一个或多个蚀刻步骤，每个蚀刻步骤都利用相应的蚀刻剂。栅极硬掩模层516和间隔件520也被去除。可选地，可以通过包括光刻图案化和蚀刻工艺的一系列工艺去除伪栅叠件510。
参照图1和图13A至图13B，方法100进行至步骤124，在衬底210上方形成金属栅(MG)叠件910，包括环绕第二鳍320在栅极沟槽810中的部分上方。金属栅叠件910包括栅极介电层和栅极介电层上的栅电极。在一个实施例中，栅极介电层包括具有高介电常数(在本实施例中，HK介电层的介电常数大于热氧化硅的介电常数)的介电材料层，并且栅电极包括金属、金属合金或金属硅化物。金属栅叠件910的形成包括：沉积以形成各种栅极材料，以及实施CMP工艺以去除多余的栅极材料并且平坦化n型FET器件200A的顶面。
在一个实施例中，栅极介电层包括通过合适的方法(诸如，原子层沉积(ALD)、CVD、热氧化或臭氧氧化)沉积的界面层(IL)。IL包括氧化物、HfSiO和氮氧化物。通过合适的技术(诸如，ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的技术或它们的组合)在IL上沉积HK介电层。HK介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适材料。栅极介电层环绕鳍220在栅极区域340中的上部，其中，在操作FinFET器件200期间将形成栅极沟道。
金属栅(MG)电极可以包括单个层或可选地包括多层结构，诸如具有增强器件性能的功函数的金属层(功函金属层)、衬垫层、润湿层、粘合层以及金属、金属合金或金属硅化物的导电层的各种组合。MG电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、任意合适的材料或它们的组合。MG电极可以通过ALD、PVD、CVD或其他合适的工艺形成。可以分别形成具有不同金属层的MG电极以用于N-FET和P-FET。可以实施CMP工艺以去除多余的MG电极。
参照图14A，在NFET器件200A中，有源器件区域350包括由第一栅极区域340A分隔开的第一S/D区域330A。第一栅极区域340A包括环绕在第二鳍320的上部的上方。因此，在第二鳍320中形成第二半导体氧化物部件324期间，将适当的应变引入第一栅极区域340A，而这会增大第一栅极区域340A中的沟道区中的迁移率。在本实施例中，有源器件区域350也包括配备有非氧化物锚370的第二S/D区域330AA。第二S/D区域330AA以周期性的方式(诸如，每两个第一栅极区域340A或每三个第一栅极区域340A)邻近第一栅极区域340A定位。有源器件区域350由也配备有非氧化物锚370的伪区域360分隔开。非氧化物锚370将增大引入第一栅极区域340A的应变和沟道区中的迁移率。
参照图14B，在p型FET器件200B中，有源器件区域350包括由第二栅极区域340B分隔开的第三S/D区域330B。在本实施例中，有源器件区域350也包括配备有氧化物锚380的第四S/D区域330BB。第四S/D区域330BB以周期性的方式(诸如，每两个第二栅极区域340B或每三个第二栅极区域340B)邻近第二栅极区域340B定位。有源器件区域350由也配备有氧化物锚380的伪区域360分隔开。因此，在氧化物锚380中形成第二半导体氧化物部件324期间，将适当的应变引入第二栅极区域340B，而这会增大第二栅极区域340B中的沟道区中的迁移率。
FinFET器件200可以经历进一步的CMOS或MOS技术加工以形成本领域已知的各种部件和区域。例如，随后的加工可以在衬底210上形成各种接触件/通孔/线以及多层互连部件(例如，金属层和层间介电质)，接触件/通孔/线以及多层互连部件配置为连接各种部件以形成包括一个或多个FinFET场效应晶体管的功能电路。进一步地，在该实例中，多层互连件包括垂直互连件(诸如，通孔或接触件)以及水平互连件(诸如，金属线)。各个互连部件可以采用各种导电材料(包括铜、钨和/或硅化物)。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
可以在方法100之前、期间或之后实施额外的操作，并且对于该方法的其他实施例，可以替代或省略一些上述的操作。
基于上文，本发明使用体积膨胀的技术提供了具有一种具有应变栅极沟道的FinFET器件，并且氧化物锚或非氧化物锚结构将有效应变引入栅极区域以改进器件性能。
因此，本发明提供了鳍式场效应晶体管(FinFET)器件的一个实施例。该器件包括具有第一区域、第二区域和第三区域的衬底。第一区域包括第一鳍结构，第一鳍结构具有作为其上部的第一半导体材料层、作为其下部的第二半导体材料层，在第二半导体材料层的外层处具有半导体氧化物部件。第一区域还包括衬底上方的第一高k(HK)/金属栅(MG)叠件，包括环绕在第一鳍结构的上部的上方；以及位于凹进的第一鳍结构上方的由第一HK/MG叠件分隔开的第一源极/漏极部件。第二区域包括第二鳍结构，第二鳍结构具有作为其上部的第一半导体材料层、作为其底部的第二半导体材料层。第二区域还包括位于第二鳍结构的一部分上方的第一源极/漏极部件，第二鳍结构具有凹进的上部。第三区域包括位于第二鳍结构上方的伪栅叠件，并且两个第一区域由第二区域或由第三区域分隔开。
本发明也提供了鳍式场效应晶体管(FinFET)器件的另一实施例。该器件包括衬底和衬底中的第一有源器件区域。第一有源器件区域包括具有第一鳍结构的第一栅极区域。第一鳍结构包括作为其上部的硅(Si)层和作为其底部的硅锗(SiGe)层，在SiGe层的外层处具有氧化硅锗(SiGeO)部件。有源器件区域也包括邻近第一栅极区域的第一源极/漏极(S/D)区域的第一子集、位于第一S/D区域的第一子集中的凹进的第一鳍结构、邻近第一栅极区域的第一S/D区域的第二子集、位于第一S/D区域的第二子集中的第二鳍结构。第二鳍结构包括作为其上部的凹进的Si层和作为其底部的SiGe层。该器件还包括位于两个邻近的第一有源器件区域之间的第一伪器件区域。第一伪器件区域包括第三鳍结构，第三鳍结构具有作为其上部的Si层和作为其底部的SiGe层。
本发明还包括制造鳍式场效应晶体管(FinFET)器件的方法的实施例。该方法包括：提供具有第一区域和第二区域的衬底，在衬底上方形成第一鳍结构；形成图案化的氧化硬掩模(OHM)层以暴露第二区域中的第一鳍；施加热氧化工艺以在暴露的第一鳍上方形成半导体氧化物部件；在衬底上方形成第二鳍结构；在衬底上方形成伪栅叠件，包括环绕在第一栅极区域中的第一鳍结构的上方和第二栅极区域中的第二鳍结构的上方。该方法还包括形成邻近于伪栅叠件的源极/漏极部件，以及以高k/金属栅叠件替代位于第一区域和第二区域中的有源器件区域中的伪栅叠件而保留位于伪器件区域中的伪栅叠件，伪器件区域将两个邻近的有源区域分隔开。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种鳍式场效应晶体管(FinFET)器件，包括：
衬底，具有第一区域、第二区域和第三区域；
其中，所述第一区域包括：
第一鳍结构，具有作为所述第一鳍结构的上部的第一半导体材料层、作为所述第一鳍结构的下部的第二半导体材料层，在所述第二半导体材料层的外层处具有半导体氧化物部件；
第一高k(HK)/金属栅(MG)叠件，位于所述衬底上方，环绕在所述第一鳍结构的上部的上方；和
第一源极/漏极部件，位于凹进的所述第一鳍结构上方并且由所述第一高k/金属栅叠件分隔开；
其中，所述第二区域包括：
第二鳍结构，具有作为所述第二鳍结构的上部的所述第一半导体材料层、作为所述第二鳍结构的底部的所述第二半导体材料层；
第二源极/漏极部件，位于凹进的所述第二鳍结构上方；以及
其中，所述第三区域包括：
伪栅叠件，位于所述第二鳍结构上方；和
两个所述第一区域由所述第二区域或由所述第三区域分隔开。
2.根据权利要求1所述的器件，还包括：
第四区域，位于所述衬底中，所述第四区域包括：
第三鳍结构；
第二高k(HK)/金属栅叠件，位于所述衬底上方，环绕在所述第三鳍结构的上部的上方；和
第三源极/漏极部件，由所述第二高k/金属栅叠件分隔开；
第五区域，位于所述衬底中，所述第五区域包括：
第四鳍结构；
第四源极/漏极部件，位于凹进的所述第四鳍结构上方；
第六区域，包括位于所述第四鳍结构上方的所述伪栅叠件；以及
两个所述第四区域由所述第五区域或所述第六区域分隔开。
3.根据权利要求2所述的器件，其中，所述第三鳍结构包括：
第三半导体材料层，作为所述第三鳍结构的上部；
所述第一半导体材料层，作为所述第三鳍结构的中间部分；以及
所述第二半导体材料层，作为所述第三鳍结构的底部。
4.根据权利要求2所述的器件，其中，所述第四鳍结构包括：
第三半导体材料层，作为所述第四鳍结构的上部；
所述第一半导体材料层，作为所述第四鳍结构的中间部分；以及
所述第二半导体材料层，作为所述第四鳍结构的底部，在所述第二半导体材料层的外层处具有所述半导体氧化物部件。
5.根据权利要求1所述的器件，其中，所述第二半导体材料层包括外延生长的硅锗(SiGe)。
6.根据权利要求5所述的器件，其中，所述半导体氧化物部件包括氧化硅锗(SiGeO)。
7.根据权利要求1所述的器件，其中，所述第一半导体材料层包括硅(Si)。
8.根据权利要求1所述的器件，其中，所述第一区域包括多于一个的所述第一高k/金属栅叠件，所述第二区域邻近每两个、或每三个、或每四个所述第一高k/金属栅叠件。
9.根据权利要求1所述的器件，其中，所述第三区域邻近每两个、或每三个、或每四个所述第一高k/金属栅叠件。
10.根据权利要求1所述的器件，其中，所述第一源极/漏极部件至所述第二源极/漏极部件均包括外延生长的半导体材料。
11.一种鳍式场效应晶体管(FinFET)器件，包括：
衬底；
第一有源器件区域，位于所述衬底中，包括：
第一栅极区域；
第一鳍结构，位于所述第一栅极区域中，其中，所述第一鳍结构包括：
硅(Si)层，作为所述第一鳍结构的上部；和
第一硅锗(SiGe)层，作为所述第一鳍结构的底部，在所述第一硅锗层的外层处具有氧化硅锗(SiGeO)部件；以及
第一源极/漏极(S/D)区域的第一子集，邻近所述第一栅极区域；
凹进的所述第一鳍结构，位于所述第一源极/漏极区域的第一子集中；
所述第一源极/漏极区域的第二子集，邻近所述第一栅极区域；以及
第二鳍结构，位于所述第一源极/漏极区域的第二子集中，其中，所述第二鳍结构包括：
第一凹进的硅层，通过使所述硅层凹进形成并且作为所述第二鳍结构的上部；和
所述第一硅锗层，作为所述第二鳍结构的底部；以及
第一伪器件区域，位于两个邻近的所述第一有源器件区域之间，其中，所述第一伪器件区域包括：
第三鳍结构，具有作为所述第三鳍结构上部的所述硅层和作为所述第三鳍结构底部的所述第一硅锗层。
12.根据权利要求11所述的器件，还包括：
第一高k/金属栅(HK/MG)叠件，位于所述衬底上方，环绕在所述第一栅极区域中的所述第一鳍结构的上部的上方；
第一源极/漏极部件，位于所述第一源极/漏极区域的第一子集中的所述凹进的所述第一鳍结构的上部的顶部上；
第二源极/漏极部件，位于所述第一源极/漏极区域的第二子集中的所述第二鳍结构的上部的顶部上；
第一伪栅叠件，位于所述衬底上方，环绕在所述第一伪器件区域中的所述第三鳍结构的上部的上方。
13.根据权利要求12所述的器件，其中，所述第一有源器件区域包括多于一个的所述第一高k/金属栅叠件，所述第一源极/漏极区域的第二子集邻近每两个、或每三个、或每四个所述第一高k/金属栅叠件。
14.根据权利要求11所述的器件，还包括：
第二有源器件区域，位于所述衬底中，其中，所述第二有源器件区域包括：
第四鳍结构，位于第二栅极区域中，所述第四鳍结构包括：
第二硅锗层，作为所述第四鳍结构的上部；
第二凹进的硅层，通过使所述硅层凹进形成并且作为所述第四鳍结构的中间部分；以及
所述第一硅锗层，作为所述第四鳍结构的底部；
第二源极/漏极区域的第一子集，邻近所述第二栅极区域；
凹进的所述第四鳍结构，位于所述第二源极/漏极区域的第一子集中；
第二源极/漏极区域的第二子集，邻近所述第二栅极区域；
第五鳍结构，位于所述第二源极/漏极区域的第二子集中，其中，所述第五鳍结构包括：
凹进的所述第二硅锗层，作为所述第五鳍结构的上部；
所述第二凹进的硅层，作为所述第五鳍结构的中间部分；和
所述第一硅锗层，作为所述第五鳍结构的底部，在所述第一硅锗层的外层处具有所述氧化硅锗部件；以及
第二伪器件区域，位于两个邻近的第二有源器件区域之间，其中，所述第二伪器件区域包括：
第六鳍结构，具有作为所述第六鳍结构的上部的所述第二硅锗层、作为所述第六鳍结构的中间部分的所述第二凹进的硅层以及作为所述第六鳍结构的底部的所述第一硅锗层，在所述第一硅锗层的外层处具有所述氧化硅锗部件。
15.根据权利要求14所述的器件，还包括：
第二高k/金属栅(HK/MG)叠件，位于所述衬底上方，环绕在所述第二栅极区域中的所述第四鳍结构的上部的上方；
第三源极/漏极部件，位于所述第二源极/漏极区域的第一子集中的所述凹进的所述第四鳍结构的上部的顶部上；
第四源极/漏极部件，位于所述第二源极/漏极区域的第二子集的凹进的所述第五鳍结构的上部的顶部上；以及
第二伪栅叠件，位于所述衬底上方，环绕在所述第二伪器件区域中的所述第六鳍结构的上部的上方。
16.根据权利要求15所述的器件，其中，所述第二有源器件区域包括多于一个的所述第二高k/金属栅叠件，所述第二源极/漏极区域的第二子集邻近每两个、或每三个、或每四个所述第二高k/金属栅叠件。
17.一种形成半导体器件的方法，包括：
提供具有第一区域和第二区域的衬底；
在所述衬底上方外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长与所述第一半导体材料层不同的第二半导体材料层；以及
蚀刻所述第二半导体材料层和所述第一半导体材料层以在所述衬底上方形成第一鳍结构和沟槽；
形成图案化的氧化硬掩模(OHM)层以暴露所述第二区域中的所述第一鳍结构；
施加热氧化工艺以在暴露的所述第一鳍结构的所述第一半导体材料层的外层处形成半导体氧化物部件；
使所述第一鳍结构中的所述第二半导体材料层凹进；以及
在凹进的所述第一鳍结构上外延生长第三半导体材料层以形成第二鳍结构；
在所述衬底上方形成伪栅叠件，所述伪栅叠件环绕在第一栅极区域中的所述第一鳍结构的上方和第二栅极区域中的所述第二鳍结构的上方；
形成邻近于所述伪栅叠件的源极/漏极部件；以及
以高k/金属栅叠件替代位于所述第一区域和所述第二区域中的有源器件区域中的所述伪栅叠件，并且保留位于伪器件区域中的所述伪栅叠件，所述伪器件区域将两个邻近的有源器件区域分隔开。
18.根据权利要求17所述的方法，其中，形成所述源极/漏极部件包括：
使所述第一鳍结构中的所述第二半导体材料层和所述第二鳍结构中的所述第三半导体材料层凹进；以及
在凹进的所述第一鳍结构和凹进的所述第二鳍结构上外延生长第四半导体材料层。
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