CN105023923B - Sram finfet器件的结构和方法 - Google Patents

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Abstract

本发明提供了SRAM FINFET器件的结构和方法。本发明提供了一种鳍式场效应晶体管(FinFET)器件的实施例。该器件包括具有n型FinFET(NFET)区域和p型FinFET(PFET)区域的衬底。该器件也包括在NFET区域中位于衬底上方的第一和第二鳍结构以及在PFET区域中位于衬底上方的第三鳍结构。该器件也包括位于NFET区域中的第一高k(HK)/金属栅极(MG)叠层，包括包裹部分第一鳍结构的上方；第一源极/漏极(S/D)部件的第一子集，邻近第一HK/MG叠层，位于凹进的第一鳍结构上方；以及S/D部件的第二子集，部分地位于凹进的第二鳍结构上方并部分地位于凹进的第一鳍结构上方。

Description

SRAM FINFET器件的结构和方法
相关申请的交叉参考
本申请涉及以下专利申请：于2013年1月14日提交的标题为“SemiconductorDevice and Fabricating the Same”的、序列号为13/740,373的美国专利申请；于2013年5月24日提交的标题为“FinFET Device and Method of Fabricating Same”的、序列号为13/902,322的美国专利申请；于2013年7月3日提交的标题为“Fin Structure ofSemiconductor Device”、序列号为13/934,992的美国专利申请；于2014年1月15日提交的标题为“Semiconductor Device and Formation Thereof”的、序列号为14/155,793的美国专利申请；于2014年4月16日提交的标题为“A Method and Structure for FinFETDevice”的、序列号为14/254,072的美国专利申请；以及于2014年4月16日提交的标题为“FinFET Device With High-K Metal Gate Stack”、序列号为14/254,035的美国专利申请，其全部公开内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业已经经历了指数式增长。IC材料和设计中过程的技术进步已经产生了多代IC，每一代IC都具有比前一代IC更小更复杂的电路。在IC发展的过程中，功能密度(即，单位芯片面积上的互连器件的数量)普遍增加，而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率以及降低相关成本来提供益处。
这种按比例缩小也增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造过程中的类似的发展。例如，已引入三维晶体管(诸如静态随机存取存储器(SRAM)鳍式场效应晶体管(FinFET))来代替平面晶体管。虽然现有的FinFET器件和制造SRAM FinFET器件的方法通常能够满足它们的预期目的，但是它们不是在所有方面都完全符合要求。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种鳍式场效应晶体管(FinFET)器件，包括：衬底，具有n型FinFET(NFET)区域和p型FinFET(PFET)区域；第一鳍结构，在所述NFET区域中位于所述衬底上方；第二鳍结构，在所述NFET区域中位于所述衬底上方；第三鳍结构，在所述PFET区域中位于所述衬底上方；第一高k(HK)/金属栅(MG)叠层，在所述NFET区域中位于所述衬底上方，包括包裹部分所述第一鳍结构的上方；源极/漏极(S/D)部件的第一子集，邻近所述第一HK/MG叠层，位于凹进的第一鳍结构上方；S/D部件的第二子集，部分地位于凹进的第二鳍结构上方以及部分地位于所述凹进的第一鳍结构上方，围绕所述凹进的第二鳍结构并邻近另一第一HK/MG叠层；第二HK/MG叠层，在所述PFET区域中位于所述衬底上方，包括包裹部分所述第三鳍结构的上方；以及第二S/D部件，邻近所述第二HK/MG叠层，在所述PFET区域中位于凹进的第三鳍结构上方。
在该器件中，所述第一鳍结构包括：第一半导体材料层，作为所述第一鳍结构的上部；以及第二半导体材料层，作为所述第一鳍结构的下部，在所述第二半导体材料层的外层具有半导体氧化物部件。
在该器件中，所述第二鳍结构包括：第一半导体材料层，作为所述第二鳍结构的上部；以及第二半导体材料层，作为所述第二鳍结构的下部。
在该器件中，所述第三鳍结构包括：第三半导体材料层，作为所述第三鳍结构的上部；第一半导体材料层，作为所述第三鳍结构的中间部分；以及第二半导体材料层，作为所述第三鳍结构的底部。
在该器件中，由所述第一鳍结构的半导体氧化物部件环绕形成在所述第二鳍结构上方的第一S/D部件的第二子集。
在该器件中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的大约10％至大约25％。
在该器件中，所述S/D部件的第二子集定位为邻近每两个第一HK/MG叠层或每三个第一HK/MG叠层或每四个第一HK/MG叠层。
在该器件中，所述第一半导体材料层包括外延硅(Si)；所述第二半导体材料层包括外延硅锗(SiGe)；所述半导体氧化物部件包括氧化硅锗(SiGeO)；以及所述第三半导体材料层包括外延硅。
在该器件中，第一S/D部件和第二S/D部件包括外延生长半导体材料。
根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)鳍式场效应晶体管(FinFET)器件，包括：衬底，具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域；第一鳍结构，在所述NFET区域中位于所述衬底上方，所述第一鳍结构包括：外延硅(Si)层，作为所述第一鳍结构的上部；以及外延硅锗(SiGe)，作为所述第一鳍结构的下部，所述外延硅锗的外层具有氧化硅锗(SiGeO)部件；第二鳍结构，在所述NFET区域中位于所述衬底上方，所述第二鳍结构包括：外延硅(Si)层，作为所述第二鳍结构的上部；以及外延硅锗(SiGe)，作为所述第二鳍结构的下部；第三鳍结构，在所述PFET区域中位于所述衬底上方，所述第三鳍结构包括：外延SiGe层，作为所述第三鳍结构的上部；外延Si，作为所述第三鳍结构的中间部分；以及另一外延SiGe层，作为所述第三鳍结构的底部；第一源极/漏极(S/D)区域的第一子集，位于所述第一鳍结构的一部分中；第一S/D区域的第二子集，位于所述第二鳍结构的一部分中，所述第二鳍结构被所述第一鳍结构所环绕；以及第二S/D区域，位于所述第三鳍结构的一部分中。
该器件还包括：第一栅极区域，位于所述第一鳍结构的一部分中，由所述S/D区域的第一子集或所述S/D区域的第二子集分隔开；以及第一高k/金属栅叠层，位于所述第一栅极区域中，包括包裹所述第一鳍结构的上部的一部分。
在该器件中，所述S/D部件的第二子集定位为邻近每两个第一HK/MG叠层。
在该器件中，所述S/D部件的第二子集定位为邻近每三个第一HK/MG叠层。
在该器件中，所述S/D部件的第二子集定位为邻近每四个第一HK/MG叠层。
在该器件中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的大约10％至大约25％。
该器件还包括：第二栅极区域，位于所述第三鳍结构的一部分中，由所述第二S/D区域分隔开；以及第二高k/金属栅叠层，位于所述第二栅极区域中，包括包裹所述第三鳍结构的上部的一部分。
在该器件中，所述第一S/D部件和所述第二S/D部件包括外延生长半导体材料。
根据本发明的又一方面，提供了一种方法，包括：提供衬底，所述衬底具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域；在所述NFET区域和所述PFET区域中形成第一鳍结构，所述第一鳍结构包括：第一外延半导体材料层，作为所述第一鳍结构的上部；第二外延半导体材料层，作为所述第一鳍结构的中间部分；以及第三半导体材料层，作为所述第一鳍结构的底部；在所述NFET区域和所述PFET区域上方形成图案化的氧化硬掩模(OHM)，以暴露位于所述NFET区域的第一栅极区域中的所述第一鳍结构；应用退火以在所述第一鳍结构中的所述第二半导体材料层的外层形成半导体氧化物部件，以形成第二鳍结构；在所述第一鳍结构与所述第二鳍结构之间沉积介电层；在利用硬掩模层覆盖所述NFET器件同时，在所述PFET器件中形成第三鳍结构；使所述PFET区域和所述NFET区域中的所述介电层凹进；在所述NFET区域的第一栅极区域中以及所述PFET区域的所述第二鳍结构内的第二栅极区域中形成伪栅极；在所述NFET区域的第一鳍结构和所述第二鳍结构的第一S/D区域中形成第一源极/漏极(S/D)部件；以及在所述PFET区域的所述第三鳍结构的第二S/D区域中形成第二S/D部件。
该方法还包括：在所述NFET区域中通过第一高k/金属栅极(HK/MG)取代所述伪栅极，包括包裹所述第一栅极区域中的所述第一鳍结构的上部；以及在所述PFET区域中通过第二HK/MG取代所述伪栅极，包括包裹第二栅极区域中的所述第二鳍结构的上部。
在该方法中，形成所述第三鳍结构包括：使所述第一鳍结构的上部凹进；以及在凹进的所述第一鳍结构上方外延生长半导体层。
附图说明
当结合附图阅读下面的详细说明书时，能够最好地理解本发明的各个方面。应该注意的是，根据行业中的标准实践，附图中的各个部件未按比例绘制。实际上，为了论述的清楚，可以任意增大或减小所示出的部件的尺寸。
图1是根据一些实施例用于制造SRAM FinFET器件的示例性方法的流程图；
图2A是根据一些实施例的正在加工的示例性SRAM FinFET器件的图解立体图；
图2B是沿着图2A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性FinFET器件的截面图；
图3A是根据一些实施例的正在加工的示例性SRAM FinFET器件的图解立体图；
图3B是沿着图3A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图4A和图4B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图5是沿着图4A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图6A是沿着图4A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图6B是沿着图4B中的线B-B所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图7A和图7B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图8A和图8B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图8C是沿着图8A中的线A-A所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图8D是沿着图8B中的线B-B所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图9A是沿着图8A中的线AB-AB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图9B是沿着图8B中的线BB-BB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；
图10A和图10B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图11A和图11B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图12A和图12B是根据一些实施例的正在加工的SRAM FinFET器件的图解立体图；
图13A是沿着图12A中的线AB-AB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图；以及
图13B是沿着图12B中的线BB-BB所截取的根据图1的方法构造的处于各个制造阶段的示例性SRAM FinFET器件的截面图。
具体实施方式
为了实现本发明的不同特征，以下公开内容提供了多个不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而并不旨在进行限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括第一部件和第二部件之间可以形成额外部件，使得第一部件和第二部件可以不直接接触的实施例。另外，在各个实例中，本发明可以重复参考标号和/或字母。这种重复的目的在于简化和清楚，其本身并不表示所论述的各个实施例和/或配置之间的关系。
本发明涉及但不限于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET实例来说明本发明的各个实施例。然而，应当理解，除非明确声明，否则本申请不应限于特定类型的器件。
图1是根据一些实施例的用于制造SRAM FinFET器件200的方法100的流程图。应当理解，可以在该方法之前、期间和之后实施额外的步骤，对于该方法的其他实施例，所描述的一些步骤可被替换或省略。参照各个附图共同描述SRAM FinFET器件200及其制造方法100。
参照图1以及图2A和图2B，方法100开始于步骤102，其中，提供衬底210。衬底210可以包括块状硅衬底。可选地，衬底210可以包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。
在另一实施例中，衬底210包括绝缘体上硅(SOI)结构和衬底中的绝缘层。示例性绝缘层可以是埋氧层(BOX)。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适方法来制造SOI衬底。
在本实施例中，衬底210包括第一半导体材料层212、设置在第一半导体材料层212上方的第二半导体材料层214以及设置在第二半导体材料层214上方的第三半导体材料层216。第二半导体材料层214和第三半导体材料层216彼此不同。第二半导体材料层214具有第一晶格常数，而第三半导体材料层216具有不同于第一晶格常数的第二晶格常数。在本实施例中，第二半导体材料层214包括硅锗(SiGe)，而第一半导体材料层212和第三半导体材料层216二者均包括硅。在各个实例中，第一、第二和第三半导体材料层212、214和216可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适的材料。在本实施例中，第二半导体材料层214和第三半导体材料层216通过外延生长沉积，称为毯状沟道外延层(blanket channel epi)。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
根据本领域公知的设计要求，衬底210可以包括多个掺杂部件。在一些实施例中，根据设计要求(例如，p型衬底或n型衬底)，衬底210可以包括多个掺杂区域。在一些实施例中，掺杂区域可以掺杂有p型或n型掺杂物。例如，掺杂区域可以掺杂有p型掺杂物，诸如硼或BF2；n型掺杂物，诸如磷或砷，和/或它们的组合。掺杂区域可以配置为n型FinFET(NFET)，或者可选地配置为p型FinFET(PFET)。
参照图1、图3A和图3B，方法100进行至步骤104，其中，在衬底210中形成第一鳍结构220和沟槽230。第一鳍结构220的第一宽度w1介于大约4nm至大约10nm的范围内。在一个实施例中，在衬底210上方形成图案化的鳍式硬掩模(FHM)层222。图案化的FHM层222包括氧化硅、氮化硅、氮氧化硅或任意其他合适的介电材料。图案化的硬掩模层222可以包括单个材料层或多个材料层。图案化的FHM层222可以通过以下步骤形成：通过热氧化、化学汽相沉积(CVD)、原子层沉积(ALD)或任意其他合适方法沉积材料层；通过光刻工艺形成图案化的光刻胶(抗蚀剂)层；以及通过该图案化的光刻胶层的开口蚀刻材料层以形成图案化的FHM层222。
示例性光刻工艺可以包括形成光刻胶层、通过光刻曝光工艺曝光抗蚀剂、执行曝光后烘烤工艺以及显影该光刻胶层以形成图案化的光刻胶层。可选地，光刻工艺可以由其他技术取代，诸如电子束刻写、离子束刻写、无掩模图案化或分子印刷。
然后，通过图案化的FHM层222蚀刻衬底210以在衬底210中形成第一鳍结构220和沟槽230。在另一实施例中，图案化的光刻胶层直接用作蚀刻工艺的蚀刻掩模(图案化的FHM层222)以在衬底210中形成第一鳍结构220和沟槽230。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液，或其他合适的溶液。可以通过各个蚀刻参数调整相应的蚀刻工艺，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、Rf偏置功率、蚀刻剂流速和/或其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏压等离子体蚀刻工艺。其他干蚀刻气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机械装置各向异性地实施干蚀刻。
在本实施例中，控制蚀刻深度，使得暴露第三半导体材料层216和第二半导体材料层214但是第一半导体材料层212部分暴露于沟槽230中。因此，第一鳍结构220形成为具有作为上部的第三半导体材料层216、作为中间部分的第二半导体材料层214和作为底部的第一半导体材料层212。
在一些实施例中，SRAM FinFET器件200包括n型FinFET(NFET)器件，以参考标号200A表示并被称为SRAM FinFET器件200A。SRAM FinFET器件200也包括PFET器件，以参考标号200B表示并被称为SRAM FinFET器件200B。
参照图1、图4A和图4B，方法100进行至步骤106，其中，在衬底210上方形成图案化的氧化硬掩模(OHM)310，包括包裹部分第一鳍结构220。在本实施例中，在NFET 200A中，图案化的OHM 310覆盖衬底210中的第一区域312而暴露第二区域314。在PFET 200B中，图案化的OHM 310包裹整个第一鳍结构220。图案化的OHM层310可以包括氧化硅、氮化硅、氮氧化硅或任意其他合适的介电材料。图案化的OHM层310可以通过以下步骤形成：通过热氧化、化学CVD、ALD或任意其他合适方法沉积材料层；通过光刻工艺形成图案化的光刻胶(抗蚀剂)层；以及通过该图案化的光刻胶层的开口蚀刻材料层以形成图案化的OHM层310。
也参照图1、图4A和图5，方法100进行至步骤108，其中，对SRAM FinFET器件200执行热氧化工艺。在一个实施例中，在氧环境下进行热氧化工艺。在另一实施例中，在蒸汽环境和氧环境的组合下进行热氧化工艺。在NFET 200A的第二区域314中，在热氧化工艺期间，第一、第二和第三半导体材料层212、214和216的至少外层分别转化为第一、第二和第三半导体氧化物部件322、324和326。然而在NFET 200A的第一区域312以及整个PFET 200B中，图案化的OHM 310防止第一鳍结构220被氧化。因此，热氧化工艺被称为选择性氧化。
在热氧化工艺之后，第二区域314中的第一鳍结构220不同于第一区域312中的第一鳍结构220。为了更清楚地描述，第二区域314中的第一鳍结构220(具有第二半导体氧化物部件324)被称为第二鳍结构320。因此，第二鳍结构320具有作为其上部的第三半导体材料层216、作为其中间部分的第二半导体材料层214(具有作为第二半导体材料层214的外层的第二半导体氧化物部件324)和作为其底部的第一半导体材料层。
在本实施例中，控制热氧化工艺，使得第二半导体材料层214比第一半导体材料层212和第三半导体材料层216氧化得快得多。换句话说，相较于第二半导体氧化物部件324，第一和第三半导体氧化物部件322和326相当薄。作为实例，在温度介于大约400℃至大约600℃的范围内且压力介于大约1atm至大约20atm的范围内的条件下，在H2O反应气体中对SRAM FinFET器件200执行热氧化工艺。在氧化工艺之后，执行清洁工艺以去除第一和第三半导体氧化物部件322和326。可以使用稀释的氢氟酸(DHF)来执行清洁工艺。
在本实例中，第二半导体氧化物部件324沿垂直方向延伸，其水平尺寸从第二半导体材料层214的顶面至底面是变化的。在又一实例中，第二半导体氧化物部件324的水平尺寸在中间部分达到其最大值，称为第一宽度w1，并在接近第二半导体氧化物部件324的顶面和底面时减小至近似为零，从而产生橄榄形截面形状。通过调整热氧化工艺、选择第二半导体材料层214的组成和厚度以及调节氧化温度，获得了第二半导体氧化物部件324的目标第二宽度w2，这会对第一鳍结构220中的第三半导体材料层216施加足够的应力，其中，栅极沟道将限定在稍后描述的栅极区域下方。
在一个实施例中，第二半导体材料层214包括硅锗(SiGex1)，而第一和第三半导体材料层212和216均包括硅(Si)。下标x1是原子百分比中的第一Ge组成，并且下标x1可以调整为满足预定体积膨胀目标。在一个实施例中，在大约20％至大约85％的范围内选择x1。通过热氧化工艺来氧化SiGex1层214的外层，从而形成硅锗氧化物(SiGeO)部件324。SiGeO部件324的第二宽度w2在大约3nm至10nm的范围内。SiGex1层214的中央部分变为第二Ge组成x2，x2比x1大得多。SiGex2的中央部分的尺寸和形状随工艺条件(诸如热氧化温度和时间)而变化。此外，中央部分的第二Ge组成x2高于其他部分，诸如顶部、底部、左侧部分和右侧部分。
参照图1、图6A和图6B，方法100进行至步骤110，其中，在衬底210上方沉积介电层410，包括填充NFET 200A和PFET 200B二者中的沟槽230。首先，通过蚀刻工艺(诸如选择性湿蚀刻)去除图案化的OHM层310。介电层410可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合来沉积介电层410。
参照图1、图7A和图7B，方法100进行至步骤112，其中，利用图案化的硬掩模(HM)层415覆盖NFET 200A，在PFET器件200B中形成第三鳍结构440。图案化的HM层415可以包括氮化硅、氮氧化硅、碳化硅或任意其他合适的介电材料。形成图案化的HM层415可以类似于步骤106中形成图案化的OHM层310。在本实施例中，图案化HM层415覆盖NFET器件200A而保持PFET器件200B未被覆盖。
在PFET器件200B中，通过合适的蚀刻工艺(诸如选择性湿蚀刻、选择性干蚀刻或它们的组合)使第一鳍结构220中的第三半导体材料层216凹进。在本实施例中，控制凹进工艺，使得剩余的第三半导体材料层216具有第一高度h1，以获得工艺集成灵活性。然后，在凹进的第三半导体材料层上方沉积第四半导体材料层430以形成第三鳍结构440。可以通过外延生长来沉积第四半导体材料层430。外延工艺可以包括CVD沉积技术、分子束外延和/或其他合适的工艺。第四半导体材料层430可以包括锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷砷化镓(GaAsP)或其他合适材料。在本实施例中，第四半导体材料层430与第二半导体材料层214相同，均为SiGe。因此，第三鳍结构440形成为具有作为其上部的第四半导体材料层430、作为其上中间部分的第三半导体材料层216、作为其下中间部分的第二半导体材料层214和作为其底部的第一半导体材料层212。
此后，可执行CMP工艺以去除多余的第四半导体材料层430并平坦化PFET器件200B的顶面。通过合适的蚀刻工艺(诸如湿蚀刻、干蚀刻或它们的组合)去除NFET器件200A中的HM层415。
参照图1、和图8A至图8D，方法100进行至步骤114，其中，使NFET器件200A和PFET器件200B这二者中的介电层410凹进。首先，通过合适的蚀刻工艺(诸如选择性湿蚀刻或选择性干蚀刻)从NFET器件200A去除图案化HM层415。然后，使NFET器件200A和PFET器件200B这二者中的介电层410凹进，以暴露第一鳍结构220的上部(NFET器件200A中)和第三鳍结构440的上部(PFET器件200B中)。在本实施例中，控制凹进工艺，使剩余的介电层410的顶面高出第二半导体材料层214第一距离d1，以获得工艺集成灵活性。在本实施例中，沟槽230中的剩余的介电层410形成浅沟槽隔离(STI)部件。
在一些实施例中，SRAM FinFET器件200包括源极/漏极(S/D)区域和栅极区域。在又一实施例中，S/D区域中的一个为源极区域，而S/D区域中的另一个为漏极区域。S/D区域通过栅极区域分隔开。为了更清楚地描述，NFET器件200A中的S/D区域和栅极区域被称为第一S/D区域450A和第一栅极区域460A；PFET器件200B中的S/D区域和栅极区域被称为第二S/D区域450B和第二栅极区域460B。
参照图9A，在NFET器件200A中，第一S/D区域450A通过第一栅极区域460A分隔开。在本实施例中，第一S/D区域450A包括第一S/D区域的第一子集450AA和第一S/D区域的第二子集450AB。第一S/D区域的第一子集450AA形成在第二区域314中，而第一S/D区域的第二子集450AB形成在第一区域312和第二区域314中，使得第一区域312位于中间，而第二区域314对称地位于第一区域312旁边。第一栅极区域460A形成在第二区域314中。第二区域314包括第二鳍结构320。第一区域312包括第一鳍220。
在本实施例中，第一区域312中的第二半导体材料层214称为锚(anchor，又称为固定物)470。第一S/D区域的第二子集450AB具有第一间距s1。锚470的宽度与第一间距s1之间的差值为第二间距s2。第二间距s2是第一间距s1的大约10％至大约25％。锚470被设计成周期性地介于两个第一栅极区域460A之间，诸如每两个第一栅极区域460A之间或每三个第一栅极区域460A之间或每四个第一栅极区域460A之间等。
参照图9B，在PFET器件200B中，第二S/D区域450B通过第二栅极区域460B分隔开。第二S/D区域450B和第二栅极区域460B形成在第一区域312中。第一区域312包括第一鳍结构220。
参照图1、图10A和图10B，方法100进行至步骤116，其中，在第一和第二栅极区域460A和460B中，形成栅叠层510以及栅叠层510的侧壁上的侧壁间隔件520。在使用后栅极工艺的一个实施例中，栅叠层510为伪栅极并将在随后阶段被最终栅叠层所取代。具体地，在高温热工艺(诸如源极/漏极形成期间用于S/D活化的热退火)之后，伪栅叠层510随后将被高k(HK)介电层和金属栅(MG)电极所取代。伪栅叠层510形成在衬底210上并部分地设置在第一栅极区域460A的第二鳍结构320以及第二栅极区域460B的第三鳍结构440上方。在一个实施例中，伪栅叠层510包括介电层、电极层514和栅极硬掩模(GHM)516。伪栅叠层510通过合适的步骤(包括沉积和图案化)形成。图案化工艺还包括光刻和蚀刻。在多个实例中，沉积包括CVD、物理汽相沉积(PVD)、ALD、热氧化、其他合适的技术或它们的组合。光刻工艺包括光刻胶(抗蚀剂)涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、烘干(例如，硬烘)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
介电层包括氧化硅。可选地或另外地，介电层可以包括氮化硅、高k介电材料或其他合适材料。电极层514可以包括多晶体硅(多晶硅)。GHM 516包括合适的介电材料，诸如氮化硅、氮氧化硅或碳化硅。侧壁间隔件520可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件520可以包括多层。用于侧壁间隔件520的典型形成方法包括在栅叠层510上方沉积介电材料，然后对介电材料进行各向异性回蚀。回蚀工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性以及期望的过蚀刻控制。
再次参照图1和图10A至图10B，方法100进行至步骤118，其中，在第一S/D区域450A中形成第一S/D部件610A并在第二S/D区域450B中形成第二S/D部件610B。在一个实施例中，通过使第一S/D区域的第一子集450AA中的第一鳍结构220和第一S/D区域的第二子集450AB中的第二鳍结构320的上部的一部分凹进来形成第一S/D部件610A。通过使第二S/D区域450B中的第三鳍结构440的上部的一部分凹进形成第二S/D部件610B。在一个实施例中，在一个蚀刻工艺中使第一鳍结构220、第二鳍结构320以及第三鳍结构440凹进。在另一个实施例中，在不同的蚀刻工艺中使第一鳍结构220、第二鳍结构320以及第三鳍结构440凹进。在本实施例中，为了获得工艺集成灵活性，控制凹进工艺，以使第三半导体材料层216的一部分保留在第一鳍结构220和第二鳍结构320中，并使第四半导体材料层430的一部分保留在第三鳍结构440中。
然后，在第一S/D区域的第一子集450AA中的凹进的第一鳍结构220上、第一S/D区域的第二子集450AB中的凹进的第二鳍结构320上以及第二S/D区域450B中的凹进的第三鳍结构440上外延生长第一S/D部件610A和第二S/D部件610B。第一S/D部件610A和第二S/D部件610B包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适材料。可以通过一个或多个外延或外延的(epi)工艺形成第一S/D部件610A和第二S/D部件610B。也可以掺杂(诸如在外延工艺期间进行原位掺杂)第一S/D部件610A和第二S/D部件610B。可选地，未原位掺杂第一S/D部件610A和第二S/D部件610B，而是执行注入工艺(即，结注入工艺)来掺杂第一S/D部件610A和第二S/D部件610B。
在一个实施例中，通过以下步骤来形成第一S/D部件610A：外延生长掺杂有碳的Si层以形成Si:Cz作为第一S/D部件610A的下部以及外延生长掺杂有磷的Si层以形成Si:P作为第一S/D部件610A的上部，其中，z是原子百分比形式的碳组成。在一个实施例中，z在大约0.5％至大约1.5％的范围内。Si:Cz的厚度在大约5nm至大约15nm的范围内。Si:P的厚度在大约20nm至35nm的范围内。在另一实施例中，通过外延生长掺杂有硼的SiGe层以形成SiGeαB来形成第二S/D部件610B，其中α是原子百分比形式的锗组成。在一个实施例中，α在大约60％至大约100％的范围内。
参照图1、图11A和图11B，方法100进行至步骤120，其中，在衬底210上形成介于伪栅叠层510的间隙之间的层间介电(ILD)层720。ILD层720包括氧化硅、氮氧化硅、低k介电材料或其他合适介电材料。ILD层720可以包括单层或可选的多层。通过诸如CVD、ALD和旋涂(SOG)的合适的技术形成ILD层720。此后，可实施化学机械抛光(CMP)工艺以去除多余的ILD层720并平坦化SRAM FinFET器件200的顶面。
此外，参照图1、图11A和图11B，方法100进行至步骤122，其中，去除第一栅极区域460A中的伪栅叠层510以形成一个或多个第一栅极沟槽810A并去除第二栅极区域460B中的伪栅叠层510以形成一个或多个第二栅极沟槽810B。第二鳍结构320的上部暴露于第一栅极沟槽810A中，而第三鳍结构440的上部暴露于第二栅极沟槽810B中。伪栅叠层510通过蚀刻工艺(诸如选择性湿蚀刻或选择性干蚀刻)去除，该蚀刻工艺被设计成相对于第一栅极沟槽810A中的第三半导体材料层216以及第二栅极沟槽810B中的第四半导体材料层430具有足够的蚀刻选择性。该蚀刻工艺可以包括一个或多个蚀刻步骤和相应的蚀刻剂。栅极硬掩模层516和间隔件520也被去除。可选地，可以通过包括光刻图案化和蚀刻工艺的一系列工艺去除伪栅叠层510。
参照图1、图12A和图12B，方法100进行至步骤124，其中，在衬底210上方形成第一高k/金属栅(HK/MG)叠层910A和第二高k/金属栅(HK/MG)叠层910B，包括分别包裹第一栅极沟槽810A中的第二鳍结构320的一部分以及第二栅极沟槽810B中的第三鳍结构440的一部分。第一HK/MG叠层910A和第二HK/MG叠层910B包括栅极介电层和栅极介电层上的栅电极。在一个实施例中，栅极介电层包括具有高介电常数(在本实施例中，HK介电层的介电常数大于热氧化硅的介电常数)的介电材料层，并且栅电极包括金属、金属合金或金属硅化物。第一HK/MG叠层910A和第二HK/MG叠层910B的形成包括：沉积形成各种栅极材料，以及通过CMP工艺去除多余的栅极材料并平坦化NFET器件200A和PFET器件200B的顶面。
在一个实施例中，栅极介电层包括通过合适的方法(诸如原子层沉积(ALD)、CVD、热氧化或臭氧氧化)所沉积的界面层(IL)。IL包括氧化物、HfSiO和氮氧化物。HK介电层通过合适的技术沉积在IL上，诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的技术或它们的组合。HK介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适材料。栅极介电层包裹第一栅极区域460A中的第二鳍结构320的上部以及第二栅极区域460B中的第三鳍结构440中的上部。
金属栅(MG)电极可以包括单个层或可选的多层结构，诸如具有增强器件性能的功函的金属层(功函金属层)、衬里层、润湿层、粘附层以及由金属、金属合金或金属硅化物构成的导电层的各种组合。MG电极可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任意合适的材料或它们的组合。可以通过ALD、PVD、CVD或其他合适工艺形成MG电极。可以利用不同的金属层分别形成用于NFET 200A和PFET 200B的MG电极。可以执行CMP工艺以去除多余的MG电极。
参照图13A，在NFET器件200A中，第一栅极区域460A包括第一HM/MG 910A，第一HM/MG 910A包裹第二鳍结构320的上部。第二鳍结构320包括作为其上部的半导体材料层216、作为其中间部分的第二半导体材料层214(在其外层具有半导体氧化物部件324)以及作为其底部的第一半导体材料层212。因此，在第二鳍结构320中形成第二半导体氧化物部件324期间，在第一栅极区域460A中引起适当的应变，而这会增大第一栅极区域460A中的沟道区域的迁移率。在本实施例中，第一S/D区域的第二子集450AB以周期性顺序装配有锚470，这会增强第一栅极区域460A中引起的应变和沟道区域的迁移率。第二间距s2提供锚470和第一栅极区域460A之间的充足的间隔以避免不利影响，诸如由锚470在第一HK/MG910中引起的界面态。
参照图13B，在PFET器件200B中，第二S/D区域450B通过第二栅极区域460B分隔开。第二栅极区域460B包括包裹第三鳍结构440的上部的第二HK/MG 910B。第三鳍结构440包括作为其上部的第四半导体材料层430、作为其上中间部分的第三半导体材料层216、作为其下中间部分的第二半导体材料层214以及作为其底部的第一半导体材料层212。
SRAM FinFET器件200可以经历进一步的CMOS或MOS技术加工以形成本领域已知的各种部件和区域。例如，随后的加工可以在衬底210上形成各种接触件/通孔/线以及多层互连部件(例如，金属层和层间电介质)，它们被配置成连接各种部件以形成包括一个或多个SRAM FinFET场效应晶体管的功能电路。在又一实例中，多层互连件包括垂直互连件(诸如通孔或接触件)以及水平互连件(诸如金属线)。各个互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层互连结构。
可以在方法100之前、期间或之后执行额外的操作，并且对于该方法的其他实施例，上述的一些操作可以被取代或省略。
基于以上所述，本发明提供了SRAM FinFET的结构。该结构在NFET器件中采用了体积膨胀的技术以及周期性的锚结构以在栅极区域中引起有效的应变来改善器件性能。
本发明提供了鳍式场效应晶体管(FinFET)器件的实施例。该器件包括具有n型FinFET(NFET)区域和p型FinFET(PFET)区域的衬底。该器件也包括位于NFET区域中的衬底上方的第一鳍结构、位于NFET区域中的衬底上方的第二鳍结构以及位于PFET区域中的衬底上方的第三鳍结构。该器件也包括位于NFET区域中的衬底上方的第一高k(HK)/金属栅(MG)叠层，包括包裹部分第一鳍结构。该器件也包括邻近第一HK/MG叠层并位于凹进的第一鳍结构上方的源极/漏极(S/D)部件的第一子集；以及部分地位于凹进的第二鳍结构上方并部分地位于凹进的第一鳍结构上方的S/D部件的第二子集，S/D部件的第二子集围绕凹进的第二鳍结构并邻近另一第一HK/MG叠层。该器件也包括：位于PFET区域中的衬底上方的第二HK/MG叠层，包括包裹部分第三鳍结构；以及第二S/D部件，邻近第二HK/MG叠层，位于PFET区域中的凹进的第三鳍结构上方。
本发明也提供了鳍式场效应晶体管(FinFET)器件的另一实施例。该器件包括具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域的衬底。该器件也包括位于NFET栅极区域中的衬底上方的第一鳍结构。该第一鳍结构包括：外延硅(Si)层，作为第一鳍结构的上部；以及外延硅锗(SiGe)(在其外部具有氧化硅锗(SiGeO)部件)作为第一鳍结构的下部。该器件也包括位于NFET区域中的衬底上方的第二鳍结构。该第二鳍结构包括：外延硅(Si)层，作为第二鳍结构的上部；以及外延硅锗(SiGe)，作为第二鳍结构的下部。该器件也包括位于PFET区域中的衬底上方的第三鳍结构。第三鳍结构包括：外延SiGe层，作为第三鳍结构的上部；外延Si，作为第三鳍结构的中间部分；以及另一外延SiGe层，作为第三鳍结构的底部。该器件也包括位于第一鳍结构的一部分中的源极/漏极(S/D)区域的第一子集；位于第二鳍结构的一部分中的S/D区域的第二子集，第二鳍结构被第一鳍结构所环绕；以及位于第三鳍结构的一部分中的第二S/D区域。
本发明也提供了一种制造FinFET的方法。该方法包括：提供衬底，该衬底具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域。该方法也包括在NFET区域和PFET区域中形成第一鳍结构。第一鳍结构包括：第一外延半导体材料层，作为第一鳍结构的上部；第二外延半导体材料层，作为第一鳍结构的中间部分(其外层具有半导体氧化物部件)；以及第三半导体材料层，作为第一鳍结构的底部。该方法也包括：在NFET区域和PFET区域上方形成图案化的氧化硬掩模(OHM)，以暴露位于NFET区域的第一栅极区域中的第一鳍结构；应用退火以在第一栅极区域的第一鳍结构中的第二半导体材料层的外层形成半导体氧化物部件；在第一鳍结构之间沉积介电层；在PFET器件中形成第三鳍结构，同时利用硬掩模层覆盖NFET器件；使NFET区域和PFET区域这两者中的介电层凹进；在第二鳍结构中的第一栅极区域和第二栅极区域中形成伪栅极；在NFET区域中的第一鳍结构和第二鳍结构中的第一S/D区域中形成第一源极/漏极(S/D)部件；以及在PFET区域中的第三鳍结构中的第二S/D区域中形成第二S/D部件。
以上概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改其他用于执行与在此所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以进行多种变化、替换以及改变。

Claims (20)

1.一种鳍式场效应晶体管(FinFET)器件，包括：
衬底，具有n型FinFET(NFET)区域和p型FinFET(PFET)区域；
第一鳍结构，在所述n型FinFET区域中位于所述衬底上方；
第二鳍结构，在所述n型FinFET区域中位于所述衬底上方；
第三鳍结构，在所述p型FinFET区域中位于所述衬底上方；
第一高k(HK)/金属栅(MG)叠层，在所述n型FinFET区域中位于所述衬底上方，包括包裹部分所述第一鳍结构的上方；
源极/漏极(S/D)部件的第一子集，邻近所述第一高K/金属栅叠层，位于凹进的第一鳍结构上方；
源极/漏极部件的第二子集，部分地位于凹进的第二鳍结构上方以及部分地位于所述凹进的第一鳍结构上方，围绕所述凹进的第二鳍结构并邻近另一第一高K/金属栅叠层；
第二高K/金属栅叠层，在所述p型FinFET区域中位于所述衬底上方，包括包裹部分所述第三鳍结构的上方；以及
第二源极/漏极部件，邻近所述第二高K/金属栅叠层，在所述p型FinFET区域中位于凹进的第三鳍结构上方。
2.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述第一鳍结构包括：
第一半导体材料层，作为所述第一鳍结构的上部；以及
第二半导体材料层，作为所述第一鳍结构的下部，在所述第二半导体材料层的外层具有半导体氧化物部件。
3.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述第二鳍结构包括：
第一半导体材料层，作为所述第二鳍结构的上部；以及
第二半导体材料层，作为所述第二鳍结构的下部。
4.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述第三鳍结构包括：
第三半导体材料层，作为所述第三鳍结构的上部；
第一半导体材料层，作为所述第三鳍结构的中间部分；以及
第二半导体材料层，作为所述第三鳍结构的底部。
5.根据权利要求1所述的鳍式场效应晶体管器件，其中，由所述第一鳍结构的半导体氧化物部件环绕形成在所述第二鳍结构上方的第一源极/漏极部件的第二子集。
6.根据权利要求5所述的鳍式场效应晶体管器件，其中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的10％至25％。
7.根据权利要求1所述的鳍式场效应晶体管器件，其中，所述源极/漏极部件的第二子集定位为邻近每两个第一高K/金属栅叠层或每三个第一高K/金属栅叠层或每四个第一高K/金属栅叠层。
8.根据权利要求2-4中的任一项所述的鳍式场效应晶体管器件，其中：
所述第一半导体材料层包括外延硅(Si)；
所述第二半导体材料层包括外延硅锗(SiGe)；
半导体氧化物部件包括氧化硅锗(SiGeO)；以及
第三半导体材料层包括外延硅。
9.根据权利要求1所述的鳍式场效应晶体管器件，其中，第一源极/漏极部件和第二源极/漏极部件包括外延生长半导体材料。
10.一种静态随机存取存储器(SRAM)鳍式场效应晶体管(FinFET)器件，包括：
衬底，具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域；
第一鳍结构，在所述n型鳍式场效应晶体管区域中位于所述衬底上方，所述第一鳍结构包括：
外延硅(Si)层，作为所述第一鳍结构的上部；以及
外延硅锗(SiGe)，作为所述第一鳍结构的下部，所述外延硅锗的外层具有氧化硅锗(SiGeO)部件；
第二鳍结构，在所述n型鳍式场效应晶体管区域中位于所述衬底上方，所述第二鳍结构包括：
外延硅(Si)层，作为所述第二鳍结构的上部；以及
外延硅锗(SiGe)，作为所述第二鳍结构的下部；
第三鳍结构，在所述p型鳍式场效应晶体管区域中位于所述衬底上方，所述第三鳍结构包括：
外延SiGe层，作为所述第三鳍结构的上部；
外延Si，作为所述第三鳍结构的中间部分；以及
另一外延SiGe层，作为所述第三鳍结构的底部；
第一源极/漏极(S/D)区域的第一子集，位于所述第一鳍结构的一部分中；
第一源极/漏极区域的第二子集，位于所述第二鳍结构的一部分中，所述第二鳍结构被所述第一鳍结构所环绕；以及
第二源极/漏极区域，位于所述第三鳍结构的一部分中。
11.根据权利要求10所述的静态随机存取存储器鳍式场效应晶体管器件，还包括：
第一栅极区域，位于所述第一鳍结构的一部分中，由所述源极/漏极区域的第一子集或所述源极/漏极区域的第二子集分隔开；以及
第一高k/金属栅叠层，位于所述第一栅极区域中，包括包裹所述第一鳍结构的上部的一部分。
12.根据权利要求11所述的静态随机存取存储器鳍式场效应晶体管器件，其中，所述源极/漏极部件的第二子集定位为邻近每两个第一高K/金属栅叠层。
13.根据权利要求11所述的静态随机存取存储器鳍式场效应晶体管器件，其中，所述源极/漏极部件的第二子集定位为邻近每三个第一高K/金属栅叠层。
14.根据权利要求11所述的器件，其中，所述源极/漏极部件的第二子集定位为邻近每四个第一高K/金属栅叠层。
15.根据权利要求10所述的静态随机存取存储器鳍式场效应晶体管器件，其中，环绕所述第二鳍结构的半导体氧化物部件的宽度为所述第一鳍的宽度的10％至25％。
16.根据权利要求10所述的静态随机存取存储器鳍式场效应晶体管器件，还包括：
第二栅极区域，位于所述第三鳍结构的一部分中，由所述第二源极/漏极区域分隔开；以及
第二高k/金属栅叠层，位于所述第二栅极区域中，包括包裹所述第三鳍结构的上部的一部分。
17.根据权利要求10所述的静态随机存取存储器鳍式场效应晶体管器件，其中，所述第一源极/漏极部件和所述第二源极/漏极部件包括外延生长半导体材料。
18.一种用于形成鳍式场效应晶体管器件的方法，包括：
提供衬底，所述衬底具有n型鳍式场效应晶体管(NFET)区域和p型鳍式场效应晶体管(PFET)区域；
在所述n型鳍式场效应晶体管区域和所述p型鳍式场效应晶体管区域中形成第一鳍结构，所述第一鳍结构包括：
第一外延半导体材料层，作为所述第一鳍结构的上部；
第二外延半导体材料层，作为所述第一鳍结构的中间部分；以及
第三半导体材料层，作为所述第一鳍结构的底部；
在所述n型鳍式场效应晶体管区域和所述p型鳍式场效应晶体管区域上方形成图案化的氧化硬掩模(OHM)，以暴露位于所述n型鳍式场效应晶体管区域的第一栅极区域中的所述第一鳍结构；
应用退火以在所述第一鳍结构中的所述第二外延半导体材料层的外层形成半导体氧化物部件，以形成第二鳍结构；
在所述第一鳍结构与所述第二鳍结构之间沉积介电层；
在利用硬掩模层覆盖所述n型鳍式场效应晶体管器件同时，在所述p型鳍式场效应晶体管器件中形成第三鳍结构；
使所述p型鳍式场效应晶体管区域和所述n型鳍式场效应晶体管区域中的所述介电层凹进；
在所述n型鳍式场效应晶体管区域的第一栅极区域中以及所述p型鳍式场效应晶体管区域的所述第二鳍结构内的第二栅极区域中形成伪栅极；
在所述n型鳍式场效应晶体管区域的第一鳍结构和所述第二鳍结构的第一源极/漏极区域中形成第一源极/漏极(S/D)部件；以及
在所述p型鳍式场效应晶体管区域的所述第三鳍结构的第二源极/漏极区域中形成第二源极/漏极部件。
19.根据权利要求18所述的用于形成鳍式场效应晶体管器件的方法，还包括：
在所述n型鳍式场效应晶体管区域中通过第一高k/金属栅极(HK/MG)取代所述伪栅极，包括包裹所述第一栅极区域中的所述第一鳍结构的上部；以及
在所述p型鳍式场效应晶体管区域中通过第二高K/金属栅取代所述伪栅极，包括包裹第二栅极区域中的所述第二鳍结构的上部。
20.根据权利要求18所述的用于形成鳍式场效应晶体管器件的方法，其中，形成所述第三鳍结构包括：
使所述第一鳍结构的上部凹进；以及
在凹进的所述第一鳍结构上方外延生长半导体层。
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