KR20150123691A - Ｓｒａｍ ｆｉｎｆｅｔ 소자에 대한 구조물 및 방법 - Google Patents

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본 발명은 핀형 전계 효과 트랜지스터(FinFET) 소자의 실시예를 제공한다. 소자는, n형 FinFET(NFET) 영역 및 p형 FinFET(PFET) 영역을 갖는 기판을 포함한다. 소자는, NFET 영역의 기판 위의 제1 및 제2 핀 구조물들, 및 PFET 영역의 기판 위의 제3 핀 구조물을 또한 포함한다. 소자는, 제1 핀 구조물의 일부부 위를 감싸는 것을 포함하는, NFET 영역의 제1 하이 k(HK)/금속 게이트(MG) 스택, 리세스된 제1 핀 구조물 위의, 제1 HK/MG 스택에 인접한, 제1 서브세트의 제1 소스/드레인(S/D) 피쳐들, 및 부분적으로는 리세스된 제2 핀 구조물 위의 그리고 부분적으로는 리세스된 제1 핀 구조물 위의, 제2 서브세트의 제1 S/D 피쳐들을 또한 포함한다.

Description

ＳＲＡＭ ＦＩＮＦＥＴ 소자에 대한 구조물 및 방법{STRUCTURE AND METHOD FOR SRAM FINFET DEVICE}
이 특허출원은, "반도체 소자 및 그 제조"로 2013년 1월 14일에 출원된 미국 특허출원 제13/740,373호; "FinFET 소자 및 그 제조 방법"으로 2013년 5월 24일에 출원된 미국 특허출원 제13/902,322호; "반도체 소자의 핀 구조물"로 2013년 7월 3일에 출원된 미국 특허출원 제13/934,992호; "반도체 소자 및 그 형성"으로 2014년 1월 15일에 출원된 미국 특허출원 제14/155793호; "FinFET 소자에 대한 방법 및 구조물"로 2014년 4월 16일에 출원된 미국 특허출원 제14/254,072호; 및 "하이 K 금속 게이트 스택이 있는 FinFET 소자"로 2014년 4월 16일에 출원된 미국 특허출원 제14/254,035호에 관련되며, 이 출원들의 전체 내용들은 여기에서의 인용에 의해 본원에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험했다. IC 재료들 및 설계의 기술적인 진보는, 각 세대(generation)가 이전의 세대보다 더 작고 더 복잡한 회로들을 갖는, IC들의 세대들을 만들어 냈다. IC 진화의 과정에서, 기능적인 밀도(즉, 칩 면적당 상호연결된 소자들의 수)는 일반적으로 증가한 반면, 기하학적인(geometry) 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소했다. 이 스케일링 다운(scaling down) 공정은 생산 효율을 증가시키고 관련 비용을 낮추는 것에 의해 일반적으로 이점들을 제공한다.
그러한 스케일링 다운은 또한 IC들을 가공(processing) 및 제조하는 것의 복잡성을 증가시켰고, 이러한 진보들이 실현되기 위해서는, IC 가공 및 제조에 있어서의 유사한 개발이 필요하다. 예를 들어, 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은 3차원 트랜지스터가 평면 트랜지스터를 대체하기 위해 도입되었다. 종래의 FinFET 소자들 및 SRAM FinFET 소자들을 제조하는 방법들이 그들의 의도된 목적들에 일반적으로 적합하긴 했지만, 모든 면에 있어서 완전히 만족스럽지는 않았다.
본 발명은 핀형 전계 효과 트랜지스터(FinFET) 소자의 실시예를 제공한다. 소자는 n형 FinFET(NFET) 영역 및 p형 FinFET(PFET) 영역을 갖는 기판을 포함한다. 소자는, NFET 영역의 기판 위에 있는 제1 핀 구조물, NFET 영역 내의 기판 위에 있는 제2 핀 구조물, 및 PFET 영역 내의 기판 위에 있는 제3 핀 구조물을 또한 포함한다. 소자는, 제1 핀 구조물의 일부분 위를 감싸면서, NFET 영역 내의 기판 위에 있는 제1 하이 k(HK)/금속 게이트(MG) 스택을 또한 포함한다. 소자는, 리세스된 제1 핀 구조물 위에 있고 제1 HK/MG 스택에 인접해 있는 제1 서브세트의 소스/드레인(S/D) 피쳐들, 및 또다른 제1 HK/MG 스택에 인접해 있고 리세스된 제2 핀 구조물 주위에 있으며 부분적으로는 리세스된 제2 핀 구조물 위에 있고 부분적으로는 리세스된 제1 핀 구조물 위에 있는 제2 서브세트의 S/D 피쳐들을 또한 포함한다. 소자는, 제3 핀 구조물의 일부분 위를 감싸면서 PFET 영역 내의 기판 위에 있는 제2 HK/MG 스택, 및 PFET 영역 내의 리세스된 제3 핀 구조물 위에 있고 상기 제2 HK/MG 스택에 인접해 있는 제2 S/D 피쳐들을 또한 포함한다.
본 발명은 핀형 전계 효과 트랜지스터(FinFET) 소자의 다른 실시예를 또한 제공한다. 소자는, n형 핀형 전계 효과 트랜지스터(NFET) 영역 및 p형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 포함한다. 소자는 NFET 게이트 영역 내의 기판 위에 있는 제1 핀 구조물을 또한 포함한다. 제1 핀 구조물은, 제1 핀 구조물의 상위부로서의 에피택셜 실리콘(Si)층, 및 제1 핀 구조물의 하위부로서의 에피택셜 실리콘 게르마늄(SiGe)을 포함하며, 에피택셜 실리콘 게르마늄(SiGe)의 외부층에는 실리콘 게르마늄 산화물(SiGeO) 피쳐가 있다. 소자는 NFET 영역 내의 기판 위에 있는 제2 핀 구조물을 또한 포함한다. 제2 핀 구조물은, 제2 핀 구조물의 상위부로서의 에피택셜 실리콘(Si)층, 및 제2 핀 구조물의 하위부로서의 에피택셜 실리콘 게르마늄(SiGe)을 포함한다. 소자는 PFET 영역 내의 기판 위에 있는 제3 핀 구조물을 또한 포함한다. 제3 핀 구조물은, 제3 핀 구조물의 상위부로서의 에피택셜 SiGe층, 제3 핀 구조물의 중간부로서의 에피택셜 Si, 및 제3 핀 구조물의 바닥부로서의 또다른 에피택셜 SiGe층을 포함한다. 소자는, 제1 핀 구조물의 일부분 내에 있는의 제1 서브세트의 소스/드레인(S/D) 영역들, 제1 핀 구조물에 의해 둘러싸여 있으며 제2 핀 구조물의 일부분 내에 있는 제2 서브세트의 S/D 영역들, 및 제3 핀 구조물들의 일부분 내에 있는 제2 S/D 영역들을 또한 포함한다.
본 발명은 FinFET을 제조하는 방법을 또한 제공한다. 방법은, n형 핀형 전계 효과 트랜지스터(NFET) 영역 및 p형 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 것을 포함한다. 방법은 NFET 영역 및 PFET 영역 내에 제1 핀 구조물들을 형성하는 단계를 또한 포함한다. 제1 핀 구조물은, 제1 핀 구조물의 상위부로서의 제1 에피택셜 반도체 재료층, 제1 핀 구조물의 중간부로서의 제2 에피택셜 반도체 재료층, 및 제1 핀 구조물의 바닥부로서의 제3 반도체 재료층을 포함하며, 제2 에피택셜 반도체 재료층의 외부층에는 반도체 산화물 피쳐가 있다. 방법은, NFET 영역 내의 제1 게이트 영역에서의 제1 핀 구조물을 노출시키기 위해 NFET 영역 및 PFET 영역 위에 패터닝된 산화 하드 마스크(oxidation-hard-mask; OHM)를 형성하는 단계, 제1 게이트 영역 내의 제1 핀 구조물 내의 제2 에피택셜 반도체 재료층의 외부층에 반도체 산화물 피쳐를 형성하도록 어닐링을 적용하는 단계, 제1 핀들 사이에 유전층을 퇴적하는 단계, NFET 영역을 하드 마스크층으로 덮으면서 PFET 영역 내에 제3 핀 구조물을 형성하는 단계, NFET 영역 및 PFET 영역 둘 다 내에 있는 유전층을 리세스하는 단계, 제1 게이트 영역 및 상기 제2 핀 구조물에서의 제2 게이트 영역 내에 더미 게이트들을 형성하는 단계, NFET 영역 내의 제1 핀 구조물 및 제2 핀 구조물에서의 제1 S/D 영역 내에 제1 소스/드레인(S/D) 피쳐들을 형성하는 단계, 및 PFET 영역 내의 제3 핀 구조물에서의 제2 S/D 영역 내에 제2 S/D 피쳐를 형성하는 단계를 또한 포함한다.
게이트 영역에 효율적인 스트레인을 유도하여 소자 성능을 향상시키기 위해, 볼륨 확장 기법 및 NFET 소자의 주기적 앵커 구조물들을 채택한다
본 발명의 양상들은 첨부되는 도면들과 관련해서 읽었을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 도면들의 여러 피쳐(feature)들은 일정한 비례로 확대(축소)하여 그려지지 않는다. 사실상, 도시된 피쳐들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 SRAM FinFET 소자를 제조하는 예시적인 방법의 흐름도이다.
도 2a는 일부 실시예들에 따른 공정들을 겪는 예시적인 SRAM FinFET 소자의 개략적인 투시도이다.
도 2b는 도 1의 방법에 따라 구성된 제조 단계들에서 도 2a의 A-A선을 따르는 예시적인 FinFET 소자의 단면도이다.
도 3a는 일부 실시예들에 따른 공정들을 겪는 예시적인 SRAM FinFET 소자의 개략적인 투시도이다.
도 3b는 도 1의 방법에 따라 구성된 제조 단계들에서 도 3a의 A-A선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 4a 및 도 4b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 5는 도 1의 방법에 따라 구성된 제조 단계들에서 도 4a의 A-A선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 6a는 도 1의 방법에 따라 구성된 제조 단계들에서 도 4a의 A-A선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 6b는 도 1의 방법에 따라 구성된 제조 단계들에서 도 4b의 B-B선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 7a 및 도 7b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 8a 및 도 8b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 8c는 도 1의 방법에 따라 구성된 제조 단계들에서 도 8a의 A-A선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 8d는 도 1의 방법에 따라 구성된 제조 단계들에서 도 8b의 B-B선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 9a는 도 1의 방법에 따라 구성된 제조 단계들에서 도 8a의 AB-AB선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 9b는 도 1의 방법에 따라 구성된 제조 단계들에서 도 8b의 BB-BB선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 10a 및 도 10b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 11a 및 도 11b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 12a 및 도 12b는 일부 실시예들에 따른 공정들을 겪는 SRAM FinFET 소자의 개략적인 투시도들이다.
도 13a는 도 1의 방법에 따라 구성된 제조 단계들에서 도 12a의 AB-AB선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
도 13b는 도 1의 방법에 따라 구성된 제조 단계들에서 도 12b의 BB-BB선을 따르는 예시적인 SRAM FinFET 소자의 단면도이다.
이하의 개시는 발명의 다양한 피쳐들을 구현하기 위한 여러 다양한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배치(arrangement)들의 특정 예시들이 본 발명을 단순화하기 위해 아래에서 설명된다. 이들은 물론 단지 예시들일 뿐이며 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐들이 형성될 수 있어서, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 발명은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순함과 명확함을 위한 것이며, 그 자체가 논의되는 여러 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
본 발명은, 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 소자에 관한 것이나, 다른 방법으로 그에 제한되는 것은 아니다. FinFET 소자는, 예를 들어, P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 소자 및 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 소자를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 소자일 수 있다. 이하의 개시는 본 발명의 여러 실시예들을 설명하기 위해 FinFET 예시를 계속 들 것이다. 그러나, 이 출원은, 명확하게 청구된 경우를 제외하고는, 특정 유형의 소자에 제한되지 않아야 한다.
도 1은 일부 실시예들에 따른 SRAM FinFET 소자(200)를 제조하는 방법(100)의 흐름도이다. 방법 이전에, 그 동안에, 및 그 이후에 추가적인 단계들이 구현될 수 있고, 설명된 단계들 중 일부는 방법의 다른 실시예들에 대하여 대체 또는 제거될 수 있다. SRAM FinFET 소자(200) 및 그 제조 방법(100)은 여러 도면들을 참조하여 총체적으로 설명된다.
도 1과, 도 2a 내지 도 2b를 참조하면, 방법(100)은 기판(210)을 제공하는 단계(102)로 시작된다. 기판(210)은 벌크(bulk) 실리콘 기판을 포함할 수 있다. 대안으로, 기판(210)은, 결정 구조의 실리콘 또는 게르마늄과 같은 원소 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다.
다른 실시예에서, 기판(210)은 기판에 절연체층이 있는 실리콘 온 절연체(silicon-on-insulator; SOI) 구조물을 갖는다. 예시적인 절연체층은 매설 산화물층(buried oxide layer; BOX)일 수 있다. SOI 기판은, 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩, 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있다.
본 실시예에서, 기판(210)은, 제1 반도체 재료층(212), 제1 반도체 재료층(212) 위에 배치된 제2 반도체 재료층(214), 및 제2 반도체 재료층(214) 위에 배치된 제3 반도체 재료층(216)을 포함한다. 제2 및 제3 반도체 재료층들(214 및 216)은 서로 상이하다. 제2 반도체 재료층(214)은 제1 격자 상수를 가지며, 제3 반도체 재료층(216)은 제1 격자 상수와는 상이한 제2 격자 상수는 갖는다. 본 실시예에서, 제2 반도체 재료층(214)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 및 제3 반도체 재료층들(212 및 216)은 양자 모두 실리콘을 포함한다. 여러 예시들에서, 제1, 제2, 및 제3 반도체 재료층들(212, 214, 및 216)은, 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP), 또는 다른 적절한 재료들을 포함할 수 있다. 본 실시예에서, 제2 및 제3 반도체 재료층들(214 및 216)은, 블랭킷 채널 에피(blanket channel epi)로 불리우는, 에피택셜 성장에 의해 퇴적된다. 여러 예시들에서, 에피택셜 공정들은, CVD 증착 기법들(예를 들어, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자빔(molecular beam) 에피택시, 및/또는 다른 적절한 공정들을 포함한다.
기판(210)은 당업계에 알려진 설계 요건들에 따라 여러 도핑된(doped) 피쳐들을 포함할 수 있다. 일부 실시예에서, 기판(210)은 설계 요건들(예를 들어, p형 기판 또는 n형 기판)에 따라 여러 도핑된 영역들을 포함할 수 있다. 일부 실시예에서, 도핑된 영역들은 p형 또는 n형 도펀트(dopant)들로 도핑될 수 있다. 예를 들어, 도핑된 영역들은, 붕소 또는 BF2와 같은 p형 도펀트들; 인 또는 비소와 같은 n형 도펀트들; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역들은, n형 FinFET(NFET)을 위해 구성될 수 있거나, 또는 대안으로 p형 FinFET(PFET)을 위해 구성될 수 있다.
도 1과, 도 3a 내지 도 3b를 참조하면, 방법(100)은, 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성하는 단계(104)로 진행한다. 제1 핀 구조물(220)은 약 4㎚ 내지 약 10㎚의 범위의 제1 너비 w1을 갖는다. 일 실시예에서, 기판(210) 위에 패터닝된 핀 하드 마스크(fin hard mask; FHM)층(222)이 형성된다. 패터닝된 FHM층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 임의의 다른 적절한 유전체를 포함한다. 패터닝된 하드 마스크층(222)은 단일 재료층 또는 다수의 재료층들을 포함할 수 있다. 패터닝된 FHM층(222)은, 열적 산화, 화학적 증기 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 또는 임의의 다른 적절한 방법에 의해 재료층을 퇴적하는 것, 리소그래피 공정에 의해 패터닝된 포토레지스트(레지스트)층을 형성하는 것, 및 패터닝된 FHM층(222)을 형성하기 위해 패터닝된 포토레지스트층의 개구(opening)들을 통해 재료층을 식각하는 것에 의해 형성될 수 있다.
예시적인 포토리소그래피 공정은, 포토레지스트층을 형성하는 것, 리소그래피 노광(exposure) 공정에 의해 레지스트를 노광시키는 것, 노광 후 베이크(post-exposure bake) 공정을 수행하는 것, 및 패터닝된 포토레지스트층을 형성하기 위해 포토레지스트층을 성장시키는 것을 포함할 수 있다. 리소그래피 공정은, 전자빔(e-beam) 기록(writing), 이온빔(ion-beam) 기록, 마스크리스(maskless) 패터닝, 또는 분자 프린팅과 같은 다른 기법으로 대신 대체될 수 있다.
기판(210)은 그 후 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성하기 위해 패터닝된 FHM층(222)을 통해 식각된다. 다른 실시예에서, 패터닝된 포토레지스트층은, 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성하기 위한 식각 공정의 식각 마스크로서 패터닝된 FHM층(222)에 직접적으로 이용된다. 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 일 실시예에서, 습식 식각 용액은, 테트라메틸암모늄 수산화물(TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 각각의 식각 공정은, 사용된 식각액(etchant), 식각 온도, 식각 용액 농도, 식각 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 식각액 유동률, 및/또는 다른 적절한 파라미터들과 같은, 여러 식각 파라미터들로 조정될 수 있다. 예를 들어, 습식 식각 용액은, NH4OH, KOH(수산화칼륨), HF(플루오르화 수소산), TMAH(테트라메틸암모늄 수산화물), 다른 적절한 습식 식각 용액들, 또는 이들의 조합들을 포함할 수 있다. 건식 식각 공정들은 염소 기반의(chlorine-based) 화학 반응(chemistry)을 이용하는 바이어스된(biased) 플라즈마 식각 공정을 포함한다. 다른 건식 식각액 기체들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 식각은 DRIE(딥 반응성 이온 식각(deep reactive-ion etching))와 같은 매커니즘을 이용하여 이방성으로(anisotropically) 또한 수행될 수 있다.
본 실시예에서, 제3 및 제2 반도체 재료층들(216 및 214)은 노출되나, 제1 반도체 재료층(212)은 트렌치(230)에서 부분적으로 노출되도록, 식각 깊이가 제어된다. 따라서, 제1 핀 구조물(220)은, 상위부로서의 제3 반도체 재료층(216), 중간부로서의 제2 반도체 재료층(214), 및 바닥부로서의 제1 반도체 재료층(212)을 갖도록 형성된다.
일부 실시예에서, SRAM FinFET 소자(200)는, 참조 번호 200A로 표시되고 SRAM FinFET 소자(200A)라고 언급된, n형 FinFET(NFET) 소자를 포함한다. SRAM FinFET 소자(200)는, 참조 번호 200B로 표시되고 SRAM FinFET 소자(200B)라고 언급된, PFET 소자를 또한 포함한다.
도 1과, 도 4a 내지 도 4b를 참조하면, 방법(100)은, 제1 핀 구조물들(220)의 일부분 위를 감싸도록 기판(210) 위에 패터닝된 산화 하드 마스크(oxidation-hard-mask; OHM)(310)를 형성하는 단계(106)로 진행한다. 본 실시예에서, NFET(200A)에서, 패터닝된 OHM(310)은 기판(210)의 제1 영역(312)을 덮고, 제2 영역(314)을 노출시킨다. PFET(200B)에서, 패터닝된 OHM(310)은 제1 핀 구조물들(220) 전체를 감싼다. 패터닝된 OHM층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 임의의 다른 적절한 유전체를 포함할 수 있다. 패터닝된 OHM층(310)은, 열적 산화, 화학적 CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 재료층을 퇴적하는 것, 리소그래피 공정에 의해 패터닝된 포토레지스트(레지스트)층을 형성하는 것, 및 패터닝된 OHM층(310)을 형성하기 위해 패터닝된 포토레지스트층의 개구들을 통해 재료층을 식각하는 것에 의해 형성될 수 있다.
도 1, 도 4a, 및 도 5를 또한 참조하면, 방법(100)은, SRAM FinFET 소자(200)에 대해 열적 산화 공정을 수행하는 단계(108)로 진행한다. 일 실시예에서, 열적 산화 공정은 산소 주변(ambient)에서 행해진다. 다른 실시예에서, 열적 산화 공정은 증기 주변 및 산소 주변의 조합에서 행해진다. NFET(200A)의 제2 영역(314)에서, 열적 산화 공정 동안에, 제1, 제2, 및 제3 반도체 재료층들(212, 214, 및 216)의 적어도 외부(outer)층들은 각각, 제1, 제2, 및 제3 반도체 산화물 피쳐들(322, 324, 및 326)로 전환된다. NFET(200A)의 제1 영역(312) 뿐만 아니라, PFET(200B)의 전체에 있는 동안에, 패터닝된 OHM(310)은 제1 핀 구조물(220)이 산화되는 것을 방지한다. 따라서, 열적 산화 공정은 선택적인 산화라고 언급된다.
열적 산화 공정 이후에, 제2 영역(324)의 제1 핀 구조물(220)은 제1 영역(312)의 것들과는 상이한 구조물을 갖는다. 더 나은 설명을 위한 명확성을 위해, (제2 반도체 산화물 피쳐(324)를 갖는) 제2 영역(214)의 제1 핀 구조물(220)을 제2 핀 구조물(320)이라고 언급한다. 따라서, 제2 핀 구조물(320)은, 제2 핀 구조물(320)의 상위부로서의 제3 반도체 재료층(216), 제2 핀 구조물(320)의 중간부로서의 제2 반도체 재료층(214), 및 제2 핀 구조물(320)의 바닥부로서의 제1 반도체 재료층(212)을 갖고, 제2 반도체 재료층(214)의 외부층에는 제2 반도체 산화물 피쳐(324)가 있다.
본 실시예에서, 열적 산화 공정은, 제2 반도체 재료층(214)이 제1 및 제3 반도체 재료층들(212 및 216)보다 훨씬 빠르게 산화될 수 있도록 제어된다. 다시 말해서, 제2 반도체 산화물 피쳐(324)와 비교하면, 제1 및 제3 반도체 산화물 피쳐들(322 및 326)은 매우 얇다. 예시로서, SRAM FinFET 소자(200)에 대한 열적 산화 공정은, 약 400℃ 내지 약 600℃의 범위의 온도로, 약 1atm 내지 약 20atm의 범위의 압력 하에서, H2O 반응 기체에서 수행된다. 산화 공정 이후에, 제1 및 제3 반도체 산화물 피쳐들(322 및 326)을 제거하기 위해 클리닝 공정이 수행된다. 클리닝 공정은 희석된 플루오르화 수소(diluted hydrofluoric; DHF)산을 이용하여 수행될 수 있다.
본 예시에서, 제2 반도체 산화물 피쳐들(324)은, 제2 반도체 재료층(214)의 최상단면으로부터 바닥면까지 수평 치수(dimension)가 달라지면서 수직 방향으로 연장된다. 본 예시를 발전시키면, 제2 반도체 산화물 피쳐들(324) 수평 치수는, 제1 너비 w1라고 언급된, 수평 치수의 최대치에 도달하고, 제2 반도체 산화물 피쳐들(324)의 최상단면 및 바닥면에 접근할 때, 0(zero)에 가깝게 감소하여, 단면도의 올리브(olive) 형태를 야기한다. 열적 산화 공정을 조정하는 것, 제2 반도체 재료층(214)의 조성(composition) 및 두께를 선택하는 것, 및 산화 온도를 조정하는 것에 의해, 제2 반도체 산화물 피쳐(324)의 타겟(target) 제2 너비 w2를 달성하며, 이는 게이트 채널이 게이트 영역 아래에 있도록 정의될 제1 핀 구조물(220)의 제3 반도체 재료층(216)에 적절한 압박(stress)을 가하는데, 이것은 추후 설명될 것이다.
일 실시예에서, 제2 반도체 재료층(214)은 실리콘 게르마늄(SiGex1)을 포함하고, 제1 및 제3 반도체 재료층들(212 및 216)은 양자 모두 실리콘(Si)을 포함한다. 아래첨자 x1은 제1 Ge 원자 퍼센트 조성이고, 이것은 미리 결정된 볼륨 확장 타겟을 충족시키도록 조절될 수 있다. 일 실시예에서, x1은 약 20% 내지 약 85%의 범위에서 선택된다. SiGex1층(214)의 외부층은 열적 산화 공정에 의해 산화되고, 이에 의해 실리콘 게르마늄 산화물(SiGeO) 피쳐(324)를 형성한다. SiGeO 피쳐(324)의 제2 너비 w2는 약 3㎚ 내지 약 10㎚의 범위에 있다. SiGex1층(214)의 중심부는 제2 Ge 조성 x2로 변화되며, 이는 x1보다 훨씬 크다. SiGex2의 중심부의 크기 및 형태는, 열적 산화 온도 및 시간과 같은 공정 조건들에 따라 달라진다. 또한, 중심부의 제2 Ge 조성 x2는, 최상단부, 바닥부, 좌측부, 및 우측부와 같은 다른 부분들보다 크다.
도 1과, 도 6a 내지 도 6b를 참조하면, 방법(100)은, NFET(200A) 및 PFET(200B) 양자 모두에서, 트렌치(230)를 채우는 것을 포함하는, 기판(210) 위에 유전층(410)을 퇴적하는 단계(110)로 진행한다. 우선, 선택적인 습식 식각과 같은 식각 공정에 의해 패터닝된 OHM층(310)이 제거된다. 유전층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적절한 재료들, 또는 이들의 조합을 포함할 수 있다. 유전층(410)은 CVD, 물리적 증기 증착(physical vapor deposition; PVD), ALD, 열적 산화, 다른 적절한 기법들, 또는 이들의 조합에 의해 퇴적될 수 있다.
도 1과, 도 7a 내지 도 7b를 참조하면, 방법(100)은, NFET(200A)를 패터닝된 하드 마스크(hard mask; HM)층(415)으로 덮는 것과, PFET 소자(200B)에 제3 핀 구조물(440)을 형성하는 단계(112)로 진행한다. 패터닝된 HM층(415)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드, 또는 임의의 다른 적절한 유전체를 포함할 수 있다. 패터닝된 HM층(415)은, 단계(106)의 패터닝된 OHM층(310)의 형성과 유사하게 형성될 수 있다. 본 실시예에서, 패터닝된 HM층(415)은 NFET 소자(200A)를 덮고, PFET 소자(200B)를 덮지 않은 채로 둔다.
PFET 소자(200B)에서, 제1 핀 구조물(220)의 제3 반도체 재료층(216)은, 선택적인 습식 식각, 선택적인 건식 식각, 또는 이들의 조합과 같은 적절한 식각 공정에 의해 리세스(recess)된다. 본 실시예에서, 리세스 공정은, 공정 통합 유연성 획득을 위해, 잔여 제3 반도체 재료층(216)이 제1 높이 h1을 갖고 남겨지도록 제어된다. 제4 반도체 재료층(430)이 그 후 리세스된 제3 반도체 재료층 위에 퇴적되어 제3 핀 구조물(440)을 형성한다. 제4 반도체 재료층(430)은 에피택셜 성장에 의해 퇴적될 수 있다. 에피택셜 공정은 CVD 증착 기법들, 분자빔 에피택시, 및/또는 다른 적절한 공정들을 포함할 수 있다. 제4 반도체 재료층(430)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP), 또는 다른 적절한 재료들을 포함할 수 있다. 본 실시예에서, 제4 반도체 재료층(430)은 제2 반도체 재료층(214), SiGe와 동일하다. 따라서, 제3 핀 구조물(440)은, 제3 핀 구조물(440)의 상위부로서의 제4 반도체 재료층(430), 제3 핀 구조물(440)의 상위 중간부로서의 제3 반도체 재료층(216), 제3 핀 구조물(440)의 하위 중간부로서의 제2 반도체 재료층(214), 및 제3 핀 구조물(440)의 바닥부로서의 제1 반도체 재료층(212)을 갖도록 형성된다.
CMP 공정은 과잉 제4 반도체 재료층(430)을 제거하고 PFET 소자(200B)의 최상단면을 평탄화하기 위해 그 이후에 수행될 수 있다. NFET 소자(200A)의 HM층(415)은, 습식 식각, 건식 식각, 또는 이들의 조합과 같은 적절한 식각 공정에 의해 제거된다.
도 1과, 도 8a 내지 도 8d를 참조하면, 방법(100)은, NFET 소자(200A) 및 PFET 소자(200B) 양자 모두에서 유전층(410)을 리세스하는 단계(114)로 진행한다. 우선, 선택적인 습식 식각 또는 선택적인 건식 식각과 같은 적절한 식각 공정에 의해 NFET 소자(200A)로부터 패터닝된 HM층(415)이 제거된다. 유전층(410)은 그 후 NFET 소자(200A) 및 PFET 소자(200B) 양자 모두에서 리세스되어, (NFET 소자(200A)의) 제1 핀 구조물(220)의 상위부 및 (PFET 소자(200B)의) 제3 핀 구조물(440)의 상위부를 노출시킨다. 본 실시예에서, 리세스 공정들은, 공정 통합 유연성 획득을 위해, 제1 거리 d1을 갖는, 제2 반도체 재료층(214) 위의 잔여 유전층(410)의 최상단면을 갖도록 제어된다. 본 실시예에서, 트렌치(230)의 잔여 유전층(410)은 얕은 트렌치 격리(shallow trench isolation; STI) 피쳐들을 형성한다.
일부 실시예들에서, SRAM FinFET 소자(200)는 소스/드레인(source/drain; S/D) 영역들 및 게이트 영역들을 포함한다. 실시예를 발전시키면, S/D 영역들 중 하나는 소스 영역이고, S/D 영역들 중 다른 하나는 드레인 영역이다. S/D 영역들은 게이트 영역에 의해 분리된다. 더 나은 설명을 위한 명확성을 위해, NFET 소자(200A)의 S/D 영역들 및 게이트 영역들은 제1 S/D 영역들(450A) 및 제1 게이트 영역들(460A)이라고 언급하고; PFET 소자(200B)의 S/D 영역들 및 게이트 영역들은 제2 S/D 영역들(450B) 및 제2 게이트 영역들(460B)이라고 언급한다.
도 9a를 참조하면, NFET 소자(200A)에서, 제1 S/D 영역들(450A)은 제1 게이트 영역들(460A)에 의해 분리된다. 본 실시예에서, 제1 S/D 영역(450A)은 제1 서브세트(subset)의 제1 S/D 영역들(450AA) 및 제2 서브세트의 제1 S/D 영역들(450AB)을 포함한다. 제1 서브세트의 제1 S/D 영역들(450AA)은 제1 영역(312)에 형성되고, 제2 서브세트의 제1 S/D 영역들(450AB)은 제1 영역(312) 및 제2 영역(314) 양자 모두에 형성되므로, 제1 영역(312)이 중앙에 위치하고 제2 영역(314)은 제1 영역(312) 옆에 대칭적으로 위치한다. 제1 게이트 영역들(460A)은 제2 영역(314)에 형성된다. 제2 영역(314)은 제2 핀 구조물(320)을 포함한다. 제1 영역(312)은 제1 핀 구조물(220)을 포함한다.
본 실시예에서, 제1 영역(312)의 제2 반도체 재료층(214)은 앵커(anchor)(470)라고 언급된다. 제2 서브세트의 제1 S/D 영역(450AB)은 제1 간격(space) s1을 갖는다. 앵커(470)의 너비와 제1 간격 s1 사이의 차이는 제2 간격 s2이다. 제2 간격 s2는 제1 간격 s1의 약 10% 내지 약 25%의 범위에 있다. 앵커(470)는, 2개의 제1 게이트 영역들(460A) 마다, 또는 3개의 제1 게이트 영역들(460A) 마다, 또는 4개의 제1 게이트 영역들(460A) 마다 등과 같이, 주기적인 방식으로, 2개의 제1 게이트 영역들(460A) 사이에 있도록 설계된다.
도 9b를 참조하면, PFET 소자(200B)에서, 제2 S/D 영역들(450B)은 제2 게이트 영역들(460B)에 의해 분리된다. 제2 S/D 영역들(450B) 및 제2 게이트 영역(460B)은 제1 영역(312)에 형성된다. 제1 영역(312)은 제1 핀 구조물(220)을 포함한다.
도 1과, 도 10a 내지 도 10b를 참조하면, 방법(100)은, 제1 및 제2 게이트 영역들(460A 및 460B)에서, 게이트 스택(stack)(510) 및 게이트 스택(510)의 측벽들 상의 측벽 스페이서들(520)을 형성하는 단계(116)로 진행한다. 게이트 라스트(gate-last) 공정을 이용하는 일 실시예에서, 게이트 스택(510)은 더미(dummy) 게이트이며 후속 단계에서 최종 게이트 스택에 의해 대체될 것이다. 특히, 더미 게이트 스택들(510)은, 소스들/드레인들 형성 동안의 S/D 활성화를 위한 열적 어닐링과 같은 높은 열적 온도 공정들 이후에, 하이 k 유전층(HK) 및 금속 게이트 전극(MG)에 의해 추후 대체될 것이다. 더미 게이트 스택(510)은 기판(210) 상에 형성되며, 제1 게이트 영역(460A)의 제2 핀 구조물(320) 및 제2 게이트 영역(460B)의 제3 핀 구조물(440) 위에 부분적으로 배치된다. 일 실시예에서, 더미 게이트 스택(510)은 유전층(512), 전극층(514), 및 게이트 하드 마스크(gate hard mask; GHM)(516)를 포함한다. 더미 게이트 스택(510)은 퇴적 및 패터닝을 포함하는 적절한 과정에 의해 형성된다. 패터닝 공정은 리소그래피 및 식각을 또한 포함한다. 여러 예시들에서, 퇴적은, CVD, 물리적 증기 증착(PVD), ALD, 열적 산화, 다른 적절한 기법들, 또는 이들의 조합을 포함한다. 리소그래피 공정은, 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀 온(spin-on) 코팅), 소프트 베이킹(baking), 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 성장, 린싱(rinsing), 건조(예를 들어, 하드 베이킹), 다른 적절한 공정들, 및/또는 이들의 조합들을 포함한다. 식각 공정은, 건식 식각, 습식 식각, 및/또는 다른 식각 방법들(예를 들어, 반응성 이온 식각)을 포함한다.
유전층(512)은 실리콘 산화물을 포함한다. 대안으로 또는 추가적으로, 유전층(512)은 실리콘 질화물, 하이 k 유전체, 또는 다른 적절한 재료를 포함할 수 있다. 전극층(514)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. GHM(516)은 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 카바이드와 같은 적절한 유전체를 포함한다. 측벽 스페이서들(520)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 또는 이들의 조합들과 같은 유전체를 포함할 수 있다. 측벽 스페이서들(520)은 다수의 층들을 포함할 수 있다. 측벽 스페이서들(520)에 대한 일반적인 형성 방법들은, 게이트 스택(510) 위에 유전체를 퇴적하는 것, 및 그 후 유전체를 이방성으로 에칭 백(etching back) 하는 것을 포함한다. 에칭 백 공정은 식각 선택성, 유연성, 및 원하는 과다 식각(overetch) 제어를 획득하기 위해 다중 단계 식각을 포함할 수 있다.
도 1과, 도 10a 내지 도 10b를 다시 참조하면, 방법(100)은, 제1 S/D 영역들(450A)에 제1 S/D 피쳐들(610A)을 형성하고, 제2 S/D 영역들(450B)에 제2 S/D 피쳐들(610B)을 형성하는 단계(118)로 진행한다. 일 실시예에서, 제1 S/D 피쳐들(610A)은, 제1 서브세트의 제1 S/D 영역(450AA)의 제1 핀 구조물들(220) 및 제2 서브세트의 제1 S/D 영역(450AB)의 제2 핀 구조물들(320)의 상위부의 일부분을 리세스하는 것에 의해 형성된다. 제2 S/D 피쳐들(610B)은 제2 S/D 영역(450B)의 제3 핀 구조물들(440)의 상위부의 일부분을 리세스하는 것에 의해 형성된다. 일 실시예에서, 제1 핀 구조물(220), 제2 핀 구조물(320), 및 제3 핀 구조물(440)은 하나의 식각 공정에서 리세스된다. 다른 실시예에서, 제1 핀 구조물(220), 제2 핀 구조물(320), 및 제3 핀 구조물(440)은 상이한 식각 공정들에서 리세스된다. 본 실시예에서, 공정 통합 유연성 획득을 위해, 리세스 공정은, 제1 핀 구조물(220) 및 제2 핀 구조물(320)에 제3 반도체 재료층(216)의 일부분이 남고, 제3 핀 구조물(440)에 제4 반도체 재료층(430)의 일부분이 남도록 제어된다.
제1 S/D 피쳐들(610A) 및 제2 S/D 피쳐들(610B)은 그 후 제1 서브세트의 제1 S/D 영역(450AA)의 리세스된 제1 핀 구조물(220), 제2 서브세트의 제1 S/D 영역(450AB)의 리세스된 제2 핀 구조물(320), 제2 S/D 영역(450B)의 리세스된 제3 핀 구조물(440) 상에서 에피택셜 성장한다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 재료를 포함한다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은 하나 이상의 에피택시 또는 에피택셜(에피) 공정들에 의해 형성될 수 있다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은, 에피 공정들 동안에 인시튜(in-situ) 도핑되는 것과 같이, 또한 도핑될 수 있다. 대안으로, 제1 및 제2 S/D 피쳐들(610A 및 610B)은 인시튜 도핑되지 않고, 제1 및 제2 S/D 피쳐들(610A 및 610B)을 도핑하기 위해 주입 공정들(즉, 접합(junction) 주입 공정)이 수행된다.
일 실시예에서, 제1 S/D 피쳐들(610A)은, 제1 S/D 피쳐들(610A)의 하위부로서의 Si:Cz를 형성하기 위해 탄소로 도핑된 에피택셜 성장된 Si층, 및 제1 S/D 피쳐들(610A)의 상위부로서의 Si:P를 형성하기 위해 인으로 도핑된 에피택셜 성장된 Si층에 의해 형성되며, 여기서 z는 탄소 원자 퍼센트 조성이다. 일 실시예에서, z는 약 0.5% 내지 약 1.5%의 범위에 있다. Si:Cz는 약 5㎚ 내지 약 15㎚의 범위의 두께를 갖는다. Si:P는 약 20㎚ 내지 약 35㎚의 범위의 두께를 갖는다. 다른 실시예에서, 제2 S/D 피쳐들(610B)은, SiGeαB를 형성하기 위해 붕소로 도핑된 에피택셜 성장된 SiGe층에 의해 형성되며, 여기서 α는 게르마늄 원자 퍼센트 조성이다. 일 실시예에서, α는 약 60% 내지 약 100%의 범위에 있다.
도 1과, 도 11a 내지 도 11b를 참조하면, 방법(100)은, 더미 게이트 스택들(510)의 갭(gap)들 사이에서 기판(210) 상에 층간 유전(interlayer dielectric; ILD)층(720)을 형성하는 단계(120)로 진행한다. ILD층(720)은 실리콘 산화물, 실리콘 산화질화물, 로우 k 유전체, 또는 다른 적절한 유전체들을 포함한다. ILD층(720)은 단일층 또는 대안적인 다수의 층들을 포함할 수 있다. ILD층(720)은 CVD, ALD, 및 스핀 온(SOG)와 같은 적절한 기법에 의해 형성된다. 과잉 ILD층(720)을 제거하고 SRAM FinFET 소자(200)의 최상단면을 평탄화하기 위해, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 그 이후에 수행될 수 있다.
도 1과, 도 11a 내지 도 11b를 또한 참조하면, 방법(100)은, 하나 이상의 제1 게이트 트렌치(810A)를 형성하기 위해 제1 게이트 영역(460A)에서, 그리고 하나 이상의 제2 게이트 트렌치(810B)를 형성하기 위해 제2 게이트 영역(460B)에서, 더미 게이트 스택들(510)을 제거하는 단계(122)로 진행한다. 제2 핀 구조물(320)의 상위부는 제1 게이트 트렌치(810A)에서 노출되고, 제3 핀 구조물(440)의 상위부는 제2 게이트 트렌치(810B)에서 노출된다. 더미 게이트 스택들(510)은, 제1 게이트 트렌치(810A)의 제3 반도체 재료층(216) 및 제2 게이트 트렌치(810B)의 제4 반도체 재료층(430)에 관하여, 적절한 식각 선택성을 갖도록 설계된 (선택적 습식 식각 또는 선택적 건식 식각과 같은) 식각 공정에 의해 제거된다. 식각 공정은 각각의 식각액들을 갖는 하나 이상의 식각 단계들을 포함할 수 있다. 게이트 하드 마스크층(516) 및 스페이서들(520)도 또한 제거된다. 대안으로, 더미 게이트 스택(510)은, 포토리소그래피 패터닝 및 식각 공정을 포함하는 일련의 공정들에 의해 제거될 수 있다.
도 1과, 도 12a 내지 도 12b를 참조하면, 방법(100)은, 제1 게이트 트렌치(810A)의 제2 핀 구조물(320)의 일부분 및 제2 게이트 트렌치(810B)의 제3 핀 구조물(440)의 일부분 위를 각각 감싸는 제1 및 제2 하이 k/금속 게이트(HK/MG) 스택들(910A 및 910B)을 기판(210) 위에서 형성하는 단계(124)로 진행한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)은 게이트 유전층 및 게이트 유전층 상의 게이트 전극을 포함한다. 일 실시예에서, 게이트 유전층은 높은 유전율(HK 유전층-본 실시예의 열(thermal) 실리콘 산화물의 유전율보다 큼)을 갖는 유전체층을 포함하고, 게이트 전극은 금속, 금속 합금, 또는 금속 실리사이드를 포함한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)의 형성은, 여러 게이트 재료들을 형성하기 위한 퇴적들, 및 과잉 게이트 재료들을 제거하고 NFET 소자(200A) 및 PFET 소자(200B)의 최상단면을 평탄화하기 위한 CMP 공정을 포함한다.
일 실시예에서, 게이트 유전층은, 원자층 증착(atomic layer deposition; ALD), CVD, 열적 산화 또는 오존(ozone) 산화와 같은 적절한 방법에 의해 퇴적된 계면층(interfacial layer; IL)을 포함한다. IL은 산화물, HfSiO, 및 산화질화물을 포함한다. HK 유전층은, ALD, CVD, 금속 유기 CVD(metal-organic CVD; MOCVD), 물리적 증기 증착(PVD), 다른 적절한 기법, 또는 이들의 조합과 같은 적절한 기법에 의해 IL 상에 퇴적된다. HK 유전층은, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산화질화물들(SiON), 또는 다른 적절한 재료들을 포함할 수 있다. 게이트 유전층들은, 제1 게이트 영역(460A)의 제2 핀 구조물들(320)의 상위부 및 제2 게이트 영역(460B)의 제3 핀 구조물들(440)의 상위부를 감싼다.
금속 게이트(metal gate; MG) 전극은 단일층, 또는 대안으로, 소자 성능을 향상시키기 위한 일 함수(work function)를 갖는 금속층(일 함수 금속층), 라이너층, 전착층, 접착층, 및 금속, 금속 합금, 또는 금속 실리사이드의 전도층의 여러 조합들과 같은, 다중층 구조물을 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 재료들, 또는 이들의 조합을 포함할 수 있다. MG 전극은 ALD, PVD, CVD, 또는 다른 적절한 공정에 의해 형성될 수 있다. MG 전극은 상이한 금속층들을 이용하여 NFET(200A) 및 PFET(200B)에 대해 개별적으로 형성될 수 있다. CMP 공정은 과잉 MG 전극을 제거하기 위해 수행될 수 있다.
도 13a를 참조하면, NFET 소자(200A)에서, 제1 게이트 영역(460A)은, 제2 핀 구조물(320)의 상위부 위를 감싸는 제1 HM/MG(910A)를 포함한다. 제2 핀 구조물(320)는, 제2 핀 구조물(320)의 상위부로서의 제3 반도체 재료층(216), 제2 핀 구조물(320)의 중간부로서의 제2 반도체 재료층(214)(제2 반도체 재료층(214)의 외부층에 반도체 산화물 피쳐(324)가 있음), 및 제2 핀 구조물(320)의 바닥부로서의 제1 반도체 재료층(212)을 포함한다. 따라서, 제2 핀 구조물(320)의 제2 반도체 산화물 피쳐(324)를 형성하는 동안에, 제1 게이트 영역(460A)에 적절한 스트레인(strain)이 유도되고, 이것은 제1 게이트 영역(460A)의 채널 영역의 이동성을 증가시킬 것이다. 본 실시예에서, 주기적인 방식으로 앵커들(470)을 구비한 제2 서브세트의 제1 S/D 영역(450AB)은 제1 게이트 영역(460A)에 유도된 스트레인 및 채널 영역의 이동성을 향상시킬 것이다. 제2 간격 s2는, 앵커(470)에 의해 제1 HK/MG(910)에 유도된 계면 상태들과 같은 악영향을 피하기 위해, 앵커(470)와 제1 게이트 영역(460A) 사이에 적절한 분리를 제공한다.
도 13b를 참조하면, PFET 소자(200B)에서, 제2 S/D 영역(450B)은 제2 게이트 영역(460B)에 의해 분리된다. 제2 게이트 영역(460B)은, 제3 핀 구조물(440)의 상위부 위를 감싸는 제2 HK/MG(910B)를 포함한다. 제3 핀 구조물(440)은, 제3 핀 구조물(440)의 상위부로서의 제4 반도체 재료층(430), 제3 핀 구조물(440)의 상위 중간부로서의 제3 반도체 재료층(216), 제3 핀 구조물(440)의 하위 중간부로서의 제2 반도체 재료층(214), 및 제3 핀 구조물(440)의 바닥부로서의 제1 반도체 재료층(212)을 포함한다.
SRAM FinFET 소자(200)는 당업계에 알려진 여러 피쳐들 및 영역들을 형성하기 위해 추가적인 CMOS 또는 MOS 기술 처리(processing)를 겪을 수 있다. 예를 들어, 후속 처리는, 하나 이상의 SRAM FinFET 전계 효과 트랜지스터들을 포함하는 기능적인 회로를 형성하기 위해 여러 피쳐들을 연결하도록 구성된, 기판(210) 상의 여러 콘택들/비아들/라인들 및 다중층들 상호연결 피쳐들(예를 들어, 금속층들 및 층간 유전체들)을 형성할 수 있다. 예시를 발전시키면, 다중층 상호연결은, 비아들 또는 콘택들과 같은 수직 상호연결들, 및 금속 라인들과 같은 수평 상호연결들을 포함한다. 여러 상호연결 피쳐들은, 구리, 텅스텐, 및/또는 실리사이드를 포함하는 여러 전도성 재료들을 구현할 수 있다. 일 예시에서, 구리 관련 다중층 상호연결 구조물을 형성하기 위해 다마신(damascene) 및/또는 이중 다마신 공정이 이용된다.
방법(100) 이전에, 그 동안에, 및 그 이후에 추가적인 동작들이 구현될 수 있고, 전술한 일부 동작들은 방법의 다른 실시예들에 대해 대체 또는 제거될 수 있다.
전술한 바에 기초하여, 본 발명은 SRAM FinFET의 구조물들을 제공한다. 구조물들은, 게이트 영역에 효율적인 스트레인을 유도하여 소자 성능을 향상시키기 위해, 볼륨 확장 기법 및 NFET 소자의 주기적 앵커 구조물들을 채택한다.
전술한 내용은 당업자가 본 발명의 양상들을 더 잘 이해할 수 있도록 하기 위해, 몇몇 실시예들의 특징들의 개요를 서술한다. 당업자는, 본원에서 소개된 실시예들과 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해, 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 발명을 쉽게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 그러한 균등 해석들은 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점과, 본 발명의 정신 및 범위로부터 벗어나지 않으면서 본원에서 여러 변경들, 대체들, 및 변형들을 만들 수 있다는 점을 인식할 것이다.

Claims (20)

  1. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 소자에 있어서,
    n형 FinFET(NFET) 영역 및 p형 FinFET(PFET) 영역을 갖는 기판;
    상기 NFET 영역 내의 상기 기판 위에 있는 제1 핀 구조물;
    상기 NFET 영역 내의 상기 기판 위에 있는 제2 핀 구조물;
    상기 PFET 영역 내의 상기 기판 위에 있는 제3 핀 구조물;
    상기 제1 핀 구조물의 일부분 위를 감싸면서, 상기 NFET 영역 내의 상기 기판 위에 있는 제1 하이 k(high-k; HK)/금속 게이트(metal gate; MG) 스택;
    리세스된 제1 핀 구조물 위에 있고, 상기 제1 HK/MG 스택에 인접해 있는 제1 서브세트의 소스/드레인(source/drain; S/D) 피쳐(feature)들;
    리세스된 제2 핀 구조물 주위에 있고, 또다른 제1 HK/MG 스택에 인접해 있으며, 부분적으로 상기 리세스된 제2 핀 구조물 위에 있고, 부분적으로 상기 리세스된 제1 핀 구조물 위에 있는 제2 서브세트의 S/D 피쳐들;
    상기 제3 핀 구조물의 일부분 위를 감싸면서, 상기 PFET 영역 내의 상기 기판 위에 있는 제2 HK/MG 스택; 및
    상기 PFET 영역 내의 리세스된 제3 핀 구조물 위에 있고, 상기 제2 HK/MG 스택에 인접해 있는 제2 S/D 피쳐들
    을 포함하는 핀형 전계 효과 트랜지스터(FinFET) 소자.
  2. 제1항에 있어서, 상기 제1 핀 구조물은,
    상기 제1 핀 구조물의 상위부로서의 제1 반도체 재료층; 및
    상기 제1 핀 구조물의 하위부로서의 제2 반도체 재료층으로서, 상기 제2 반도체 재료층의 외부층에 반도체 산화물 피쳐가 있는 것인, 상기 제2 반도체 재료층
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  3. 제1항에 있어서, 상기 제2 핀 구조물은,
    상기 제2 핀 구조물의 상위부로서의 제1 반도체 재료층; 및
    상기 제2 핀 구조물의 하위부로서의 제2 반도체 재료층
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  4. 제1항에 있어서, 상기 제3 핀 구조물은,
    상기 제3 핀 구조물의 상위부로서의 제3 반도체 재료층;
    상기 제3 핀 구조물의 중간부로서의 제1 반도체 재료층; 및
    상기 제3 핀 구조물의 바닥부로서의 제2 반도체 재료층
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  5. 제2항에 있어서, 상기 제2 핀 구조물 위에 형성된 상기 제2 서브세트의 제1 S/D 피쳐들은 상기 제1 핀 구조물의 상기 반도체 산화물 피쳐에 의해 둘러싸여 있는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  6. 제3항에 있어서, 상기 제2 핀 구조물을 둘러싸는 상기 반도체 산화물 피쳐의 너비는 상기 제1 핀 구조물의 너비의 10% 내지 25%의 범위에 있는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  7. 제1항에 있어서, 상기 제2 서브세트의 제1 S/D 피쳐들은, 2개, 또는 3개, 또는 4개의 제1 HK/MG 스택마다 상기 제1 HK/MG 스택에 인접하여 위치하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  8. 제1항에 있어서,
    상기 제1 반도체 재료층은 에피택셜층(Si)을 포함하고,
    상기 제2 반도체 재료층은 에피택셜 실리콘 게르마늄(SiGe)을 포함하고,
    상기 제2 산화물 피처는 실리콘 게르마늄 산화물(SiGeO)을 포함하며,
    상기 제3 반도체 재료층은 에피택셜 실리콘을 포함한 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 서브세트들의 제1 S/D 피쳐들은 에피택셜 성장 반도체 재료들을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  10. 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 소자에 있어서,
    n형 핀형 전계 효과 트랜지스터(NFET) 영역 및 p형 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판;
    상기 NFET 영역 내의 상기 기판 위에 있는 제1 핀 구조물로서, 상기 제1 핀 구조물은,
    상기 제1 핀 구조물의 상위부로서의 에피택셜 실리콘(Si)층; 및
    상기 제1 핀 구조물의 하위부로서의 에피택셜 실리콘 게르마늄(SiGe)으로서, 상기 에피택셜 실리콘 게르마늄(SiGe)의 외부층에 실리콘 게르마늄 산화물(SiGeO) 피쳐가 있는 것인, 상기 에피택셜 실리콘 게르마늄(SiGe)
    을 포함하는 것인, 상기 제1 핀 구조물;
    상기 NFET 영역 내의 상기 기판 위에 있는 제2 핀 구조물로서, 상기 제2 핀 구조물은,
    상기 제2 핀 구조물의 상위부로서의 에피택셜 실리콘(Si)층; 및
    상기 제2 핀 구조물의 하위부로서의 에피택셜 실리콘 게르마늄(SiGe)
    을 포함하는 것인, 상기 제2 핀 구조물;
    상기 PFET 영역 내의 상기 기판 위에 있는 제3 핀 구조물로서, 상기 제3 핀 구조물은,
    상기 제3 핀 구조물의 상위부로서의 에피택셜 SiGe층;
    상기 제3 핀 구조물의 중간부로서의 에피택셜 Si; 및
    상기 제3 핀 구조물의 바닥부로서의 또다른 에피택셜 SiGe층
    을 포함하는 것인, 상기 제3 핀 구조물;
    상기 제1 핀 구조물의 일부분 내의 제1 서브세트의 제1 소스/드레인(source/drain; S/D) 영역들;
    상기 제1 핀 구조물에 의해 둘러싸여 있는, 상기 제2 핀 구조물의 일부분 내의 제2 서브세트의 제1 S/D 영역들; 및
    상기 제3 핀 구조물의 일부분 내의 제2 S/D 영역들
    을 포함하는, 정적 랜덤 액세스 메모리(SRAM) 핀형 전계 효과 트랜지스터(FinFET) 소자.
  11. 제7항에 있어서,
    상기 제1 서브세트의 제1 S/D 영역들 또는 상기 제2 서브세트의 제1 S/D 영역들에 의해 분리되어 있는, 상기 제1 핀 구조물의 일부분 내의 제1 게이트 영역; 및
    상기 제1 핀 구조물의 상위부의 일부분 위를 감싸고 있는, 상기 제1 게이트 영역 내의 제1 하이 k(high-k)/금속 게이트 스택
    을 더 포함하는, 정적 랜덤 액세스 메모리(SRAM) 핀형 전계 효과 트랜지스터(FinFET) 소자.
  12. 제11항에 있어서, 상기 제2 서브세트의 S/D 피처들 2개의 제1 HK/MG 스택마다 상기 제1 HK/MG 스택에 인접하여 위치하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  13. 제11항에 있어서, 상기 제2 서브세트의 S/D 피처들 3개의 제1 HK/MG 스택마다 상기 제1 HK/MG 스택에 인접하여 위치하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  14. 제11항에 있어서, 상기 제2 서브세트의 S/D 피처들 4개의 제1 HK/MG 스택마다 상기 제1 HK/MG 스택에 인접하여 위치하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  15. 제11항에 있어서, 상기 제2 핀 구조물을 둘러싸는 상기 반도체 산화물 피쳐의 너비는 상기 제1 핀 구조물의 너비의 10% 내지 25%의 범위에 있는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  16. 제11항에 있어서,
    상기 제2 S/D 영역들에 의해 분리되어 있는, 상기 제3 핀 구조물의 일부분 내의 제2 게이트 영역; 및
    상기 제3 핀 구조물의 상위부의 일부분 위를 감싸고 있는, 상기 제2 게이트 영역 내의 제2 하이 k(high-k)/금속 게이트 스택
    을 더 포함하는 핀형 전계 효과 트랜지스터(FinFET) 소자.
  17. 제10항에 있어서, 상기 제1 및 제2의 제2 S/D 피처들은 에피택셜로 성장된 반도체 재료들을 포함한 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자.
  18. 방법에 있어서,
    n형 핀형 전계 효과 트랜지스터(NFET) 영역 및 p형 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계;
    상기 NFET 영역 및 상기 PFET 영역 내에 제1 핀 구조물을 형성하는 단계로서, 상기 제1 핀 구조물은,
    상기 제1 핀 구조물의 상위부로서의 제1 에피택셜 반도체 재료층;
    상기 제1 핀 구조물의 중간부로서의 제2 에피택셜 반도체 재료층; 및
    상기 제1 핀 구조물의 바닥부로서의 제3 반도체 재료층
    을 포함하는 것인, 상기 제1 핀 구조물 형성 단계;
    상기 NFET 영역의 제1 게이트 영역 내의 상기 제1 핀 구조물을 노출시키기 위해, 상기 NFET 영역 및 상기 PFET 영역 위에 패터닝된 산화 하드 마스크(oxidation-hard-mask; OHM)를 형성하는 단계;
    제2 핀 구조물들을 형성하기 위해, 상기 제1 핀 구조물 내의 상기 제2 에피택셜 반도체 재료층의 외부층에 반도체 산화물 피쳐를 형성하도록 어닐링을 적용하는 단계;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물 사이에 유전층을 퇴적하는 단계;
    상기 NFET 영역을 하드 마스크층으로 덮으면서 상기 PFET 영역 내에 제3 핀 구조물을 형성하는 단계;
    상기 NFET 영역 및 상기 PFET 영역 둘 다 내에 있는 상기 유전층을 리세스하는 단계;
    상기 NFET 영역 내의 제1 게이트 영역 및 상기 PFET 영역 내의 상기 제2 핀 구조물에서의 제2 게이트 영역 내에 더미 게이트들을 형성하는 단계;
    상기 NFET 영역 내의 상기 제1 핀 구조물 및 상기 제2 핀 구조물에서의 제1 소스/드레인(source/drain; S/D) 영역 내에 제1 S/D 피쳐(feature)들을 형성하는 단계; 및
    상기 PFET 영역 내의 상기 제3 핀 구조물에서의 제2 S/D 영역 내에 제2 S/D 피쳐를 형성하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서,
    상기 제1 게이트 영역 내의 상기 제1 핀 구조물의 상위부 위를 감싸고 있는, 상기 NFET 영역 내의 제1 하이 k/금속 게이트(high-k/metal gate; HK/MG)로 상기 더미 게이트들을 대체하는 단계; 및
    제2 게이트 영역 내의 상기 제2 핀 구조물의 상위부 위를 감싸고 있는, 상기 PFET 영역 내의 제2 HK/MG로 상기 더미 게이트들을 대체하는 단계
    를 더 포함하는, 방법.
  20. 제18항에 있어서, 상기 제3 핀 구조물을 형성하는 단계는,
    상기 제1 핀 구조물의 상위부를 리세싱하는 단계; 및
    상기 리세싱된 제1 핀 구조물 위에서 반도체층을 에피택셜로 성장시키는 단계
    를 포함한 것인, 방법.
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