KR100591770B1 - 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents

반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명의 플래쉬 메모리 소자 서로 다른 결정면에서 유래된 상부면 및 측면으로 이루어진 반도체 핀을 포함한다. 상기 플래쉬 메모리 소자는 상기 반도체 핀의 측면 및 상부면에 형성된 서로 다른 두께의 절연막들, 상기 절연막들 상에 차례로 형성된 저장 전극, 게이트 절연막 및 제어 게이트 전극을 포함한다. 얇은 절연막은 그것을 통해서 전하의 주입 또는 방출이 가능하게 하고, 두꺼운 절연막은 커플링 비율을 증가시킨다. 따라서, 플래쉬 메모리 소자의 프로그래밍 또는 소거 동작의 효율을 증대시킬 수 있다.
핀 전계효과 트랜지스터, 불휘발성 메모리, 커플링 비율

Description

반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법{FLASH MEMORY DEVICE USING A SEMICONDUCTOR FIN AND METHOD FOR FABRICATING THE SAME}
도 1은 전형적인 플래시 메모리 소자를 개략적으로 도시한다.
도 2는 도 1의 전형적인 플래쉬 메모리 소자에서 여러 단자들에 대한 부유 게이트 전극의 용량성 커플링을 개략적으로 도시한다.
도 3은 격자의 회전에 의한 결정면{100}의 등가 결정면들을 도시한다.
도 4는 격자의 방향을 도시한다.
도 5는 서로 수직인 결정면 {100} 및 {110} 을 도시한다.
도 6은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자를 개략적으로 도시하는 평면도이다.
도 7은도 6의 I-I 선을 따라 절단했을 때의 플래쉬 메모리 소자를 개략적으로 보여주는 단면도이다.
도 8은 본 발명에 따른 플래쉬 메모리 소자를 개략적으로 도시하는 사시도이다.
도 9는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자를 개략적으로 도시하는 단면도이다.
도 10a 내지 도 14a는 공정 순서에 따른 주요 단계에서의 반도체 기판 일부 를 도시하는 평면도들이다.
도 10b 내지 도 14b는 도 10a 내지 도 14a에서 I-I 선을 따라 절단했을 때의 단면도들이다.
도 10c 내지 도 14c는 도 10a 내지 도 14a에서 II-II 선을 따라 절단했을 때의 단면도들이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자를 개략적으로 도시하는 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 핀을 이용한 반도체 소자들 및 그 형성 방법들에 관한 것이다.
지난 30년 동안, 실리콘을 기초로 한 집적회로장치, 특히, 금속-산화물 반도체(MOS) 장치 예를 들면 전계효과 트랜지스터(FET 또는 MOSFET)는 작업공정 당 비용(throughput)을 감소시키면서, 고속도, 고집적도 및 향상된 기능으로 제조되었다. 하지만, 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적인 고집접화가 요구됨에 따라, 트랜지스터 특성을 열화 시키는 여러 문제점들이 발생하고 있다. 예컨대, 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through), 드레인 기인 배리어 강하(DIBL:Drain Induced Barrier Lowering), 문턱 아래 변동(subthreshold swing) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 캐패시턴스 (접합 캐패시턴스) 증가, 누설 전류 증가 등의 문제들이 발생되고 있다.
이에, 반도체 핀(fin) 내에 채널이 형성되고, 반도체 핀 상에 게이트 절연막이 형성되고, 반도체 핀 주위에 게이트 전극이 형성되는 핀 전계효과 트랜지스터 (FinFET) 공정이 제안되고 있다. 반도체 핀에 형성된 채널이 있는 핀 전계효과 트랜지스터는 채널 길이를 50nm이하, 가령 약 10nm의 크기로 축소하는 것을 가능하게 하고 추가적인 집적 밀도와 속도의 향상을 가져오는 것이 기대되고 있다.
플래쉬 메모리 소자는 전기적으로 프로그램이 가능한 불휘발성 메모리 소자로서 페이지 단위 또는 다중 비트 단위의 프로그램 동작, 블록 단위 또는 섹터 단위의 소거 동작이 가능하여 속도 측면에서 매우 우수한 특성을 가진다. 이 같은 특성의 플래쉬 메모리 소자는 디지털 휴대전화, 디지털 카메라, 랜스위치, 노트북 컴퓨터의 PC 카드, 디지털 셋톱박스, 내장 컨트롤러 등과 같은 다양한 장치들에 사용된다.
도 1은 전형적인 플래시 메모리 소자를 개략적으로 도시한다. 도 1을 참조하면, 플래쉬 메모리 소자는 기판(11) 상에 적층된 게이트 구조를 포함한다. 적층 게이트 구조는 터널링 산화막(15), 부유 게이트 전극(17), 게이트 절연막(19) 및 제어 게이트 전극(21)을 포함한다. 적층 게이트 구조 양측의 기판에 소오스 영역(13S) 및 드레인 영역(13D)이 위치한다. 제어 게이트 전극(21), 소오스 영역(21D), 드레인 영역(21D) 및 기판(11)에 적절한 바이어스 전압이 인가되면, 전기적으로 격리된 부유 게이트 전극(17)은 전하로 충전 또는 방전이 되고, 이에 따 라 두 가지 수준(two level)으로 문턱전압의 변동이 발생하게 된다. 따라서 플래쉬 메모리 소자는 예컨대, 이진 정보(binary information)를 저장할 수 있는 메모리 소자로서의 동작을 할 수 있게 된다.
한편, 고성능, 고속도, 저소비 전력화 및 저비용을 유지하기 위해서는 반도체 소자의 지속적인 고집적화가 필요하다. 부유 게이트전극(15)의 충전 또는 방전은 파울러-노드하임 터널링(F-N 터널링) 또는 채널핫캐리어주입(CHCI)에 의해 이루어질 수 있다. F-N 터널링에 의한 방식의 경우, 제어 게이트 전극(21) 및 기판(11)에 높은 전압이 인가되어 이에 따라 전하가 터널링 절연막(13)을 뚫고 부유 게이트 전극(15)에 축적된다. 따라서, 터널링 절연막(13)은 전하의 터널링이 일어날 수 있는 정도로 얇아야 한다. 하지만, 터널링 절연막(13)이 너무 얇으면, 프로그램 또는 소거 동작보다 아주 낮은 바이어스 전압 또는 심지어 바이어스 전압이 인가되지 않아도 전하가 얇은 터널링 절연막을 통과하게 된다. 이와 같은 터널링 절연막(13)의 두께 제한은 플래쉬 메모리 소자의 특성은 플래쉬 메모리 소자의 고집적화를 방해하는 요인으로 작용하게 된다.
이에 씨모스(CMOS:Complementary Metal Oxide Semiconductor) 소자에서 활발히 연구되고 있는 반도체 핀을 이용한 플래쉬 메모리 소자에 적용하기 위한 노력들이 최근 시도되고 있다. 일 예로서 이종호에 의해 "FLASH MEMORY ELEMENT AND MANUFACTURING METHOD THEREOF"라는 명칭하에 미합중국에 출원되어 공개된 공개번호 2003/0042531 A1 호는 반도체 핀을 이용한 플래시 메모리 소자를 개시하고 있다. 이종호에 의한 특허출원에 개시된 바에 따르면, 반도체 핀은 산화막 마스크 를 사용하여 형성되며 따라서 반도체 핀의 양측면들이 활성영역으로 (즉, 채널로) 작용한다. 상기 이종호가 개시하는 발명은 플래쉬 메모리 소자의 축소(scaling down)에 관심을 두고 있다.
하지만, 플래쉬 메모리 소자의 축소(scaling down)와 관련하여 함께 고려해야 할 사항으로서, 프로그램 및 소거 동작의 효율이다. 이는 제어 게이트 전극 및 기판에 대한 부유 게이트 전극의 용량성 커플링(capacitive coupling)과 밀접한 관련이 있다. 도 2는 플래쉬 메모리 소자에서 다양한 단자들에 대한 부유 게이트 전극의 용량성 커플링을 개략적으로 도시한다. 부유 게이트 전극과 제어 게이트 전극, 기판, 소오스 영역 및 드레인 영역 사이의 캐패시턴스(capacitance)가 각각 CONO, CTOX, CSRC, CDRN 으로 각각 표시되어 있다. 비록 도면에는 나타나지 않았지만, 기판 및 부유 게이트 전극 사이의 캐패시터 성분은 터널링 산화막에 의한 성분 CTOX 뿐만 아니라 필드산화막에 의한 캐패시터 성분 CFOX 도 존재한다. 따라서 총 캐패시턴스 (CTOT)는 아래 수식 1로 주어진다.
CTOT = CONO + CTOX + CSRC + CDRN + CFOX -------------- 수식 1
부유 게이트 전극에 저장된 전하량 QFG 는 여러 단자들에 대한 바이어스의 미세 변화에 의해 변하지 않기 때문에 총 전하량은 아래의 수식 2로 주어진다.
QFG = 0 = CONO(VFG - VG) + CSRC(VFG - VS) + CDRN(VFG - VD) + CTOX(VG - VSUB)
-- 수식 2
여기서, 기판 바이어스는 고정된다는 것을 가정하였고 따라서 CTOX, CFOX 성분을 무시하였다.
부유 게이트 전극 전압 VFG 은 따라서, 제어 게이트 전극, 드레인 및 소오스 에 가해지는 바이어스 전압에 의한 커플링 비율(coupling ratio)에 의하여 간접적으로 결정되며 아래 수식 3으로 주어진다.
VFG = VG × GCR + VS × SCR + VD × DCR ----------- 수식 3,
여기서, GCR = CONO / CTOT, 이고, DCR = CDRN / CTOT 이고, SCR = CSRC / CTOT 이다.
따라서 프로그램 또는 제거 효율에 직접적인 영향을 주는 부유 게이트 전극 전압(VFG) 을 증가시키기 위해서는 수식 3의 우변 각 항의 커플링 비율을 증가시켜야 함을 알 수 있다. 특히 제어 게이트 전극에 가해지는 바이어스 전압 VG에 의한 부유 게이트 전극의 커플링 비율 GCR을 증가시키는 것이 하나의 방법이 될 수 있다. 그렇게 하기 위해서는 CTOT 을 낮추어야 함을 의미하며, 따라서, 터널링 절연막에 의한 캐패시턴스 기여 성분 CTOX 를 감소시키는 것이 필요하다.
이에 본 발명은 향상된 축소 특성 및 프로그램 또는 소거 효율을 가지는 플래쉬 메모리 소자 및 그 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는 반도체 핀을 이용한 플래쉬 메모리 소자를 제공한다. 본 발명의 상기 반도체 핀은 결정면이 서로 다른 상부면 및 측면을 포함한다. 상기 반도체 핀의 상부면 및 측면 상에 절연막이 위치하고 상기 절연막 상에 저장 전극이 위치하고 상기 저장 전극 상에 제어 게이트 전극이 위치한다.
상기 절연막은 상기 상부면 및 상기 측면 상에서 서로 다른 두께로 형성되어 있다. 바람직하게 상기 절연막은 열산화막이다. 상기 상부면 및 상기 측면이 서로 다른 결정면을 가지기 때문에, 상기 상부면 및 측면은 서로 다른 실리콘 원자 밀도를 가진다. 이에 따라, 상기 상부면 및 상기 측면 상에서 열산화막이 서로 다른 두께로 성장하게 된다. 이때, 상대적으로 두꺼운 열산화막을 통해서는 전하의 주입 또는 방출 (충전 또는 방전)이 일어나지 않고 상대적으로 얇은 열산화막을 통해서 전하의 주입 또는 방출이 일어나도록 상기 열산화막이 상기 상부면 및 상기 측면 상에 각각 다른 두께로 형성된다.
따라서, 상대적으로 얇은 절연막을 통해서 전하의 주입 또는 방출이 발생하게 된다. 한편, 상대적으로 두꺼운 절연막에 의해 제어 게이트에 의한 커플링 비율이 증가하게 되어 결국 프로그램 동작 또는 소거 동작 효율이 향상된다.
한편, 상기 저장 전극에 저장된 정보를 판독하기 위한 독출 동작의 경우, 상기 반도체 핀의 측면 및 상부면 모두에 채널이 형성되기 때문에 동작속도가 향상된다.
예컨대, 두꺼운 절연막은 얇은 절연막 두께의 약 1.3 배 내지 약 1.4 정도이 다. 이 경우, 상기 반도체 핀의 측면 및 상부면의 면적이 동일하다고 가정할 경우, 절연막이 상기 반도체 핀의 측면 및 상부면에 서로 다른 두께로 형성 될 때의 커플링 비율은 동일한 두께로 형성될 때의 커플링 비율에 대해서 약 7 내지 10% 정도 증가한다.
상기 반도체 핀은 실리콘 단결정으로 형성되거나, 실리콘-게르마늄 단결정으로 형성되거나, 또는 긴장된 실리콘 단결정 등으로 형성될 수 있다.
예컨대, 상기 반도체 핀의 상부면은 (abc) 결정면에서 유래하고 상기 반도체 핀의 측면은 (hkl) 결정면에서 유래한다. 이때, a, b, c는 동시에 0이 아닌 정수이고, h, k, l은 동시에 0이 아닌 정수이며, a, b, c 세트와 와 h, k, l 세트는 서로 동일한 정수가 최대 2개이다. 즉, 상기 반도체 핀의 상부면과 상기 반도체 핀의 측면은 결정학적으로 서로 등가적인 면이 아닌 서로 다른 면이다. 예컨대, 상기 상부면의 결정면이 {100} 이면 상기 측면의 결정면은 {110}이거나, 또는 그 반대, 즉 상기 상부면의 결정면이 {110} 이고 상기 측면의 결정면이 {100} 일 수 있다. 또, 상기 상부면의 결정면이 {111}이면 상기 측면의 결정면은 {110} 이거나 또는 그 반대의 경우일 수 있다. 또, 상기 상부면의 결정면이 {111}이면 상기 측면의 결정면은 {100} 이거나 또는 그 반대의 경우일 수 있다.
바람직하게는, 상기 상부면의 결정면은 {100} 이고 상기 측면의 결정면은 {110}이다. 따라서 열산화막은 상기 상부면보다 상기 측면 상에 상대적으로 더 두껍게 형성된다. 따라서, 이 경우, 상기 반도체 핀의 상부면 상의 상대적으로 얇은 열산화막을 통해서 전하의 주입 또는 방출이 발생하게 된다. 한편, 상기 측면상의 상대적으로 두꺼운 열산화막에 의해 제어 게이트에 의한 커플링 비율이 증가하게 되어 결국 프로그램 동작 또는 소거 동작 효율이 향상된다.
한편, 상기 저장 전극에 저장된 정보를 판독하기 위한 독출 동작의 경우, 상기 반도체 핀의 측면 및 상부면 모두에 채널이 형성된다. 따라서, 독출 동작 속도가 향상된다. 본 발명에 따르면 독출 동작시 채널로 작용하는 상부면 및 측면들의 결정면을 적절히 조절할 수 있기 때문에 최적의 속도를 상기 반도체 핀을 구성하는 측면 및 상부면의 결정면을 선택할 수 있다.
예컨대, 결정면 {110}의 상부면에 성장하는 열산화막의 두께가 약 70옹스트롬 정동이면 결정면 {110}의 측면들 상에 성장하는 열산화막의 두께는 약 85 내지 90 옹스트롬 정도이다. 따라서 이 경우, 모든 표면들에서 열산화막이 약 70 옹스트롬 정도로 성장했을 때와 비교해서 커플링 비율이 약 7 내지 10% 정도 증가한다.
상기 플래쉬 메모리 소자에서 상기 저장 전극은 도전체로서 실리콘으로 이루어지는 것이 바람직하다. 즉, 상기 저장 전극은 부유 게이트 전극이다. 이 경우 상기 플래쉬 메모리 소자는 부유 게이트형 플래쉬 메모리 소자이다.
또한, 상기 저장 전극은 절연체로서 전하를 트랩하는 질화막일 수 있다. 이 경우, 상기 플래쉬 메모리 소자는 부유 트랩형 플래쉬 메모리 소자, 즉, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)이다.
부유 트랩형 플래쉬 메모리 소자에 적용할 경우에 있어서, 상기 반도체 핀의 상부면에 형성된 절연막보다 상기 측면 상에 형성된 절연막이 더 얇은 것이 바람직하다. 예컨대, 상기 반도체 핀의 측면이 결정면 {100}을 나타내고 상기 반도체 핀 의 상부면이 {110}을 나타낸다. 따라서 이 경우 반도체 핀의 양측면 상의 얇은 절연막을 통해서 전하가 주입 또는 방출되는 것에 의해서 프로그램 또는 소거 동작이 일어날 것이다. 이 경우, 커플링 비율을 증가시키는 두꺼운 절연막이 반도체 핀의 상부면에 형성되기 때문에, 측면에 형성되는 것에 비해서 프로그램 또는 소거 동작 효율이 다소 떨어 질 수 있으나, 반도체 핀의 양측면들 상의 절연막을 통해서 전하의 주입 또는 방출이 일어나기 때문에 프로그램 또는 소거 동작 효율 감소가 보상될 것이다.
상기 목적을 달성하기 위하여 본 발명의 일 실시예는 플래쉬 메모리 소자 형성 방법을 제공한다. 이 방법은 서로 다른 결정면에서 유래된 상부면 및 측면을 포함하는 반도체 핀을 형성하고; 상기 측면 및 상부면 상에 제1 절연막 및 제2 절연막을 형성하고; 상기 제1 및 제2 절연막들 상에 저장 전극을 형성하고; 상기 저장 전극 상에 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 제어 게이트 전극을 형성하는 것을 포함한다.
상기 방법에서, 상기 반도체 핀을 형성하는 것은: {100} 결정면의 표면을 가지는 반도체 기판을 준비하고; 상기 측면이 {110} 결정면이 되도록 상기 반도체 기판을 식각하는 것을 포함하여 이루어지는 것이 바람직하다. 이때, 상기 제1 절연막 및 제2 절연막은 각각 열산화막인 것이 바람직하다. 따라서, 상기 반도체 핀의 측면 상의 제1 절연막이 상기 반도체 핀의 상부면 상의 제2 절연막보다 더 두껍게 형성된다.
상기 방법에서, 상기 플래쉬 메모리 소자의 프로그램 동작 또는 소거 동작 시, 상기 제1 절연막 및 제2 절연막중 상대적으로 두꺼운 절연막을 통해서는 전하의 주입 또는 방출이 일어나지 않고, 상대적으로 얇은 절연막을 통해서 전하의 주입 또는 방출이 일어나도록 하는 두께를 가지도록 상기 제1 절연막 및 제2 절연막이 서로 다른 두께로 형성된다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예는 플래쉬 메모리 소자를 형성하는 방법을 제공한다. 이 방법은 반도체 기판을 식각하여, 서로 다른 두께로 열산화막이 성장되도록, 서로 다른 결정면의 상부면 및 측면으로 이루어진 반도체 핀을 형성하고; 상기 반도체 기판에 대하여 열처리 공정을 진행하여 상기 측면 상에는 제1 열산화막을 상기 상부면 상에는 제2 열산화막을 형성하고; 상기 제1 및 제2 열산화막들 상에 부유 게이트 전극, 게이트 절연막 및 제어 게이트 전극을 형성하는 것을 포함한다.
상기 방법에서, 상기 반도체 핀을 형성하는 것은: {100} 결정면의 표면을 가지는 반도체 기판을 준비하고; 상기 측면이 {110} 결정면이 되도록 상기 반도체 기판을 식각하는 것을 포함하여 이루어진다. 따라서, 상기 제1 열산화막은 상기 제2 열산화막보다 상대적으로 더 두껍게 형성된다. 이때, 상기 제1 열산화막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상대적으로 얇은 상기 제2 열산화막을 통해서 전하의 주입 또는 방출이 일어나도록 상기 제1 열산화막 및 상기 제2 열산화막의 성장 두께가 결정된다.
상기 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자 형성 방법은: 반도체 기판을 식각하여, 서로 다른 두께로 열산화막이 성장되도록, 서로 다른 결정 면의 상부면 및 측면으로 이루어진 반도체 핀을 형성하고; 상기 반도체 기판에 대하여 열처리 공정을 진행하여 상기 측면에 제1 열산화막을 상기 상부면 상에 상기 제1 열산화막보다 두꺼운 제2 열산화막을 형성하고; 상기 제1 및 제2 열산화막들 상에 전하 저장 질화막, 게이트 절연막 및 제어 게이트 전극을 형성하는 것을 포함한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 발명은 반도체 핀을 이용한 프로그램 및 소거 동작 효율이 증가된 플래쉬 메모리 소자 및 그 형성 방법에 관한 것이다. 이를 위해 본 발명은 반도체 핀을 이루는 상부면 및 측면이 서로 다른 결정면을 가지도록 하여 그곳에 형성되는 절연막, 바람직하게는 열산화막이 서로 다른 두께를 가지도록 한다. 또한 본 발명에 따르면 반도체 핀을 구성하는 상부면 및 측면 중 어느 하나의 면 상에 형성된 열산화 막을 통해서 전하가 주입 또는 방출 되어 프로그램 (또는 소거) 동작이 이루어진다. 프로그램 (또는 소거) 동작이 이루어지지 않는 열산화막은 두껍게 형성되어 프로그램 (또는 소거) 효율을 향상시키는 기능을 한다.
본 발명에 대한 보다 명확한 이해를 위해서 결정학(crystallographic)에 대하여 간단히 살펴보기로 한다.
결정을 다룸에 있어서 격자에서의 결정면(plane) 또는 방향(direction)을 언급하는 것은 매우 유용하다. 면 또는 방향을 기술하는 표시법(notation)은 격자에서의 면의 위치 또는 벡터의 방향을 세 개의 정수 세트를 사용한다. 결정 격자에서의 어떤 면을 기술하는 세 개의 정수는 다음과 같은 방식으로 결정된다:
먼저, 어떤 면이 세 결정 축과 만나는 교점(intersection)을 찾고 이들 교점들을 기본 벡터의 정수배로 나타낸다. 이때, 면은 그 유래(orientation)를 유지한 채로 움직여 각 결정축과의 교점이 생길 때까지 움직여 질 수 있다. 이들 교점들의 역수를 취한 후 동일한 관계를 유지한 채로 가장 작은 정수비를 갖는 세 개의 정수 세트 h, k, l 로 만든다. 이들 세 개의 정수 세트 h, k, l 을 (hkl)와 같이 () 안에 나열한다.
이 같은 세 개의 정수 세트 h, k, l을 밀러 지수(Miller index)라고 하며, 이들 세 개의 정수 세트는 격자에서 서로 평행한 면들을 정의한다. 결정학적 관점에서 격자에서 많은 면들은 서로 등가(equivalent0이다. 즉, 주어진 밀러 지수를 갖는 어떤 면은 단지 단위정의 위치 및 기원(유래)을 선택하는 방식에 의해서 격자 내에서 이동을 할 수 있다. 즉, 결정 격차 축에 대한 상대적인 대칭성이 동일한 면 들을 결정학적인 관점에서 등가(equivalent)라고 부른다. 그와 같은 결정학적으로 등가적인 면들을 () 대신 {}로 표시한다. 따라서, 결정면 {100}은 세 개의 등가 면 (100), (010), (001)을 포함한다. 도 3은 이와 같은 격자의 회전에 의한 {100} 등가 결정면들을 도시한다.
한편, 격자내에서 방향은 그 방향에서의 벡터의 성분과 동일한 관계를 가지는 세 개의 정수 세트로 표시된다. 세 개의 벡터 성분은 기본 벡터의 곱으로 표시되며, 그들 사이의 관계를 유지한 채로 최소 정수비로 전환되어 [] 를 사용하여 표시된다. 면과 마찬가지로 격자에서 많은 방향들은 결정학적으로 서로 등가이며 < >를 사용하여 표시된다. 예컨대, 방향 <110>은 세 개의 결정학적으로 등가 방향 [100], [010], [001]을 포함한다. 도 4는 격자의 방향을 도시한다.
도 3 및 도 4로 부터 방향 [hkl] 은 결정면 (hkl)에 대해서 수직임을 알 수 있다.
도 5를 참조하면, 이상의 결정학에 대한 개관으로부터 예컨대, 결정면 (001)에 수직인 결정면은 (110)임을 알 수 있으며 결정면 (110)은 [110] 방향이다. 다시 말하면, 결정면 {100}에 수직인 결정면은 {110}임을 알 수 있으며 결정면 {110}은 <110> 방향임을 알 수 있다. 따라서 결정면 {110}의 기판을 <110> 방향으로 식각을 하면 그 식각 단면은 결정면 {110}임을 알 수 있다. 또, 결정면 {111}을 <100> 방향으로 자르면 그 단면의 결정면은 {100}일 것이다. 결정면 {111}을 <110> 방향으로 자르면 그 단면의 결정면은 {110} 일 것이다.
이를 이용하여 본 발명의 일 실시예는 서로 다른 결정면들로 구성된 반도체 핀을 형성한다. 결과적으로 서로 다른 결정면을 포함하는 반도체 핀이 형성될 것이다. 즉, 결정면 {100}은 반도체 핀의 상부면을, 결정면 {110}은 반도체 핀의 측면을 구성할 것이다. 결정면이 서로 다르면 원자 밀도 역시 다르게 되며 따라서 동일한 조건에서 열산화 공정에서 서로 다른 두께의 열산화막이 형성된다. 즉 본 발명은 반도체 핀의 측면 및 상부면이 서로 다른 두께의 열산화막을 가지도록 하기 위해서 반도체 핀의 측면 및 상부면이 서로 다른 결정면을 가지도록 한다.
반도체 기판 표면의 결정면은 그 제조 방식에 따라 다양하게 나타날 수 있으며 통상적으로 표면이 {100} 결정면을 가지는 반도체 기판이 반도체 제조 공정에 사용된다. {100} 결정면은 {111} 결정면에 비해서 전하 밀도가 10 배 이상 크기 때문에 표면 결정면이 {100}인 반도체 기판이 널리 사용되고 있다. 하지만 그 표면 결정면이 {110} 또는 {111}인 반도체 기판도 사용될 수 있다. 어느 경우이던지, 적절한 방향을 따라 반도체 기판을 식각하면 표면 결정면과 측면 결정면이 서로 다른 반도체 핀을 형성할 수 있을 것이다.
본 발명에 따른 플래쉬 메모리 소자 제조에 사용되는 반도체 기판은 예컨대 쵸크랄스크(Czochralski) 방법, 부융대(Float Zone) 성장법 등으로 형성된 단결정 실리콘 잉곳(ingot)으로부터 절단된 단결정 벌크 실리콘으로 준비된 기판, 특성 향상 및 원하는 구조를 제공하기 위해서 선택된 에피탁시얼층, 매몰 산화막 또는 도핑 영역중 적어도 하나 이상을 포함하는 기판이 사용될 수 있다. 또한 지지 기판, 매몰 산화막 및 반도체 기판이 차례로 적층된 소이 기판(SOI)이 사용될 수 있다.
플래쉬 메모리 소자 구조
이하에서는 일 예로서 먼저 소이 기판을 사용한 부유 게이트형 플래쉬 메모리 소자에 대해서 설명을 하기로 한다.
(제1 실시예)
도 6은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자를 개략적으로 도시하는 평면도이고 도 7은도 6의 I-I 선을 따라 절단했을 때의 플래쉬 메모리 소자를 개략적으로 보여주는 단면도이고 도 8은 본 발명에 따른 플래쉬 메모리 소자를 개략적으로 도시하는 사시도이다. 도 6을 참조하면, 반도체 핀(15a)의 상부면은 결정면 {100}이고 반도체 핀(15a)은 <110> 방향으로 연장한다. 따라서, 반도체 핀(15a)의 측면들은 {110} 결정면을 나타낸다. 그리고 제어 게이트 전극(23a)이 반도체 핀(15a)을 가로질러 달린다.
더 구체적으로 도 7 및 도 8을 참조하여 본 발명의 바람직한 일 실시예에 따른 플래쉬 메모리 소자를 설명을 하기로 한다. 도 7 및 도 8을 참조하여 본 발명의 바람직한 실시예에 따른 부유 게이트형 플래쉬 메모리 소자는 측면들(16sw) 및 상부면(16ts)으로 이루어진 반도체 핀(15a)을 포함한다. 반도체 핀(15a)의 측면들(16sw)은 각각 {110} 결정면을 가지며, 반도체 핀(15a)의 상부면(16ts)은 {100} 결정면을 가진다. 측면들(16sw) 상에는 제1 절연막(17a)이, 상부면(16ts) 상에는 제2 절연막(17b)이 위치한다. 제1 및 제2 절연막들(17a, 17b) 상에 부유 게이트 전극(19a)이 형성되어 있다. 부유 게이트 전극(19a) 상에 게이트 절연막(21a) 및 제어 게이트 전극(23a)이 순차적으로 적층되어 있다.
바람직하게, 제1 절연막(17a) 및 제2 절연막(17b)은 열산화막으로 형성된다. 반도체 핀(15a) 아래에는 매몰 산화막(13) 및 지지 기판(11)이 위치한다.
반도체 핀(15a)의 상부면(16ts)과 측면들(16sw)이 서로 다른 결정면에서 유래하기 때문에 이들 결정면 상에 형성되는 열산화막의 두께는 서로 다르게 된다. 상부면(16ts)의 결정면은 {100}이기 때문에 결정면 {110}을 가지는 측면보다 실리콘 원자 밀도가 더 작다. 따라서, 동일한 열산화 공정 조건에서 측면(16w) 보다 상부면(16ts) 상에 상대적으로 더 얇은 두께의 열산화막 (제2 열산화막)이 성장하게된다. 즉, 측면(16sw) 상의 제1 열산화막(17a)의 두께(t1)는 상부면(16ts) 상의 제2 열산화막(17b)의 두께(t2)보다 더 두껍다. 예컨대, 1.3*t2 ≤ t1 ≤ 1.4*t2 일 수 있다. 여기서 제2 열산화막(17b)의 두께(t2)는 프로그램 또는 소거 동작시 전하가 관통하는 것을 허용하는 얇은 두께를 가진다. 즉, 프로그램 또는 소거 동작시 반도체 핀(15a)의 상부면(16sw) 상의 제2 절연막(17b)을 통해서 전하가 주입 또는 방출된다. 반면 제1 열산화막(17a)의 두께(t1)는 프로그램 또는 소거 동작시 전하가 관통하는 것을 허용하지 않는 두꺼운 두께를 가진다.
따라서 이 같은 본 발명의 부유 게이트형 플래쉬 메모리 소자에 따르면 반도체 핀(15a)의 양측면들(16sw) 상의 두꺼운 제1 열산화막(17a)으로 인해서 수식 3에서 CTOX 가 감소하기 때문에 결국 VFG 가 증가되어 프로그램 또는 소거 동작 효율이 향상된다. 즉, 제2 열산화막(17b)은 터널링 절연막으로서 기능을 하고, 제1 열산화막(17a)은 커플링 비율을 증가시키는 기능을 한다.
부유 게이트형 플래쉬 메모리 소자의 부유 게이트 전극(19)은 도전체로서 그 곳에 주입된 전하가 골고루 확산하기 때문에 반도체 핀(15a)의 모든 면들이 터널링 절연막으로 작용할 필요는 없으며, 본 발명과 같이 반도체 핀(15a)의 상부면(16ts) 상의 제2 열산화막(17b)이 터널링 절연막으로 작용을 해도 무방하다.
인접한 반도체 핀 상에 형성된 부유 게이트 전극(19)은 서로 전기적으로 격리되어 있다. 한편 게이트 절연막(21a)은 바람직하게 산화막-질화막-산화막이 순차적으로 적층된 구조(ONO)를 나타낸다.
(제2 실시예)
상술한 제1 실시예에서, 반도체 핀(15a)의 양측면들(16sw) 및 부유 게이트 전극(19a) 사이에서 전하의 주입 또는 방출이 일어나게 할 수 있다. 이와 관련하여는 도 9를 참조하여 설명을 하기로 한다. 본 실시예에서는 제1 실시예와 달리 벌크 실리콘 기판(11) 상에 플래쉬 메모리 소자가 형성된 것을 예로서 설명을 한다. 따라서, 소이 기판을 이용한 제1 실시예와 달리 반도체 핀(15a)이 실리콘 기판(11)과 전기적으로 연결되며, 소자분리막(13)에 의해서 인접한 반도체 핀들이 전기적으로 서로 격리된다.
본 실시예에서는, 반도체 핀(15a)의 양측면들(16sw) 상의 제1 열산화막(17a)을 통해서 전하의 주입 또는 방출이 일어날 수 있도록 제1 열산화막(17a)이 얇게(t1) 형성되고, 반도체 핀(15a)의 상부면(16ts) 상의 제2 열산화막(17b)을 통해서는 전하의 주입 또는 방출이 일어나지 않도록 제2 열산화막(17b)이 두껍게(t2) 형성된다. 예컨대, 1.3*t1 ≤ t2 ≤ 1.4*t1 일 수 있다. 이를 위한 일 방안으로서, 반도체 핀(15a)의 측면들(16sw)이 {100}의 결정면을 가지도록 그리고 상부면(16ts) 이 {110}의 결정면을 가지도록 한다. 또는 상부면(16ts) 상에만 별도의 공정을 사용하여 두껍게 형성할 수 있다.
본 제2 실시예에 따른 부유 게이트형 플래쉬 메모리 소자는 전술한 제1 실시예에 비해서 커플링 비율은 다소 작을 수도 있다. 왜냐하면 제1 실시예의 경우 두꺼운 열산화막이 반도체 핀의 양측면들 상에 형성되었으나, 본 실시예의 경우, 두꺼운 열산화막이 반도체 핀의 상부면에 형성되기 때문에다. 하지만, 반도체 핀의 양측면들 상의 제1 절연막을 통해서 전하의 주입 또는 방출이 일어나기 때문에, 커플링 비율 감소는 보상이 된다.
이상에서 설명한 제1 실시예 및 제2 실시예들을 부유 트랩형 플래쉬 메모리 소자에도 적용을 할 수 있다. 이 경우 제1 및 제2 실시예들에서의 도전성인 부유 게이트 전극을 절연성 막질인 실리콘 질화막으로 대체하는 것에 의해서 이루어 질 수 있다. 실리콘 질화막이 전하 저장 전극으로서의 기능을 한다. 다만, 부유 게이트형 플래쉬 메모리 소자와 달리, 부유 트랩형 메모리 소자의 경우 전하 저장 전극이 절연체이기 때문에 인접한 반도체 핀들 사이의 전하 저장 전극이 서로 연결되어도 무방하다.
플래쉬 메모리 소자 제조 방법
(제3 실시예)
이제 도 10a 내지 도 14a, 도 10b 내지 도 14b, 그리고 도 10c 내지 도 14c를 참조하여 본 발명의 바람직한 실시예에 따른 부유 게이트형 플래쉬 메모리 소자 형성 방법에 대해서 설명을 한다. 도 10a 내지 도 14a는 공정 순서에 따른 주요 단 계에서의 반도체 기판 일부를 도시하는 평면도들이고, 도 10b 내지 도 14b는 도 10a 내지 도 14a에서 I-I 선을 따라 절단했을 때의 단면도들이고, 도 10c 내지 도 14c는 도 10a 내지 도 14a에서 II-II 선을 따라 절단했을 때의 단면도들이다.
먼저 도 10a 내지 도 10c를 참조하여, 지지 기판(11), 매몰 산화막(13) 및 반도체 기판(13)이 차례로 적층되어 형성된 소이 기판을 준비한다. 이 같은 소이 기판은 잘 알려진 방법에 따라 제조된다. 매몰 산화막(13) 상의 반도체 기판(15)의 상부면(16ts)의 결정면은 {100}이다. 반도체 기판(15)은 예컨대 쵸크랄스크(Czochralski) 방법, 부융대(Floating Zone) 성장법 등으로 형성된 단결정 실리콘 잉곳(ingot)으로부터 절단된 단결정 벌크 실리콘 기판이다.
반도체 기판의 상부면(16ts)의 결정면은 단결정 실리콘 잉곳의 결정 성장 방향에 따라 {100}, {111} 등의 결정면을 나타낼 수 있다. 또한 단결정 실리콘 잉곳의 절단 방향에 따라 반도체 기판(15)의 상부면(16ts)은 다양한 결정면을 나타낼 수 있다.
다음 도 11a 내지 도 11c를 참조하여, 반도체 기판(15)을 잘 알려진 방법으로 패터닝하여 상부면(16ts) 및 측면들(16sw)로 이루어진 반도체 핀(15a)을 형성한다. 구체적으로 반도체 기판(15) 상에 포토리소그라피 공정을 사용하여 식각 마스크를 형성하고 이어서 식각을 진행하여 식각 마스크에 의해 덮이지 않은 부분을 제거하여 반도체 핀(15a)을 형성한 후 식각 마스크를 제거한다. 여기서 반도체 핀(15a)의 측면들(16aw)이 상부면(16ts)의 결정면 {100}과 다른 결정면을 가지도록 반도체 기판(15)을 식각한다. 이를 위해서, 결정면이 {100}인 반도체 기판(15)을 방향 <110> 방향을 따라 식각을 하면 형성되는 반도체 핀(15a)의 측면들(16sw)의 결정면은 {110}이 된다. 또, <110> 방향에 수직인 방향을 따라 반도체 기판(15)을 식각하여도 형성되는 반도체 핀의 측면들의 결정면은 상부면의 결정면 {100}과는 다른 결정면 {110}이 된다.
예컨대, (100) 결정면의 반도체 기판 표면을 [110] 방향을 따라 식각하면 측면의 결정면은 결정면 (110)과 결정학적으로 등가인 결정면 (011)이 된다.
마찬가지로, 반도체 기판의 상부면의 결정면이 {110}일 경우, 방향 <100>을 따라 식각하면 형성되는 반도체 핀의 측면들의 결정면은 {100}이 될 것이다.
다음 도 12a 내지 도 12c를 참조하여, 열산화 공정을 진행하여 반도체 핀(15a)의 측면들(16sw) 및 상부면(16ts) 상에 제1 열산화막(17a) 및 제2 열산화막(17b)을 형성한다. 여기서, 측면들(16sw) 및 상부면(16ts)은 그 결정면이 서로 다르기 때문에 서로 다른 실리콘 원자 밀도를 나타내며, 따라서 성장되는 열산화막의 두께는 서로 다르게 된다. 측면들(16sw)의 결정면은 {110}이고 상부면(16ts)의 결정면은 {100}이기 때문에, 측면들(16sw)에 형성되는 제1 열산화막(17a)이 상부면(16ts)에 형성되는 제2 열산화막(17b)보다 더 두껍게 형성된다. 여기서, 상부면(16ts)에 형성되는 제2 열산화막(17b)을 통해서 전하의 주입 또는 방출이 일어나고 측면들(16sw)에 형성되는 제1 열산화막(17a)을 통해서는 전하의 주입 또는 방출이 일어나는 것을 방지하는 두께를 가지도록 열산화 공정이 조절된다.
다음 도 13a 내지 도 13c를 참조하여, 반도체 핀(15a)을 따라 제1 열산화막(17a) 및 제2 열산화막(17b) 상에 부유 게이트 패턴(19)을 형성한다. 부유 게이트 패턴(19)은 반도체 핀(15a)과 중첩되도록 형성된다.
다음 도 14a 내지 도 14c를 참조하여, 게이트 절연막 및 제어 게이트 전극막을 형성한 후, 제어 게이트 전극막, 게이트 절연막 및 부유 게이트 패턴(19)을 패터닝하여, 제어 게이트 전극(23a), 게이트 절연막(21a)을 형성하고 인접한 반도체 핀(15a) 사이에서 전기적으로 격리된 부유 게이트 전극(19a)을 형성한다. 제어 게이트 전극(23a)은 반도체 핀(15a)을 가로질러 달린다.
예컨대, 부유 게이트 전극(19a) 및 제어 게이트 전극(23a)은 실리콘으로 형성될 수 있다. 게이트 절연막은 예컨대, 산화막-질화막-산화막이 차례로 적층시켜 형성된다.
전술한 제3 실시예에서 부유 게이트 전극 패턴(19)을 질화막으로 대체할 경우, 부유 트랩형 플래쉬 메모리 소자가 형성된다. 이때, 질화막은 도 13a 내지 도 13c를 참조하여 설명한 공정 단계에서, 부유 게이트 전극 패턴(19)과 동일하게 라인 형태로 형성되거나 반도체 기판 전면에 형성될 수 있다. 바람직하게는 반도체 기판 전면에 형성된다. 질화막은 절연막으로서 인접한 반도체 핀들 사이에서 절연될 필요가 없기 때문이다.
(제4 실시예)
전술한 제3 실시예에서, 반도체 핀(15a)의 상부면의 결정면이 {100}이고 측면들의 결정면이 {110}이었으나 이와 반대로 상부면의 결정면을 {110}으로 측면들의 결정면을 {100}으로 형성할 수 있다. 이 경우, 상부면의 결정면이 {110}이 되도록 반도체 기판을 제조하고, 방향 <100>으로 반도체 기판을 식각하면 형성되는 반 도체 핀의 측면들의 결정면은 {100}이 된다. 따라서, 반도체 핀의 측면들 상에 형성되는 제1 열산화막보다 반도체 핀의 상부면 상에 형성되는 제2 열산화막의 두께가 더 두꺼울 것이다. 이에 따라 반도체 핀의 양측면들 상에 형성된 제2 절연막을 통해서 전하의 주입 또는 방출이 발생한다.
이상에서 설명한 본 발명은 플래쉬 메모리 소자 및 트랜지스터를 동시에 형성하는 기술에 유용하게 적용될 수 있다. 도 15를 참조하여 설명을 하기로 한다. 도 15에서 참조부호 "a"는 메모리 소자가 형성되는 영역을, 참조부호 "b"는 트랜지스터가 형성되는 영역을 각각 가리킨다. 영역 "a"는 예컨대 셀 어레이 영역일 수 있고 영역 "b"는 주변회로 영역일 수 있다. 또 플래쉬 메모리 소자 및 트랜지스터가 동일한 셀 영역에 형성될 수 도 있다.
플래쉬 메모리 소자는 이미 전술하였으므로 설명을 생략한다. 트랜지스터는 반도체 핀(15b), 반도체 핀(15b)의 상부면(16'ts) 및 측면들(16'sw) 상에 형성된 게이트 절연막(17) 그리고 게이트 절연막(17) 상에 형성된 게이트 전극(23a)을 포함한다. 여기서, 트랜지스터를 구성하는 반도체 핀(15b)의 상부면(16'ts) 및 측면들(16'sw)은 동일한 결정면을 나타내거나 서로 다른 결정면을 나타낼 수 있다. 예컨대, {100} 결정면의 상부면을 가지는 반도체 기판을 <100> 방향을 따라 식각하면 그 단면은 {100} 결정면을 가진다. 한편, 이미 기술하였듯이, {100} 결정면의 상부면을 가지는 반도체 기판을 <110> 방향을 따라 식각하면 그 단면은 {110} 결정면을 가진다. 따라서, 트랜지스터의 동작 속도를 향상시키기 위해서 높은 반송자(carrier) 이동도를 부여하는 결정면을 가지도록 반도체 핀(15b)의 상부면 및 측면 을 적절하게 형성할 수 있다.
예컨대, 플래쉬 메모리 소자를 구성하는 반도체 핀(15a)의 상부면(16ts)의 결정면은 {100}을, 그 측면(16sw)의 결정면은 {110}을 나타내고, 트랜지스터를 구성하는 반도체 핀(15b)의 상부면(16'ts)의 결정면은 {100}을, 그 측면(16'sw)의 결정면은 {110} 또는 {100}을 나타낸다. 즉, 반도체 핀(15a)의 상부면(16ts)은 반도체 핀(15b)의 상부면(16'ts)과 동일한 결정면을 나타내고, 반도체 핀(15a)의 측면(16sw)은 반도체 핀(15b)의 측면(16'sw)과 동일한 결정면 또는 다른 결정면을 나타낸다. 각 플래쉬 메모리 소자 및 트랜지스터 특성에 적합하게 반도체 핀의 결정면을 다양하게 변경시킬 수 있다.
플래쉬 메모리 소자에서와 마찬가지로 트랜지스터의 반도체 핀(15b)이 서로 다른 결정면의 상부면(16'ts) 및 측면(16'sw)을 가질 경우 게이트 절연막(17)의 두께도 상부면(16'ts) 및 측면(16'sw)에서 서로 다르게 형성될 것이다.
트랜지스터의 게이트 전극(23a)은 셀 영역의 플래쉬 메모리 소자의 부유 게이트 전극 또는 제어 게이트 전극이 형성될 때 동시에 형성된다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다.
본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그 와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상술한 본 발명에 따르면, 다양한 결정면을 가지는 반도체 핀을 형성함으로써, 서로 다른 두께의 절연막이 반도체 핀 상에 형성된다. 따라서, 전하의 주입 또는 방출이 일어나는 절연막은 얇게 그렇지 않은 절연막은 두껍게 형성함으로써, 플래쉬 메모리 소자의 프로그램 또는 제거 동작의 효율을 향상시킬 수 있다.
또, 다양한 결정면의 반도체 핀을 사용하기 때문에 추가적인 공정의 도입없이 열산화 공정만으로 동시에 서로 다른 두께의 열산화막을 형성할 수 있다.
한편, 저장된 정보를 판독하기 위한 독출 동작의 경우, 상기 반도체 핀의 상부면 및 양측면들이 모두에 채널이 형성되기 때문에 동작속도가 향상된다.

Claims (34)

  1. 서로 다른 결정면에서 유래된 상부면 및 측면을 포함하는 반도체 핀;
    상기 측면 상에 형성된 제1 절연막 및 상기 상부면 상에 형성된 제2 절연막;
    상기 제1 및 제2 절연막들 상에 형성된 저장 전극;
    상기 저장 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제어 게이트 전극을 포함하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서,
    상기 저장 전극은 부유 게이트 전극이고 상기 게이트 절연막은 산화막-질화막-산화막이 차례로 적층된 구조인 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제 1 항에 있어서,
    상기 저장 전극은 질화막이고 상기 게이트 절연막은 산화막인 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 제 1 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 또는 소거 동작시, 상기 제1 절연막 및 제2 절연막중 상대적으로 두꺼운 절연막을 통해서는 전하의 주입 또는 방출이 일어 나지 않고 상대적으로 얇은 절연막을 통해서 전하의 주입 또는 방출이 일어나도록, 상기 제1 절연막 및 제2 절연막이 그 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  5. 제 4 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 또는 소거 동작시, 상기 제1 절연막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상기 제2 절연막을 통해서 전하의 주입 또는 방출이 일어나도록, 상기 제1 절연막 및 제2 절연막이 그 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제1 절연막 및 제2 절연막중 상대적으로 두꺼운 절연막은 상대적으로 얇은 절연막 두께의 약 1.3 배 내지 약 1.4 배의 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 상부면은 {100} 결정면에서 유래하고 상기 측면은 {110} 결정면에서 유래하는 것을 특징으로 하는 플래쉬 메모리 소자.
  8. 제 7 항에 있어서,
    상기 제1 절연막은 상기 제2 절연막보다 더 두꺼운 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 상부면은 {110} 결정면에서 유래하고 상기 측면은 {100} 결정면에서 유래하는 것을 특징으로 하는 플래시 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제2 절연막은 상기 제1 절연막보다 더 두꺼운 것을 특징으로 하는 플래쉬 메모리 소자.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 상부면은 (abc) 결정면에서 유래하고 상기 측면은 (hkl) 결정면에서 유래하되, a, b, c는 동시에 0이 아닌 정수이고, h, k, l은 동시에 0이 아닌 정수이며,
    a, b, c 세트와 와 h, k, l 세트는 서로 동일한 정수가 최대 2개인 것을 특징으로 하는 플래쉬 메모리 소자.
  12. 서로 다른 결정면에서 유래된 상부면 및 측면을 포함하는 반도체 핀;
    상기 측면 및 상부면 상에 형성된 서로 다른 두께의 제1 열산화막 및 제2 열 산화막;
    상기 제1 및 제2 열산화막들 상에 형성된 부유 게이트 전극;
    상기 부유 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 제어 게이트 전극을 포함하는 플래쉬 메모리 소자.
  13. 제 12 항에 있어서,
    상기 제1 열산화막은 상기 제2 열산화막보다 더 두꺼운 것을 특징으로 하는 플래쉬 메모리 소자.
  14. 제 13 항에 있어서,
    상기 상부면은 {100} 결정면에서 유래하고 상기 측면은 {110} 결정면에서 유래하는 것을 특징으로 하는 플래시 메모리 소자.
  15. 제 14 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 또는 소거 동작시, 상기 제1 열산화막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상기 제2 열산화막을 통해서 전하의 주입 또는 방출이 일어나도록, 상기 제1 열산화막 및 제2 열산화막이 그 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  16. 제 12 항에 있어서,
    상기 제2 열산화막은 상기 제1 열산화막보다 더 두꺼운 것을 특징으로 하는 플래쉬 메모리 소자.
  17. 제 16 항에 있어서,
    상기 상부면은 {110} 결정면에서 유래하고 상기 측면은 {100} 결정면에서 유래하는 것을 특징으로 하는 플래시 메모리 소자.
  18. 제 17 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 또는 소거 동작시, 상기 제2 열산화막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상기 제1 열산화막을 통해서 전하의 주입 또는 방출이 일어나도록, 상기 제1 열산화막 및 제2 열산화막이 그 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  19. 제 12 항에 있어서,
    상기 제1 열산화막 및 제2 열산화막 중 상대적으로 두꺼운 열산화막은 상대적으로 얇은 열산화막 두께의 약 1.3 배 내지 약 1.4 배의 두께를 가지는 것을 특징으로 하는 플래쉬 메모리 소자.
  20. 상부면 및 측면이 서로 다른 결정면을 갖도록 반도체 핀을 형성하고;
    제1 절연막 및 제2 절연막을 각각 상기 측면 및 상부면 상에 형성하고;
    상기 제1 및 제2 절연막들 상에 저장 전극을 형성하고;
    상기 저장 전극 상에 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 제어 게이트 전극을 형성하는 것을 포함하는 플래쉬 메모리 소자 형성 방법.
  21. 제 20 항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    {100} 결정면의 표면을 가지는 반도체 기판을 준비하고;
    상기 측면이 {110} 결정면이 되도록 상기 반도체 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 제1 절연막 및 제2 절연막은 열산화공정을 진행하여 형성된 열산화막인 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  23. 제 20 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 동작 또는 소거 동작 시, 상기 제1 절연막 및 제2 절연막중 상대적으로 두꺼운 절연막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상대적으로 얇은 절연막을 통해서 전하의 주입 또는 방출이 일 어나도록 하는 두께를 가지도록 상기 제1 절연막 및 제2 절연막이 형성되는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  24. 제 23 항에 있어서,
    상기 제1 절연막 및 제2 절연막 중 상대적으로 두꺼운 절연막은 상대적으로 얇은 절연막 두께의 약 1.3 배 내지 약 1.4 배의 두께를 가지도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  25. 반도체 기판을 식각하여, 서로 다른 두께로 열산화막이 성장되도록, 서로 다른 결정면의 상부면 및 측면으로 이루어진 반도체 핀을 형성하고;
    상기 반도체 기판에 대하여 열처리 공정을 진행하여 상기 측면 상에는 제1 열산화막을 상기 상부면 상에는 제2 열산화막을 형성하고;
    상기 제1 및 제2 열산화막들 상에 부유 게이트 전극, 게이트 절연막 및 제어 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  26. 제 25 항에 있어서,
    상기 플래쉬 메모리 소자의 프로그램 동작 또는 소거 동작 시, 상기 제1 열산화막 및 제2 열산화막중 상대적으로 두꺼운 열산화막을 통해서는 전하의 주입 또는 방출이 일어나지 않고 상대적으로 얇은 열산화막을 통해서 전하의 주입 또는 방 출이 일어나도록 하는 두께를 가지도록 상기 제1 열산화막 및 제2 열산화막이 형성되는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  27. 제 25 항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    {100} 결정면의 표면을 가지는 반도체 기판을 준비하고;
    상기 측면이 {110} 결정면이 되도록 상기 반도체 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  28. 반도체 기판을 식각하여, 서로 다른 두께로 열산화막이 성장되도록, 서로 다른 결정면의 상부면 및 측면으로 이루어진 반도체 핀을 형성하고;
    상기 반도체 기판에 대하여 열처리 공정을 진행하여 상기 측면에 제1 열산화막을 상기 상부면 상에 상기 제1 열산화막보다 두꺼운 제2 열산화막을 형성하고;
    상기 제1 및 제2 열산화막들 상에 전하 저장 질화막, 게이트 절연막 및 제어 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  29. 제 28 항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    {110} 결정면의 표면을 가지는 반도체 기판을 준비하고;
    상기 측면이 {100} 결정면이 되도록 상기 반도체 기판을 식각하는 것을 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자 형성 방법.
  30. 서로 다른 결정면의 상부면 및 측면을 포함하는 제1 반도체 핀;
    상기 제1 반도체 핀의 상부면과 동일한 결정면의 상부면 및 상기 제1 반도체 핀의 측면과 동일하거나 다른 결정면의 측면을 포함하는 제2 반도체 핀;
    각각 상기 제1 반도체 핀의 상부면 및 측면 상에 형성된 제1 열산화막 및 제2 열산화막;
    상기 제1 열산화막 및 제2 열산화막 상에 형성된 부유 게이트 전극;
    상기 부유 게이트 전극 상에 차례로 형성된 제1 게이트 절연막 및 제어 게이트 전극;
    상기 제2 반도체 핀의 상부면 및 측면 상에 형성된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 소자.
  31. 제 30 항에 있어서,
    상기 제1 반도체 핀의 상부면의 결정면은 {100}이고 그 측면의 결정면은 {110}이며,
    상기 제2 반도체 핀의 상부면의 결정면은 {100}이고 그 측면의 결정면은 {100}인 것을 특징으로 하는 반도체 소자.
  32. 제 30 항에 있어서,
    상기 제1 반도체 핀의 상부면의 결정면은 {100}이고 그 측면의 결정면은 {110}이며,
    상기 제2 반도체 핀의 상부면의 결정면은 {100}이고 그 측면의 결정면은 {110}인 것을 특징으로 하는 반도체 소자.
  33. 제 30 항에 있어서,
    상기 제1 열산화막의 두께는 상기 제2 열산화막의 두께보다 더 두꺼우며 상기 제2 게이트 절연막의 두께는 상기 제1 열산화막의 두께와 동일한 것을 특징으로 하는 반도체 소자.
  34. 제 30 항에 있어서,
    상기 제1 열산화막의 두께는 상기 제2 열산화막의 두께보다 더 두꺼우며,
    상기 제2 반도체 핀의 상부면에 형성된 제2 게이트 절연막의 두께는 상기 제2 열산화막의 두께와 동일하고 상기 제2 반도체 핀의 측면에 형성된 제2 게이트 절연막의 두께는 상기 제1 절연막의 두께와 동일한 것을 특징으로 하는 반도체 소자.
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