KR101461792B1 - Ｆｉｎｆｅｔ 호환가능 공정을 위한 디커플링 캐패시터 - Google Patents
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Abstract
핀 전계 효과 트랜지스터(FinFET)로부터 형성된 디커플링 캐패시터 및 이를 이용한 방법이 제공된다. 디커플링 캐패시터 실시예는 게이트 스택, 소스 및 드레인을 지지하는 반도체 기판을 갖는 핀 전계 효과 트랜지스터(FinFET), 반도체 기판과 게이트 스택에 커플링되며, 제1 전력 레일과 커플링되도록 구성된 제1 단자, 및 소스와 드레인에 커플링되며, 제1 전력 레일보다 높은 포텐셜을 갖는 제2 전력 레일과 커플링되도록 구성된 제2 단자를 포함한다.
Description
본 출원은 “Decoupling Capacitor for Finfet Compatible Process”이라는 명칭으로 2012년 12월 28일에 출원된 미국 가특허 출원 61/746,869의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서내에 병합된다.
반도체 디바이스들은 컴퓨터, 셀룰라폰 등과 같은 방대한 수의 전자 디바이스들에서 이용된다. 반도체 디바이스들은, 많은 유형의 얇은 물질막들을 반도체 웨이퍼 위에 증착시키고, 이러한 얇은 물질막들을 패턴화하여 집적 회로를 형성함으로써 반도체 웨이퍼 상에 형성된 집적 회로들을 포함한다. 집적 회로는 금속 산화물 반도체(metal oxide semiconductor; MOS) 트랜지스터와 같은 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다.
MOSFET는 회로 내에 병합되어, 회로의 부분들을 서로 디커플링시키는 디커플링 캐패시터로서 기능을 할 수 있다. 이러한 환경들에서, 상기 디바이스를 금속 산화물 반도체 캐패시터(metal-oxide-semiconductor capacitor; MOSC)라고 칭할 수 있다. 업계에서 알려진 바와 같이, 통상적인 MOSC는 2단자 MOS 디바이스이다. 불행하게도, 통상적인 MOSC는 바람직하지 않은 높은 게이트 누설을 경험할 수 있다.
디커플링 캐패시터 실시예는 게이트 스택 아래의 채널 영역 양쪽상에 소스 및 드레인을 포함하며 격리 영역들 사이에 배치된 핀을 지지하는 반도체 기판을 갖는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET), 반도체 기판과 게이트 스택에 커플링되며, 제1 전력 레일과 커플링되도록 구성된 제1 단자, 및 소스와 드레인에 커플링되며, 제2 전력 레일과 커플링되도록 구성된 제2 단자를 포함한다.
디커플링 캐패시터 회로 실시예는 제1 전압원, 제1 전압원보다 높은 전압을 갖는 제2 전압원, 제1 전압원과 제2 전압원에 커플링된 회로, 및 제1 단자와 제2 단자를 갖는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함하며, 제1 단자는 제1 전압원, FinFET의 반도체 기판, 및 FinFET의 게이트 스택에 커플링되며, 제2 단자는 제2 전압원, FinFET의 소스, 및 FinFET의 드레인에 커플링된다.
핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 디커플링 캐패시터로서 이용하는 방법 실시예는, FinFET의 제1 단자를 제1 전압원, FinFET의 반도체 기판, 및 FinFET의 게이트 스택에 커플링시키는 단계, 및 FinFET의 제2 단자를 제2 전압원, FinFET의 소스, 및 FinFET의 드레인에 커플링시키는 단계를 포함한다.
FinFET은 디바이스가 통상적인 MOSC와 비교하여 크기가 감소될 때 보다 나은 캐패시턴스를 제공한다. FinFET은 게이트 누설 억제에 의해 보다 낮은 누설을 갖는다. 또한, FinFET은 통상적인 MOSC보다 짧은 채널로 보다 나은 캐패시턴스 성능을 갖는다.
본 발명개시와, 본 발명개시의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 통상적인 디커플링 캐패시터 회로를 도시한다.
도 2는 도 1의 디커플링 캐패시터 회로 내의 통상적인 금속 산화물 반도체 캐패시터(MOSC)의 단순화된 회로 모델을 도시한다.
도 3은 디커플링 캐패시터 회로의 실시예를 도시한다.
도 4는 도 3의 디커플링 캐패시터 회로로부터의 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 도시한다.
도 5는 도 3의 디커플링 캐패시터 회로 내의 도 4의 FinFET의 단순화된 회로 모델을 도시한다.
도 6은 도 3 내지 도 5의 FinFET에 의해 제공된 캐패시턴스와 도 1과 도 2의 통상적인 MOSC에 의해 제공된 캐패시턴스를 비교하는 표이다.
도 7은 도 3 내지 도 5의 FinFET의 프린징(fringe) 캐패시턴스를 도시하는 도핑 농도 모델이다.
도 8은 도 3 내지 도 5의 FinFET 및 도 1과 도 2의 통상적인 MOSC의 캐패시턴스와 누설을 비교하는 챠트이다.
도 9는 도 3 내지 도 5의 FinFET 및 도 1과 도 2의 통상적인 MOSC의 누설 전류 대 캐패시턴스 비를 비교하는 표이다.
도 10은 도 3 내지 도 5의 FinFET을 디커플링 캐패시터로서 이용하는 방법 실시예이다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
도 1은 통상적인 디커플링 캐패시터 회로를 도시한다.
도 2는 도 1의 디커플링 캐패시터 회로 내의 통상적인 금속 산화물 반도체 캐패시터(MOSC)의 단순화된 회로 모델을 도시한다.
도 3은 디커플링 캐패시터 회로의 실시예를 도시한다.
도 4는 도 3의 디커플링 캐패시터 회로로부터의 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 도시한다.
도 5는 도 3의 디커플링 캐패시터 회로 내의 도 4의 FinFET의 단순화된 회로 모델을 도시한다.
도 6은 도 3 내지 도 5의 FinFET에 의해 제공된 캐패시턴스와 도 1과 도 2의 통상적인 MOSC에 의해 제공된 캐패시턴스를 비교하는 표이다.
도 7은 도 3 내지 도 5의 FinFET의 프린징(fringe) 캐패시턴스를 도시하는 도핑 농도 모델이다.
도 8은 도 3 내지 도 5의 FinFET 및 도 1과 도 2의 통상적인 MOSC의 캐패시턴스와 누설을 비교하는 챠트이다.
도 9는 도 3 내지 도 5의 FinFET 및 도 1과 도 2의 통상적인 MOSC의 누설 전류 대 캐패시턴스 비를 비교하는 표이다.
도 10은 도 3 내지 도 5의 FinFET을 디커플링 캐패시터로서 이용하는 방법 실시예이다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 발명개시는 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명의 단순한 예시에 불과하며, 본 개시내용의 범위를 한정시키려는 것은 아니다.
본 발명개시를 특정 환경, 즉 디커플링 캐패시터 및 이를 포함한 회로에서의 실시예들과 관련하여 설명할 것이다. 하지만, 본 발명은 또한 다른 디바이스들, 전자 구조물들 등에도 적용될 수 있다.
이제 도 1을 참조하면, 통상적인 디커플링 캐패시터 회로(10)가 참조용으로 도시된다. 도시된 바와 같이, 통상적인 디커플링 캐패시터 회로(10)는 제1 전압원(12)(예컨대, Vss), 제2 전압원(14)(예컨대, Vdd), 디커플링될 회로(16), 및 평면형 반도체 디바이스인 통상적인 금속 산화물 반도체 캐패시터(MOSC)(18)를 포함한다. 제2 전압원(14)은 일반적으로 제1 전압원(12)보다 높은 전압 또는 포텐셜을 갖는다. 제1 전압원(12)은 음공급전압 또는 접지일 수 있고 제2 전압원은 양공급전압일 수 있다.
도 1을 계속해서 참조하면, 통상적인 MOSC(18)는 반도체 기판(20), 소스(22), 드레인(24) 및 게이트(26)를 포함한다. 본 명세서에서 이용된 바와 같이, 통상적인 MOSC(18)의 반도체 기판(20) 용어는 디바이스의 벌크 및 채널(또는 웰) 영역들을 포함하는 것으로 한다. 도 1에서 도시된 바와 같이, 통상적인 MOSC(18)의 제1 단자(28)는 반도체 기판(20), 소스(22), 및 드레인(24)에 커플링되어 작동된다. 제1 단자(28)는 또한 제1 전압원(12)에 커플링되어 작동된다. 통상적인 MOSC(18)의 제2 단자(30)는 게이트(26)와 제2 전압원(14)에 커플링되어 작동된다.
이제 도 2를 참조하면, 도 1의 통상적인 디커플링 캐패시터 회로(10) 내의 통상적인 MOSC(18)의 단순화된 회로 모델(32)이 제공된다. 도 2에서 도시된 바와 같이, 통상적인 MOSC(18)는 게이트 캐패시턴스(Cg)와 프린징 캐패시턴스(Cf)를 제공한다. 게이트 캐패시턴스(Cg)는 일반적으로 반도체 기판(20)(벌크용, B로 라벨표시됨)과 게이트(26)(G로 라벨표시됨) 사이에서 생성되는 반면에 프린징 캐패시턴스는 소스(22)와 드레인(24)(S와 D로 각각 라벨표시됨) 근처에서 표현된 바와 같이 캐패시터의 가장자리들에서 생성된다. 불행히도, 아래에서 보다 완전히 설명될 바와 같이, 도 1과 도 2에서 도시된 통상적인 MOSC(18)는 바람직하지 않거나 또는 허용가능하지 않은 양의 게이트 누설로부터 고충을 겪는다.
이제 도 3을 참조하면, 디커플링 캐패시터 회로(34)의 실시예가 도시된다. 도시된 바와 같이, 디커플링 캐패시터 회로(34) 실시예는 제1 전압원(36)(Vss, 제1 공급전압, 제1 전력 레일(power rail) 등으로도 알려짐), 제2 전압원(38)(Vdd, 제2 공급전압, 제2 전력 레일 등으로도 알려짐), 디커플링될 회로(40), 핀 전계 효과 트랜지스터(FinFET)(42)를 포함한다. 제2 전압원(38)은 일반적으로 제1 전압원(36)보다 높은 전압 또는 포텐셜을 갖는다. 실시예에서, 제1 전압원(36)은 음공급전압 또는 접지이며 제2 전압원은 양공급전압이다. 아래에서 보다 완전히 설명될 바와 같이, 도 3의 FinFET(42)는 회로(40)를 디커플링시키기 위해 MOSC로서 기능을 하도록 구성된다.
이제 도 4를 참조하여, 도 3의 FinFET(42)을 보다 자세하게 설명한다. 도 4에서 도시된 바와 같이, FinFET(42)은 반도체 기판(44)을 포함한다. 반도체 기판(44)은 벌크 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 함유 물질, 또는 다른 적절한 반도체 물질일 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(46)과 같은 격리 영역들이 반도체 기판(44) 위에서 형성될 수 있다. 또한, 반도체 핀(48)이 STI 영역들(46)의 윗면들 위에서 형성된다.
실시예에서, 반도체 핀(48)은 제일먼저 STI 영역들(46)을 형성하고, 그런 후 STI 영역들(46)의 윗면을 반도체 기판(44)의 원래의 윗면보다 낮은 레벨까지 리세싱함으로써 형성된다. 이에 따라 STI 영역들(46) 사이에 남아있는 반도체 기판(44) 부분들은 반도체 핀(48)이 된다. 실시예에서, 반도체 핀(48)은 반도체 기판(44)의 물질과 다른 물질로 형성된다.
실시예에서, 반도체 핀(48)은 이웃하는 STI 영역들(46) 사이에서 반도체 기판(44)의 윗부분들을 리세싱하여 리세스를 형성하고, 이 리세스들에서 반도체 기판(44)의 물질과는 상이한 반도체 물질을 재성장시킴으로써 형성된다. 그 후, STI 영역들(46)의 윗부분들은 제거되는 반면에, STI 영역들(46)의 바닥 부분들은 남게된다. 이에 따라 이웃하는 STI 영역들(46) 사이에서 재성장된 반도체 물질의 윗부분들은 반도체 핀(48)이 된다. 반도체 핀(48)은 반도체 핀(48)의 성장과 동시에 수행된 인시추 도핑을 통해, 또는 주입을 통해 도입된 채널 도핑들을 가질 수 있다.
도 4를 계속해서 참조하면, 소스(50)와 드레인(52)은 게이트(54)(즉, 게이트 스택)의 양측 상의 반도체 핀(48)에서 형성된다. 도시된 바와 같이, 게이트(54)는 반도체 핀(48)을 휘감고 반도체 핀(48)의 프로파일을 따른다. 채널 영역(56)은 게이트(54) 아래의 반도체 핀(48)에서 소스(50)와 드레인(52) 사이에 배치된다. 실시예에서, FinFET(42)은 고전압(약 1 V와 약 5 V 사이의 전압) 응용들에 적합한 단일 게이트 산화물 FinFET이다.
도 3과 도 4를 총체적으로 참조하면, 실시예에서 FinFET(42)은 n형 FinFET이다. 이에 따라, FinFET(42)의 제1 단자(58)는 반도체 기판(44)과 게이트(54)와 제1 전압원(36)에 커플링되어 작동된다. 또한, FinFET(42)의 제2 단자(60)는 소스(50), 드레인(52) 및 제2 전압원(38)에 커플링되어 작동된다. 또다른 실시예에서, FinFET(42)은 p형 FinFET이다. 이에 따라, FinFET(42)의 제1 단자(58)는 반도체 기판(44)과 게이트(54)와 제2 전압원(38)에 커플링되어 작동된다. 또한, FinFET(42)의 제2 단자(60)는 소스(50), 드레인(52) 및 제1 전압원(36)에 커플링되어 작동된다.
실시예에서, FinFET(42) 및 디커플링될 회로(40)가 도 3에서 도시된 바와 같이 디커플링 캐패시터 회로(34) 실시예 내에서 서로 병렬로 배열하도록 FinFET(42) 및 디커플링될 회로(40)는 제1 및 제2 전압원들(36, 38)에 커플링된다.
이제 도 5를 참조하면, 도 3의 디커플링 캐패시터 회로(34) 실시예에서의 FinFET(42)의 단순화된 회로 모델(62)이 제공된다. 도 5에서 도시된 바와 같이, FinFET(42)은 접합 캐패시턴스(Cj)와 프린징 캐패시턴스(Cf)를 제공한다. 접합 캐패시턴스(Cj)는 반도체 기판(44)(벌크용, B로 라벨표시됨)과 소스(50)/드레인(52)(각각 S와 D로 라벨표시됨) 사이에서 생성되는 반면에 프린징 캐패시턴스는 게이트(54)(G로 라벨표시됨)와 소스(50)/드레인(52) 사이의 캐패시터의 가장자리들에서 생성된다.
아래에서 보다 완전히 설명될 바와 같이, 도 3 내지 도 5에서 도시된 FinFET(42)는 도 1과 도 2의 통상적인 MOSC(18)에 비해 상당히 작은 게이트 누설을 갖는다. 실제로, 게이트(54)와 반도체 기판(44) 사이에는 어떠한 포텐셜 차이도 없기 때문에, 게이트 누설은 없다.
실시예에서, 제1 및 제2 단자들(58, 60)이 제1 및 제2 전압원들(36, 38)에 커플링되거나 또는 이들 사이에 커플링될 때 (소스(50)/드레인(52)에서 반도체 기판(44)으로의) 역방향 다이오드가 FinFET(42)에서 형성된다. 역방향 다이오드는 도 1의 통상적인 MOSC(18)의 게이트 누설보다 낮은 누설 전류를 갖는다.
이제 도 6을 참조하면, 도 3 내지 도 5의 FinFET(42)에 의해 제공된 캐패시턴스와 도 1과 도 2의 통상적인 MOSC(18)에 의해 제공된 캐패시턴스를 비교하는 표(64)가 제공된다. 도시된 바와 같이, 평면형 디바이스인 통상적인 MOSC(18)는 대략 0.5 마이크로미터 당 펨토패럿(fF/㎛)을 제공하는 반면에, 삼차원 디바이스인 FinFET(42)는 대략 0.87 마이크로미터 당 펨토패럿(fF/㎛)을 제공한다. 캐패시턴스 증가는 적어도 부분적으로 FinFET(42)에 의해 생성된 보다 높은 양의 프린징 캐패시턴스에 기인하며, 이 프린징 캐패시턴스는 도 7의 도핑 농도 모델(66)에서 표현되고 있다.
이제 도 8을 참조하면, FinFET(42)과 통상적인 MOSC(18)의 누설 및 캐패시턴스를 비교하는 차트(68)가 제공된다. 도시된 바와 같이, 통상적인 MOSC(18)는 약 0.02㎛와 약 0.1㎛ 사이의 채널 길이에 대해 약 5.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2)과 약 9.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2) 사이의 총 캐패시턴스를 제공할 수 있다. 하지만, 통상적인 MOSC(18)는 상기 채널 길이에 대해 약 5.0 x 10-5 제곱 마이크로미터 당 암페어(A/㎛2)보다 큰 누설 전류로부터 고충을 겪는다. 실제로, 통상적인 MOSC(18)의 누설 전류는 채널 길이가 약 0.1㎛일 때 약 1.0 x 10-4 제곱 마이크로미터 당 암페어(A/㎛2)보다 크다.
도 8에서의 챠트(68)에 의해 도시된 바와 같이, 통상적인 MOSC(18)가 스케일링 다운될 때, 채널 길이가 감소함에 따라 누설 전류는 꽤 일정하게 머물러 있지만, 캐패시턴스는 급격하게 하락한다. 이와는 대조적으로, FinFET(42)이 스케일링 다운될 때에는, 채널 길이가 감소함에 따라 누설 전류는 꽤 일정하게 머물러 있고, 캐패시턴스는 증가한다. 실제로, FinFET(42)은 대략 동일한 캐패시턴스를 유지하는 동안 대략 한 차수(one order)만큼 누설 전류를 감소시킨다.
도 8을 여전히 참조하면, 도 3 내지 도 5의 FinFET(42)은 약 0.02㎛와 약 0.1㎛ 사이의 채널 길이에 대해 약 4.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2)과 약 2.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2) 사이의 총 캐패시턴스를 제공할 수 있다. FinFET(42)은 또한 약 0.02㎛와 약 0.1㎛ 사이의 채널 길이에 대해 약 1.0 x 10-7 제곱 마이크로미터 당 암페어(A/㎛2) 미만의 누설 전류를 갖도록 구성된다.
이제 도 9의 표(70)를 참조하면, 도 1의 통상적인 MOSC는 0.02㎛의 채널 길이에 대해 약 9.06 x 10-6 펨토패럿 당 암페어(A/fF)의 누설을 갖는 것이 발견되었다. 이와 대조적으로, 도 3 내지 도 5의 FinFET는 0.02㎛의 채널 길이에 대해 약 1.73 x 10-8 펨토패럿 당 암페어(A/fF) 미만의 누설을 갖는 것이 발견되었다. 그러므로, FinFET(42)은 보다 양호한 누설 전류 대 캐패시턴스 비를 제공한다.
이제 도 10을 참조하면, 디커플링 캐패시터로서 FinFET(42)을 이용하는 방법(72) 실시예가 도시된다. 블록(74)에서, FinFET(42)의 제1 단자(58)는 제1 전압원(36), FinFET(42)의 반도체 기판(44), 및 FinFET(42)의 게이트(54)에 커플링된다. 블록(76)에서, FinFET(42)의 제2 단자(60)는 제2 전압원(38), FinFET(42)의 소스(50), 및 FinFET(42)의 드레인(52)에 커플링된다. FinFET(42)을 이용하는 방법(72)은 n형 FinFET용 연결부들을 설명하지만, 본 방법(72)에서의 연결부들은 위에서 언급한 바와 같이 p형 FinFET용으로 수정될 수 있다는 것을 알아야 한다.
실시예에서, 도 3에서 도시된 바와 같이, FinFET(42)이 디커플링될 회로(40)와 병렬로 배열되도록, FinFET(42)의 제1 단자(58)는 제1 전압원(36)에 커플링되고 FinFET(42)의 제2 단자(60)는 제2 전압원(38)에 커플링된다.
전술한 바로부터, MOSC로서 기능을 하는 FinFET(42)를 이용하는 것은 듀얼 게이트 산화물 공정을 이용할 필요 없이 고전압 응용들에 대한 감소된 게이트 누설을 갖는다는 것을 알아야 한다. 또한, FinFET(42)은 디바이스가 통상적인 MOSC(18)와 비교하여 크기가 감소될 때 보다 나은 캐패시턴스를 제공한다. 실제로, FinFET(42)은 게이트 누설 억제에 의해 보다 낮은 누설을 갖는다. 또한, FinFET(42)은 통상적인 MOSC(18)보다 짧은 채널로 보다 나은 캐패시턴스 성능을 갖는다.
본 발명개시는 예시적인 실시예들을 제공하지만, 이러한 설명이 제한적인 의미로 해석되도록 하려는 의도는 없다. 다른 실시예들 뿐만이 아니라, 본 예시적인 실시예들의 다양한 변형들 및 조합들이 본 설명을 참조한 경우에 본 발명분야의 당업자에게 자명해질 것이다. 그러므로, 첨부된 청구항들은 이와 같은 어떠한 변형들 또는 실시예들이라도 포용한다는 것을 밝히고자 한다.
Claims (10)
- 디커플링 캐패시터에 있어서,
게이트 스택 아래의 채널 영역 양쪽상에 있는 소스 및 드레인을 포함하며 격리 영역들 사이에 배치된 핀을 지지하는 반도체 기판을 갖는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET);
상기 반도체 기판과 상기 게이트 스택에 커플링되며, 제1 전력 레일(power rail)과 커플링되도록 구성된 제1 단자; 및
상기 소스와 상기 드레인에 커플링되며, 제2 전력 레일과 커플링되도록 구성된 제2 단자
를 포함하는, 디커플링 캐패시터. - 제1항에 있어서, 상기 FinFET는 0.5 마이크로미터 당 펨토패럿(fF/㎛)보다 큰 총 캐패시턴스를 제공하도록 구성된 것인, 디커플링 캐패시터.
- 제1항에 있어서, 상기 FinFET는 0.02㎛와 0.1㎛ 사이의 채널 길이에 대해 4.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2)과 2.0 제곱 마이크로미터 당 펨토패럿(fF/㎛2) 사이의 총 캐패시턴스를 갖도록 구성된 것인, 디커플링 캐패시터.
- 제1항에 있어서, 상기 FinFET는 0.02㎛와 0.1㎛ 사이의 채널 길이에 대해 1.0 x 10-7 제곱 마이크로미터 당 암페어(A/㎛2) 미만의 누설 전류를 갖도록 구성된 것인, 디커플링 캐패시터.
- 제1항에 있어서, 상기 FinFET는 1.5 x 10-8 펨토패럿 당 암페어(A/fF) 미만의 누설을 갖도록 구성된 것인, 디커플링 캐패시터.
- 제1항에 있어서, 상기 게이트 스택과 상기 반도체 기판이 상기 제1 전력 레일에 커플링될 때 상기 게이트 스택과 상기 반도체 기판에 의해 프린징(fringing) 캐패시턴스가 생성될 수 있고, 상기 소스와 상기 드레인이 상기 제2 전력 레일에 커플링될 때 상기 소스와 상기 드레인에 의해 접합 캐패시턴스가 생성될 수 있는 것인, 디커플링 캐패시터.
- 디커플링 캐패시터 회로에 있어서,
제1 전압원;
상기 제1 전압원보다 높은 전압을 갖는 제2 전압원;
상기 제1 전압원과 상기 제2 전압원에 커플링된 회로; 및
제1 단자와 제2 단자를 갖는 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)
를 포함하며, 상기 제1 단자는 상기 제1 전압원, 상기 FinFET의 반도체 기판, 및 상기 FinFET의 게이트 스택에 커플링되며, 상기 제2 단자는 상기 제2 전압원, 상기 FinFET의 소스, 및 상기 FinFET의 드레인에 커플링되는 것인, 디커플링 캐패시터 회로. - 제7항에 있어서, 상기 FinFET는 상기 회로와 병렬로 놓여 있도록 하면서 상기 제1 전압원 및 상기 제2 전압원에 커플링된 것인, 디커플링 캐패시터 회로.
- 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 디커플링 캐패시터로서 이용하는 방법에 있어서,
FinFET의 제1 단자를 제1 전압원, 상기 FinFET의 반도체 기판, 및 상기 FinFET의 게이트 스택에 커플링시키는 단계; 및
상기 FinFET의 제2 단자를 제2 전압원, 상기 FinFET의 소스, 및 상기 FinFET의 드레인에 커플링시키는 단계
를 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 디커플링 캐패시터로서 이용하는 방법. - 제9항에 있어서, 상기 제1 전압원보다 높은 전압을 갖는 상기 제2 전압원을 제공하는 단계와 상기 FinFET이 디커플링될 회로와 병렬로 놓여 있도록 상기 제1 단자를 상기 제1 전압원에 커플링시키고 상기 제2 단자를 상기 제2 전압원에 커플링시키는 단계를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET)를 디커플링 캐패시터로서 이용하는 방법.
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