KR100836761B1 - 핀 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

핀 전계 효과 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR100836761B1
KR100836761B1 KR1020060124950A KR20060124950A KR100836761B1 KR 100836761 B1 KR100836761 B1 KR 100836761B1 KR 1020060124950 A KR1020060124950 A KR 1020060124950A KR 20060124950 A KR20060124950 A KR 20060124950A KR 100836761 B1 KR100836761 B1 KR 100836761B1
Authority
KR
South Korea
Prior art keywords
semiconductor fin
pattern
fin
insulating film
etching
Prior art date
Application number
KR1020060124950A
Other languages
English (en)
Inventor
이덕형
이선길
유종렬
최시영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060124950A priority Critical patent/KR100836761B1/ko
Priority to US12/000,071 priority patent/US7842566B2/en
Application granted granted Critical
Publication of KR100836761B1 publication Critical patent/KR100836761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

핀 전계 효과 트랜지스터 및 그 제조방법에서, 서로 다른 결정면에서 유래된 상부면 및 측면을 구비하는 반도체 핀이 제공된다. 반도체 핀의 측면 및 상부면에 서로 다른 두께의 게이트 절연막이 형성된다. 반도체 핀의 측면 및 상부면을 지나도록 게이트 절연막 상에 게이트 전극이 형성된다.
반도체 핀, 핀 전계효과 트랜지스터, 게이트 절연막

Description

핀 전계 효과 트랜지스터 및 그 제조방법{FinFET and Method of Manufacturing the Same}
도 1은 삼중 게이트 핀 전계 효과 트랜지스터의 문제점을 설명하기 위한 도면이다.
도 2는 이중 게이트 핀 전계 효과 트랜지스터를 나타내는 사시도이다.
도 3은 이중 게이트 핀 전계 효과 트랜지스터의 문제점을 설명하기 위한 도면이다.
도 4 내지 도 6은 이중 게이트 핀 전계 효과 트랜지스터 제조방법에서 발생하는 문제점을 설명하기 위한도면들이다.
도 7은 격자의 회전에 의한 결정면{100}의 등가 결정면들을 도시한다.
도 8은 격자의 방향을 도시한다.
도 9는 서로 수직인 결정면 {100} 및 {110}을 도시한다.
도 10는 동일한 열산화 조건에서 결정면 {100} 및 {110}에서 형성된 산화막의 실험적으로 얻어진 두께 도시한다.
도 11 내지 도 20은 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터를 제조하는 방법을 설명하기 위한 도면들이다.
도 21 내지 도 24는 본 발명의 다른 실시예에 따른 핀 전계 효과 트랜지스터 를 제조하는 방법을 설명하기 위한 도면들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관련된 것으로서, 더욱 상세하게는 핀 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다.
나노 CMOS 소자 기술은 CPU와 같은 로직 회로와 메모리 기술에 적용되어 엄청난 부가가치를 창출할 수 있는 특성을 갖고 있어 현재 전 세계적으로 연구가 매우 활발하게 진행되고 있다. 실리콘 반도체 기술을 이용한 시스템의 크기가 작아지고 낮은 전력소모를 필요로 하면서 소자 크기가 그에 따라 작아져야 한다. 이에 부응할 수 있는 가장 경쟁력이 있는 소자 기술이 CMOS 소자 기술이다.
이들 소자의 게이트 크기는 현재 계속 스케일링 다운되고 있는데, 그에 따른 문제가 계속 발생하고 있다. 가장 큰 문제는 소위 짧은 채널효과(Short Channel Effect)이다. 종래의 CMOS 기술은 주로 벌크(bulk) 실리콘 기판에서 제작되어 왔다.
벌크 실리콘에서 만들어진 MOS 소자는 50 nm 이하의 게이트 길이로 스케일링 다운되면서 공정조건이 매우 민감하게 소자의 특성에 영향을 미치고, 또한 채널 길이가 30 nm 근처에서는 소자의 성능이 실제 회로에 적용되기에는 아직 충분하지 않다. 또한 실제 하나의 소자가 점유하는 면적은 스케일링 다운되지 않는 게이트 옆에 형성된 스페이서 영역 때문에 종래에 비해 줄어들지 않았기 때문에 집적도를 개 선할 여지가 적다.
이들 벌크 실리콘 기판을 근간으로 하는 MOS 소자 기술에 한계가 생기면서 30 nm 이하의 채널 길이를 갖는 소자를 구현하기 위해 SOI (Silicon On Insulator) 실리콘기판을 근간으로 하는 소자에 대한 연구가 활발하게 진행되고 있다.
종래의 벌크 실리콘기판에서 제작한 소자 구조를 그대로 SOI 실리콘기판에서 제작하여 그 특성을 분석한 연구가 많이 진행되었으나, 실리콘 필름 두께가 얇은 관계로 기생 소스/드레인 저항이 크게 증가하여 소스/드레인 영역에 선택적으로 에피층을 성장해야 한다. 또한 소자의 바디가 SOI 소자의 특성상 기판과 연결되어 있지 않기 때문에 플로팅(floating) 바디 효과와 열전도가 잘 되지 않아 소자의 성능이 떨어지는 문제가 있다.
이와 같이 종래의 구조를 SOI 기판에 구현한 것은 벌크에서 구현한 소자에 비해 스케일링 다운 특성이 크게 개선되지 않아, CMOS 소자의 채널길이를 25 nm 또는 그 이하까지 줄이기 위한 가장 적합한 소자구조로 삼중 게이트(Tri-gate) 및 이중 게이트(Double-gate)를 갖는 소자 구조가 등장하였고, 이를 소위 '핀 전계 효과 트랜지스터(FinFET)'라 부른다. 보다 구체적으로 벌크 실리콘 기판에서 돌출한 형태의 패턴, 즉 소위 '핀(Fin)' 이라고 불리는 부위의 3면(양측면들 및 상부면)에 채널영역을 형성하면, 삼중 게이트 핀 전계 효과 트랜지스터라 부른다. 그리고, 상기 삼중 게이트 핀 전계 효과 트랜지스터에서 핀의 상부면에 캡핑막((Capping Layer)을 형성하여 수직 방향의 게이트 필드를 차단시키고 핀의 2면(양측면들)에 채널영역을 형성하면 이중 게이트 전계 효과 트랜지스터라 부른다.
이 같은 전계 효과 트랜지스터는 상술한 바와 같이 전류가 흐르는 채널영역의 여러 면에 게이트 전극이 존재하여 게이트 전극에 의한 채널의 제어 특성을 크게 개선할 수 있다. 게이트에 의한 채널의 제어 특성이 큰 경우, 소스와 드레인 사이의 누설전류를 종래의 단일 게이트 소자에 비해 크게 개선할 수 있어 결국 드레인 기인 배리어 강하(Drain Induced Barrier Lowering) 특성을 크게 개선할 수 있다. 또한, 채널 양쪽에 게이트가 존재하여 소자의 문턱전압을 동적(dynamically)으로 변화시킬 수 있어 채널의 온-오프(on-off) 특성이 단일 게이트 구조에 비해 크게 개선되고 짧은 채널효과를 억제할 수 있다. 이에 핀 전계 효과 트랜지스터에 대한 연구들이 많이 진행되고 있다.
본 발명의 실시예들은 새로운 핀 전계 효과 트랜지스터 및 그 형성 방법을 제공한다.
본 발명의 실시예들에 따른 반도체 소자는 서로 다른 결정면에서 유래된 상부면 및 측면을 포함하는 반도체 핀을 포함할 수 있다. 상기 반도체 핀의 측면 상에 형성된 제1 게이트 절연막 및 상기 상부면 상에 형성되고 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막이 구비된다. 상기 제1 및 제2 게이트 절연막들 상에 게이트 전극이 구비된다.
본 발명의 실시예들에 따른 반도체 소자 형성 방법은서로 다른 결정면을 갖는 상부면 및 측면을 포함하는 반도체 핀을 형성하는 것을 포함한다. 상기 반도체 핀의 측면에는 제1 게이트 절연막을 그리고 상기 반도체 핀의 상부면에는 상기 제1 게이트 절연막보다 두꺼운 제2 게이 트 절연막이 형성된다. 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 게이트 전극이 형성된다.
본 발명의 실시예들에 따른 반도체 소자 형성 방법은 반도체 기판을 식각하여, 서로 다른 두께로 열산화막이 성장되도록, 서로 다른 결정면의 상부면 및 측면을 포함하는 반도체 핀을 형성하는 것을 포함한다. 상기 반도체 기판에 대하여 열처리 공정을 진행하여 상기 반도체 핀의 측면 상에는 제1 열산화막이 그리고 상기 반도체 핀의 상부면 상에는 상기 제1 열산화막보다 두꺼운 제2 열산화막이 형성된다. 상기 제1 및 제2 열사화막들 상에 게이트 전극이 형성된다.
도 1은 삼중 게이트 핀 전계 효과 트랜지스터에서 발생 될 수 있는 문제점을 설명하기 위한 도면이다. 도 1을 참조하면, 반도체 소자가 고집적화 되어감에 따라, 삼중 게이트 핀 전계 효과 트랜지스터(10)의 핀(20) 폭이 점점 감소하고, 여러 공정을 수행함에 따라 결국에 핀(20)의 모양이 뾰쪽하게 되고 (A 참조), 결국에 수직 방향의 게이트 필드의 집중 현상을 발생시켜 문턱 이하에서의 유동치(Subthreshold Swing) 열화, 문턱전압의 저하(Threshold Voltage Lowering), 문턱 이하에서의 누설전류(Subthreshold Leakage) 열화 등의 전기적 특성이 열화된다. 또한, 게이트 전극(30)을 형성하기 위하여 게이트 도전막(30a)을 식각할 때 하부층인 핀(20)이 식각된다. 이로 인해 핀(20)의 소스/드레인 영역(20a)이 될 영역이 채널(channel)이 될 영역(20a) 보다 낮아진다 (B 참조).
이러한 문제점들을 해결하기 위하여 도 2에 도시된 바와 같이, 핀(110)의 상 에 캡핑막(120, Capping Layer)을 형성시킨 이중 게이트 전계 효과 트랜지스터(150)가 개발되었다. 구체적으로 캡핑막(120)을 핀(110)의 상부면 상에 형성시켜 수직 방향의 게이트 필드를 억제할 뿐만 아니라 핀(110)의 모양을 원래대로 유지한다. 또한 게이트 전극(130)을 형성하기 위하여 식각 공정을 진행할 때 캡핑막(120)이 핀(110)을 보호하여 소스/드레인 영역(110a)이 식각되는 것을 방지한다.
그러나, 도 2에 도시된 캡핑막(120)도 채널(channel) 영역을 형성하기 위하여 여러 공정을 수행하는 중에 식각되어 도 3에 도시된 바와 같이, 그 모양을 원래대로 보존되지 못하고 손상된 캡핑막(120a)이 되거나, 완전히 제거될 수 있다. 이러한 캡핑막(120a)은 그 역할을 수행하지 못하여 도 1을 참조하여 설명을 한 삼중 게이트 핀 전계 효과 트랜지스터의 문제점을 재생시킬 가능성을 가지고 있다.
도 4 내지 도 6을 참조하여 도 2의 이중 게이트 핀 전계효과 트랜지스터를 형성할 때캡핑막의 모양이 손상되는 이유에 대하여 설명한다. 도 4를 참조하면, 실리콘 기판 상에 실리콘 질화막이 형성된다. 실리콘 질화막은 화학기상증착(CVD) 공정으로 형성된다. 실리콘 질화막이 패터닝되어 캡핑막(120)이 형성된다. 이어서, 캡핑막(120)을 식각마스크로 이용하여 실리콘 기판(100)이 식각되어 식각된 실리콘 기판(100a)의 표면에 일체로 돌출되어 제1 방향으로 연장된 핀(110)이 형성된다. 반도체 기판 식각에 의하여 발생한 핀(110) 측면의 손상을 큐어링(Curing)하기 위하여 핀(100) 측면에 열산화 공정에 의한 사이드월(sidewall) 산화막(112)이 형성된다. 후속 공정에 의하여 핀(100) 측면의 산화를 방지하기 위하여 화학기상증착(CVD) 공정에 의한 라이너용 실리콘 질화막(114)이 사이드월 산화막(112)과 캡핑 막(120)을 덮도록 형성된다. 이어서, 소자 분리를 위하여 라이너용 실리콘 질화막(114)의 표면에서부터 핀(110)의 하부(110b)까지 소자분리막(116)을 매립한다.
도 5를 참조하면, 채널(channel)을 형성하기 위하여 소자분리막(116)에 의하여 노출된 라이너용 실리콘 질화막(114)의 일부분이 식각되어 실리콘 질화막 패턴(114a)이 형성된다. 이때, 라이너용 실리콘 질화막(114)은 인산(H3PO4) 용액으로 식각된다. 인산(H3PO4) 용액에 의하여 라이너용 실리콘 질화막(114)과 동일한 막인 캡핑막(120)도 식각된다. 상기 인산을 사용한 식각 조건을 최적화하면, 캡핑막(120)이 식각되는 양이 적게할 수 있으나 근본적으로 캡핑막(120)이 인산(H3PO4) 용액에 노출되어 있기 때문에 어느정도 식각되는 것은 피할 수 없다. 그러므로, 도시된 바와 같이 식각되어 변형된 캡핑막(120a)이 되거나, 과도하게 식각되면, 캡핑막(120)이 완전히 제거될 수도 있다.
이어서, 라이너용 실리콘 질화막 패턴(114a)에 의하여 노출된 사이드월 산화막(112)을 식각하여 사이드월 산화막 패턴(112a)이 형성된다. 이때, 사이드월 산화막은 불산(HF) 용액으로 식각된다. 이로써, 핀(110)의 상부(110a)가 노출된다.
도 6를 참조하면, 사이드월 산화막 패턴(112a)에 의하여 노출된 핀(110)의 상부를 감싸면서 제2 방향으로 연장된 게이트 전극(130)이 형성된다. 이때, 게이트 전극(130)을 형성하기 위하여 통상적으로 사용되는 건식식각 공정에 의하여 캡핑막(120a)이 추가로 식각된다. 이로써, 더 식각된 캡핑막(120b)이 형성된다.
상술한 바와 같이, 캡핑막(120)이 여러 식각 공정에 노출되어 있어서, 심하 게 손상을 받거나, 완전히 소실될 가능성이 다분하다.
본 발명의 실시예들은 반도체 핀을 이용한 핀 전계효과 트랜지스터를 제공한다. 일 실시예에 있어서 반도체 핀은 결정면이 서로 다른 상부면 및 측면을 포함한다. 예를 들어 실리콘 기판이 {110} 결정면을 갖도록 성장되었다면 핀을 형성하기위한 액티브 레이아웃(active layout)을 핀 측면이 {100}를 갖도록 인위적으로 결정방위를 설정한다.
본 발명의 실시예들에 대한 보다 명확한 이해를 위해서 먼저 결정학(crystallographic)에 대하여 간단히 살펴보기로 한다. 결정을 다룸에 있어서 격자에서의 결정면(plane) 또는 방향(direction)을 언급하는 것은 매우 유용하다. 면 또는 방향을 기술하는 표시법(notation)은 격자에서의 면의 위치 또는 벡터의 방향을 표시할 때 세 개의 정수 세트를 사용한다. 결정 격자에서의 어떤 면을 기술하는 세 개의 정수는 다음과 같은 방식으로 결정된다:
먼저, 어떤 면이 세 결정 축과 만나는 교점(intersection)을 찾고 이들 교점들을 기본 벡터의 정수배로 나타낸다. 이때, 면은 그 유래(orientation)를 유지한 채로 움직여 각 결정축과의 교점이 생길 때까지 움직여 질 수 있다. 이들 교점들의 역수를 취한 후 동일한 관계를 유지한 채로 가장 작은 정수비를 갖는 세 개의 정수 세트 h, k, l 로 만든다. 이들 세 개의 정수 세트 h, k, l 을 (hkl)와 같이 () 안에 나열한다.
이 같은 세 개의 정수 세트 h, k, l을 밀러 지수(Miller index)라고 하며, 이들 세 개의 정수 세트는 격자에서 서로 평행한 면들을 정의한다. 결정학적 관점 에서 격자에서 많은 면들은 서로 등가(equivalent)이다. 즉, 주어진 밀러 지수를 갖는 어떤 면은 단지 단위정의 위치 및 기원(유래)을 선택하는 방식에 의해서 격자 내에서 이동을 할 수 있다. 즉, 결정 격차 축에 대한 상대적인 대칭성이 동일한 면들을 결정학적인 관점에서 등가(equivalent)라고 부른다. 그와 같은 결정학적으로 등가적인 면들을 () 대신 {}로 표시한다. 따라서, 결정면 {100}은 세 개의 등가 면 (100), (010), (001)을 포함한다. 도 7은 이와 같은 격자의 회전에 의한 {100} 등가 결정면들을 도시한다.
한편, 격자내에서 방향은 그 방향에서의 벡터의 성분과 동일한 관계를 가지는 세 개의 정수 세트로 표시된다. 세 개의 벡터 성분은 기본 벡터의 곱으로 표시되며, 그들 사이의 관계를 유지한 채로 최소 정수비로 전환되어 [] 를 사용하여 표시된다. 면과 마찬가지로 격자에서 많은 방향들은 결정학적으로 서로 등가이며 < >를 사용하여 표시된다. 예컨대, 방향 <110>은 세 개의 결정학적으로 등가 방향 [100], [010], [001]을 포함한다. 도 8는 격자의 방향을 도시한다.
도 7 및 도 8로부터 방향 [hkl] 은 결정면 (hkl)에 대해서 수직임을 알 수 있다.
도 9를 참조하면, 이상의 결정학에 대한 개관으로부터 예컨대, 결정면 (001)에 수직인 결정면은 (110)임을 알 수 있으며 결정면 (110)은 [110] 방향이다. 다시 말하면, 결정면 {100}에 수직인 결정면은 {110}임을 알 수 있으며 결정면 {110}은 <110> 방향임을 알 수 있다. 따라서 결정면 {110}의 기판을 <110> 방향으로 식각을 하면 그 식각 단면은 결정면 {110}임을 알 수 있다. 또, 결정면 {111}을 <100> 방 향으로 자르면 그 단면의 결정면은 {100}일 것이다. 결정면 [111}을 <110> 방향으로 자르면 그 단면의 결정면은 {110} 일 것이다. 도 10은 열산화방법에 따른 {110}와 {100} 결정면에의서 산화막의 두께 차이를 실험적인 결과로 나타낸 것이다. 도 10에서 가로축은 결정면 {100}에서의 열산화막의 두께를 나타내고, 세로축은 결정면{110}에서의 열산화막의 두께를 나타낸다.
이를 이용하여 본 발명의 실시예들은 서로 다른 결정면들로 구성된 반도체 핀을 형성한다. 결과적으로 서로 다른 결정면을 포함하는 반도체 핀이 형성될 것이다. 결정면이 서로 다르면 원자 밀도 역시 다르게 되며 따라서 동일한 조건에서 열산화 공정에서 서로 다른 두께의 열산화막이 형성된다. 본 발명의 실시예들은 반도체 핀의 측면 및 상부면이 서로 다른 두께의 열산화막을 가지도록 하기 위해서 반도체 핀의 측면 및 상부면이 서로 다른 결정면을 가지도록 한다. 예를 들어, 결정면 {100}은 반도체 핀의 측면을, 결정면 {110}은 반도체 핀의 상부면을 구성할 수 있다. {100} 결정면에서 보다 {110} 결정면에서 성장되는 열산화막의 두께가 상대적으로 더 얇다. 따라서 {110} 결정면을 갖는 상부면에는 두꺼운 열산화막이 성장하고 {100} 결정면을 갖는 핀의 측면에는 상대적으로 얇은 열산화막이 성장한다. 이로써, 별도의 마스크 공정이 필요없이 마스크를 대신하는 두꺼운 열산화막이 형성될 수 있다.
본 발명의 실시예에 따른 핀 전계 효과 트랜지스터 제조에 사용되는 반도체 기판은 예컨대 쵸크랄스크(Czochralski) 방법, 부융대(Float Zone) 성장법 등으로 형성된 단결정 실리콘 잉곳(ingot)으로부터 절단된 단결정 벌크 실리콘으로 준비된 기판, 특성 향상 및 원하는 구조를 제공하기 위해서 선택된 에피탁시얼층, 매몰 산화막 또는 도핑 영역중 적어도 하나 이상을 포함하는 기판이 사용될 수 있다. 또한 베이스 기판, 매몰 산화막 및 반도체 기판이 차례로 적층된 소이 기판(SOI)이 사용될 수 있다.
도 11 내지 도 20은 핀 전계 효과 트랜지스터를 제조하는 방법의 일 실시 예를 나타내는 사시도들이다. 본 실시예에서 사용되는 기판은 표면의 실리콘 층이 {110} 결정면을 갖도록 성장시킨 벌크 실리콘 기판 또는 SOI 기판 모두 가능하다.
도 11을 참조하면, 먼저 실리콘 기판(200) 상에 제1 산화막(202)을 형성한다. 제1 산화막(202)은 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 실리콘 기판(200)의 표면을 산화시켜 형성할 수 있다. 제1 산화막(202)의 두께는 10 내지 100Å일 수 있다.
이어서, 상기 제1 산화막(202) 상에 하드마스크막 및 캡핑막으로 실리콘 질화막(204)을 형성한다. 실리콘 질화막(204)은 제1 산화막(202) 상에 저압화학기상증착(low pressure chemical vapor deposition; LPCVD) 방법을 이용하여 실리콘 질화물을 증착시켜 형성될 수 있다.
도 12를 참조하면, 실리콘 질화막(204) 상에 포토레지스트를 도포한 후 포토리소그라피 공정을 수행하여 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 이용하여 실리콘 질화막(204) 및 제1 산화막(202)을 식각하여 식각 마스크(206) 즉, 실리콘 질화막 패턴(204a)과 제1 산화막 패 턴(202a)을 형성한다. 이어서, 상기 포토레지스트 패턴은 에싱, 스트립 및 세정 공정을 통해 제거된다. 이때 형성되는 식각 마스크(206)는 향후 게이트 열산화막 형성시 결정면에 따른 산화막의 두께 차이를 유도하기 위하여 액티브의 측면부 즉, 핀의 측면부가 {100} 결정면을 갖도록 레이아웃(Lay-out)이 설정된 엑티브 마스크(active mask)를 이용하여, 실리콘 질화막 및 제1 산화막을 패터닝하여 형성한다. 즉, {110} 결정면을 갖는 기판(200) 상에 식각으로 기판의 측면이 {100} 결정면이 되도록, 기판(200) 상에서 식각 마스크(206)의 방향이 결정될 수 있다.
도 13을 참조하면, 실리콘 질화막 패턴(204a)을 식각마스크로 이용하여 노출된 실리콘 기판(200)을 건식 식각하여 액티브 패턴(210)을 형성한다. 이로써, 식각된 실리콘 기판(200a)의 표면으로부터 일체로 돌출되어 실리콘 기판(200a)을 가로지르는 구조를 갖는 액티브 패턴(210)이 형성된다. 상기 액티브 패턴(210)의 높이는 1500~4000Å 정도로 할 수 있다. 그리고, 상기 액티브 패턴(210)은 소위 '핀(Fin)'으로 불린다. 상기 액티브 패턴(210)의 상부면이 (110) 면을 갖고 상기 액티브 패턴 (210)의 측면 (sidewall)은 (100) 면을 갖도록 반도체 기판 상의 액티브 방향 (active orientation)을 설정한다.
도 14를 참조 하면, 상기 반도체 기판의 식각에 의하여 액티브 패턴(210)의 측면에 발생한 스트레스(stress)를 완화하기 위해 실리콘 기판(200a)의 표면과 액티브 패턴(210)의 표면에 연속적으로 제2 산화막(212)을 형성한다. 제2 산화막(212)은 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 실리콘 기판(200a)과 액티브 패턴(210)의 표면을 산화시켜 형성될 수 있다. 그리고, 제2 산화막(212)은 소위 '사이드월 산화막' 이라 불린다.
도 15를 참조하면, 상기 액티브 패턴(210)을 형성한 후에, 상기 액티브 패턴 (210)을 매립하도록 절연막(dielectric layer; field oxide)을 형성한 후 평탄화 공정을 진행한다. 이때 절연막 (Dielectric layer)으로는 HDP 산화물 또는 SOG 계열의 물질을 이용하며, 상기 액티브 패턴(210)의 높이 보다 두껍게 증착하도록 한다. 그리고 이 절연막을 화학 기계적 연마 (CMP) 공정 또는 에치백(etchback) 공정으로 평탄화하여 절연막 패턴(220)을 형성한다. 그리고 상기 액티브 패턴(210)의 상부면에 남아있는 마스크(206)로서 실리콘 질화막 패턴(204a)과 제1 산화막 패턴(202a)을 식각공정을 통하여 제거한다.
도 16을 참조하면, 상기 액티브 패턴(210) 및 상기 절연막 패턴(220)의 상부면에 하드 마스크 (230; Hard mask)를 형성한다. 상기 하드 마스크(230) 물질로서는 상기 절연막 패턴(220) 물질과 식각 선택비가 큰 물질, 예를 들어 실리콘 나이트라이드(SiN) 또는 폴리실리콘 (poly-Si), 실리콘 옥시나이드트리이드(SiON) 등을 사용하거나 또는 상기 절연막 패턴(220) 물질과 선택비가 없는 물질을 사용할 수도 있다. 상기 하드 마스크(230)는 예를 들어 500~2000 Å 정도의 두께로 형성한다.
도 17을 참조하면, 다마신 게이트 패턴 (Damascene gate pattern) 형성을 위하여 상기 하드 마스크(230)를 사진 및 식각 공정을 통하여 패터닝 하여 하드 마스크 패턴(240)을 형성한다.
도 18을 참조하면, 상기 하드 마스크 패턴 (240)을 이용하여 상기 절연막 패 턴(220)을 일정한 깊이로 리세스 (recess)한다. 이때 절연막 패턴(220)의 리세스 깊이는 약 500~1000Å 수준으로 한다. 상기 하드 마스크 패턴(240)은 절연막 패턴 (220) 물질과 식각 선택비가 큰 물질로서 예를 들어 실리콘 나이트라이드 (SiN) 또는 폴리실리콘 (poly-Si) 그리고 실리콘 옥시나이트라이드 (SiON) 등인 경우는 상기 절연막 패턴(220)을 리세스하는 동안 식각선택비 차에 의한 하드 마스크 패턴의 소모량이 적고, 절연막 패턴(220) 물질과 선택비가 없는 물질을 사용하는 경우는 상기 절연막 패턴(220)을 리세스하는 동안에 리세스 되는 깊이만큼 비슷하게 하드 마스크 패턴이소모된다.
도 19를 참조하면, 상기 하드 마스크 패턴 (240)을 제거한 후 노출된 상기 액티브 패턴(210)의 전면 즉 상부면 및 측면에 게이트 절연막(250a, 250b)을 열산화 공정 (Thermal oxidation process) 으로 형성한다. 이때 액티브 패턴(210)의 상부면은 {110} 결정면을, 측면은 {100} 결정면을 나타내기 때문에, 액티브 패턴(210)의 측면에 형성되는 게이트 절연막(250b)보다 액티브 패턴(210)의 상부면에 형성되는 게이트 절연막(250a)이 상대적으로 더 두껍다. 상기 열산화 공정은 습식 또는 건식 산화 방식 모두를 사용할 수 있다.
도 20을 참조하면, 게이트 전극을 형성하기 위하여 일부 노출된 상기 게이트 절연막(250a, 250b) 상에 도전 물질을증착한다. 사진 및 식각 공정을 통하여 도전 물질을 패터닝하여 게이트 전극(260)을 형성한다. 그런데 상기 하드 마스크 패턴(240)을 제거 한 후 상기 게이트 절연막(250a, 250b)을 형성할 때, 소오스 및 드레인 영역에도 게이트 절연막이 형성된다. 따라서 상기 게이트 전극(260)을 형성할 때, 상기 소오스 및 드레인 영역에 형성된 게이트 절연막을 제거하는데 과도식각(Over etch)을 수행하여 제거할 수 있다. 상기 게이트 전극(260)을 형성하기 위한 도전 물질로서는 N 타입 (N-type) 또는 P 타입 (P-type)의 폴리실리콘 (poiy-Si), 티나튬 나이트라이드 (TiN), 텅스텐 (W), 텅스텐 나이트라이드 (WN) 등을 사용할 수 있다. 그리고 상기 열거된 도전 물질을 단독으로 사용하거나 이들의 적층 구조로 사용할 수 있다. 상기 게이트 전극(260)을 형성하기 위해, 도전 물질은 액티브 패턴(210)의 높이보다 더 높은 두께로 형성될 수 있으며, 그 두께는 대략 500~2000Å으로 한다. 이후 공정은 일반적인 트랜지스터 제조 공정과 동일하므로 자세한 설명은 생략하기로 한다.
도 21 내지 도 25은 핀 전계 효과 트랜지스터를 제조하는 방법의 다른 실시 예를 나타내는 사시도들이다. 이때 사용되는 기판은 표면의 실리콘 층이 {110} 결정면을 갖도록 성장시킨 벌크 실리콘 기판 또는 SOI 기판 모두 가능하다.
본 실시예는 상기 일 실시예의 핀 전계 효과 트랜지스터를 이용한 발명이다. 그러므로, 본 실시예는 일 실시예의 도 11 내지 도 18까지는 동일한 방법으로 진행되므로 본 실시예에서는 상세한 설명을 생략한다.
그러므로 도 21을 참조하면, 상기 일 실시예의 도 18에서 설명하고 있는 것처럼, 하드 마스크 패턴(240)을 이용하여 절연막 패턴(220)을 식각하고, 추가로 액티브 패턴(210)을 일정한 깊이로 리세스 한다. 예를 들어, 실리콘과 절연막과의 식각 선택비가 작은 공정을 사용할 때, 액티브 패턴(210)을 리세스 할 때 절연막 패턴(220)이 추가로 리세스된다. 이때 액티브 패턴(210)의 리세스된 깊이가 500~1500 Å이면 절연막 패턴(220)이 이미 1차로 리세스된 깊이와 액티브 패턴(210)이 추가로 리세스될 때 리세스 되는 깊이를 포함하면 800~2500 Å 깊이를 갖게 된다. 따라서 리세스 된 액티브 패턴(210)의 깊이와 리세스된 절연막 패턴(220)의 단차는 약 300~1000 Å내외가 된다.
또 다른 방법으로는 절연막과의 식각 선택비가 큰 공정을 사용할 때, 액티브 패턴(210)의 리세스 공정을 진행하면 상기 액티브 패턴(210)의 리세스 된 깊이는 절연막 패턴(220)의 리세스된 깊이 보다 낮아야 하는데 이는 액티브 패턴(210)의 측면을 노출시키기 위함이다. 이때 리세스 된 액티브 패턴(210) 깊이와 절연막 패턴(220)의 단차는 약 300~1000Å 내외가 되도록 액티브 패턴(210)의 리세스 깊이를 설정한다. 상기 두 가지 방법 모두 액티브 패턴 (210)보다 절연막 패턴(220)의 리세스 된 깊이가 상대적으로 더 깊다.
도 22을 참조하면, 액티브 핀의 상부면은 {110} 결정면, 핀의 측면부는 {100}를 갖는다. 이때 실리콘이 리세스된 측면 (270)은 핀 측면부인 {100} 결정면과 결정학적으로 도면과 같이 수직관계인 {110} 결정면을 갖거나 경우에 따라 예각의 관계를 가질 수 있다. 예를 들어 예각의 경우, 도 22에 나타낸 바와 같이 {100}와 수직관계인 {110} 사이의 {111}, {113} 등의 결정면을 가지게 되고 {100} 결정면 대비 이들 결정면은 높은 지수 면(high index plane)으로 후속의 열산화 공정에서 두꺼운 산화막이 형성된다.
도 23을 참조하면, 상기 하드 마스크 패턴(240)을 제거한 후 노출된 상기 액티브 패턴(210)의 전면 즉 상부면 및 측면에 게이트 절연막(250a, 250b)을 열산화 공정으로 형성한다. 상기 열산화 공정은 습식 또는 건식 산화 방식 모두를 사용할 수 있다. 이때 초기 설정한 기판의 결정면에 따라 핀 상부는 {110} 결정면을 갖게되고, 핀의 측면부는 {100} 결정면을 가지게 되므로 열산화 공정에 의해 형성된 산화막의 두께는 {100} 결정면 대비 {110} 결정면이 상대적으로 두껍게 형성된다. 또한 도 22에서 설명한 결정학적 관계로 인해 리세스된 실리콘의 측면부 (270)의 산화막 두께는 핀 측면부와 수직의 관계이거나 예각의 관계를 가지므로 핀 측면부의 산화막에 비해서는 적어도 모든 경우의 결정면에서 그 산화막 두께가 두껍다.
도 24을 참조하면, 도 20을 참조하여 설명을 한 공정과 유사하게 게이트 전극(260)을 형성한다.
본 발명의 실시예들에 따르면, 액티브 (Active) 간격을 유지하면서, 양호한 캡핑막의 형상을 갖는 핀 전계 효과 트랜지스터를 제공할 수 있다.
본 발명의 실시예들에 따른 핀 전계 효과 트랜지스터에서 상대적으로 두꺼운 열산화막이 형성된 핀의 상부면에는 게이트 전극으로부터 전달되는 전기장이 약화되고, 상대적으로 얇은 두께의 열산화막이 형성된 핀의 측면부에는 게이트 전극의 전기장이 상대적으로 강하게 전달된다. 이와 같이 핀의 상부면과 측면에 전달되는 전기장의 차이로 인해 채널 형성은 핀 측면에 인가되는 게이트의 전기장에 의해 좌우되고 문턱전압이 결정되므로, 산화막의 두께가 핀 상부와 측면이 동일한 소자에서 발생되는 문턱전압의 하향과 그에 따른 전기적 특성의 열화를 본 발명에서는 효과적으로 방지할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 서로 다른 결정면을 갖는 상부면 및 측면을 포함하는 반도체 핀을 형성하고;
    상기 반도체 핀의 측면에는 제1 게이트 절연막을 그리고 상기 반도체 핀의 상부면에는 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성하고;
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 게이트 전극을 형성하는 것을 포함하며,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막을 형성하는 것은:
    상기 반도체 핀의 측면을 덮는 절연막 패턴을 형성하고;
    상기 절연막 패턴 및 상기 반도체 핀의 상부면 상에 게이트 전극이 형성될 라인 영역을 한정하는 마스크 패턴을 형성하고;
    상기 마스크 패턴을 식각 마스크로 사용하여 노출된 절연막 패턴의 일부를 식각하여 상기 반도체 핀의 측면을 노출하고;
    서로 다른 결정면을 갖는 상기 반도체 핀의 상부면 및 측면을 열산화하는 것을 포함하는 반도체 소자 형성 방법.
  5. 제 4 항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    {110} 결정면의 표면을 가지는 반도체 기판을 준비하고;
    상기 반도체 핀의 측면이 {100} 결정면이 되도록 상기 반도체 기판을 이방성식각하는 것을 포함하는 반도체 소자 형성 방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    {110} 결정면의 표면을 가지는 반도체 기판을 준비하고;
    상기 반도체 핀의 측면이 {100} 결정면이 되도록 상기 반도체 기판을 이방성식각하는 것을 포함하는 반도체 소자 형성 방법.
  8. 제 4 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 노출된 절연막 패턴의 일부를 식각할 때, 상기 반도체 핀의 일부분을 식각하여 그 높이를 낮추는 것을 더 포함하는 반도체 소자 형성 방법.
  9. 삭제
  10. 삭제
  11. {110} 결정면을 나타내는 반도체 기판을 식각하여, {110} 결정면의 상부면 및 {100} 결정면의 측면을 포함하는 반도체 핀을 형성하고;
    상기 반도체 핀의 측면을 덮는 절연막 패턴을 형성하고;
    상기 절연막 패턴 및 상기 반도체 핀의 상부면 상에 게이트 전극이 형성될 라인 영역을 한정하는 마스크 패턴을 형성하고;
    상기 마스크 패턴을 식각 마스크로 사용하여 노출된 절연막 패턴의 일부를 식각하여 상기 반도체 핀의 측면을 노출하고;
    열산화 공정을 진행하여 상기 반도체 핀의 측면에는 제1 게이트 절연막을 그리고 상기 반도체 핀의 상부면에는 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성하고;
    상기 제1 및 제2 게이트 절연막들 상에 게이트 전극을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  12. 제 11 항에 있어서,
    상기 마스크 패턴을 식각 마스크로 사용하여 노출된 절연막 패턴의 일부를 식각할 때, 상기 반도체 핀의 일부분을 식각하여 그 높이를 낮추는 것을 더 포함하는 반도체 소자 형성 방법.
KR1020060124950A 2006-12-08 2006-12-08 핀 전계 효과 트랜지스터 및 그 제조방법 KR100836761B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060124950A KR100836761B1 (ko) 2006-12-08 2006-12-08 핀 전계 효과 트랜지스터 및 그 제조방법
US12/000,071 US7842566B2 (en) 2006-12-08 2007-12-07 FinFET and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060124950A KR100836761B1 (ko) 2006-12-08 2006-12-08 핀 전계 효과 트랜지스터 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100836761B1 true KR100836761B1 (ko) 2008-06-10

Family

ID=39496929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060124950A KR100836761B1 (ko) 2006-12-08 2006-12-08 핀 전계 효과 트랜지스터 및 그 제조방법

Country Status (2)

Country Link
US (1) US7842566B2 (ko)
KR (1) KR100836761B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101311085B1 (ko) * 2011-11-30 2013-09-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 균일한 ｓｔｉ를 형성하기 위한 방법
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
KR20160099537A (ko) * 2013-12-16 2016-08-22 인텔 코포레이션 완화된 기판이 없는 nmos 및 pmos 스트레인된 디바이스
KR20160150355A (ko) * 2015-06-22 2016-12-30 삼성전자주식회사 반도체 장치

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082167B (zh) * 2009-11-27 2013-04-10 清华大学 半导体纳米结构
TWI406410B (zh) * 2010-01-22 2013-08-21 Hon Hai Prec Ind Co Ltd 半導體奈米結構
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8871584B2 (en) 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US8609480B2 (en) 2011-12-21 2013-12-17 Globalfoundries Inc. Methods of forming isolation structures on FinFET semiconductor devices
US9117877B2 (en) * 2012-01-16 2015-08-25 Globalfoundries Inc. Methods of forming a dielectric cap layer on a metal gate structure
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US20140061792A1 (en) * 2012-08-28 2014-03-06 International Business Machines Corporation Field effect transistor devices with recessed gates
US9263585B2 (en) 2012-10-30 2016-02-16 Globalfoundries Inc. Methods of forming enhanced mobility channel regions on 3D semiconductor devices, and devices comprising same
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
CN103985755B (zh) * 2013-02-08 2017-10-27 中国科学院微电子研究所 半导体设置及其制造方法
US8912056B2 (en) 2013-04-11 2014-12-16 International Business Machines Corporation Dual epitaxial integration for FinFETS
KR20140148189A (ko) * 2013-06-21 2014-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
CN105097535B (zh) * 2014-05-12 2018-03-13 中国科学院微电子研究所 FinFet器件的制造方法
WO2015199709A1 (en) 2014-06-27 2015-12-30 Intel Corporation Non-linear fin-based devices
US9536879B2 (en) 2014-07-09 2017-01-03 International Business Machines Corporation FinFET with constrained source-drain epitaxial region
KR102171023B1 (ko) 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US10347766B2 (en) * 2014-09-02 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US9496181B2 (en) 2014-12-23 2016-11-15 Qualcomm Incorporated Sub-fin device isolation
US9466693B1 (en) 2015-11-17 2016-10-11 International Business Machines Corporation Self aligned replacement metal source/drain finFET
US10008414B2 (en) * 2016-06-28 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for widening Fin widths for small pitch FinFET devices
US10832966B2 (en) 2018-02-20 2020-11-10 Globalfoundries Inc. Methods and structures for a gate cut

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060020938A (ko) * 2004-09-01 2006-03-07 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR100515061B1 (ko) 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
KR100532353B1 (ko) * 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7115920B2 (en) 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
US7381649B2 (en) * 2005-07-29 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for a multiple-gate FET device and a method for its fabrication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060020938A (ko) * 2004-09-01 2006-03-07 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
KR101311085B1 (ko) * 2011-11-30 2013-09-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 균일한 ｓｔｉ를 형성하기 위한 방법
US9142402B2 (en) 2011-11-30 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same
US9779980B2 (en) 2011-11-30 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Uniform shallow trench isolation regions and the method of forming the same
KR20160099537A (ko) * 2013-12-16 2016-08-22 인텔 코포레이션 완화된 기판이 없는 nmos 및 pmos 스트레인된 디바이스
KR102162675B1 (ko) * 2013-12-16 2020-10-07 인텔 코포레이션 완화된 기판이 없는 nmos 및 pmos 스트레인된 디바이스
US11195919B2 (en) 2013-12-16 2021-12-07 Intel Corporation Method of fabricating a semiconductor device with strained SiGe fins and a Si cladding layer
US11581406B2 (en) 2013-12-16 2023-02-14 Daedalus Prime Llc Method of fabricating CMOS FinFETs by selectively etching a strained SiGe layer
KR20160150355A (ko) * 2015-06-22 2016-12-30 삼성전자주식회사 반도체 장치
KR102399023B1 (ko) 2015-06-22 2022-05-16 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US7842566B2 (en) 2010-11-30
US20080135888A1 (en) 2008-06-12

Similar Documents

Publication Publication Date Title
KR100836761B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조방법
US11380590B2 (en) Mechanisms for forming FinFET device
KR101802715B1 (ko) 반도체 디바이스의 제조 방법
KR100532353B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조방법
US7749842B2 (en) Structures and methods for making strained MOSFETs
KR101095188B1 (ko) 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품
KR100772114B1 (ko) 반도체 소자의 제조방법
US20180277656A1 (en) Uniform low-k inner spacer module in gate-all-around (gaa) transistors
KR101851259B1 (ko) 반도체 장치 및 이의 제조 방법
US9553193B2 (en) Double gated fin transistors and methods of fabricating and operating the same
KR20160059861A (ko) 반도체 소자 및 이의 제조 방법
US7834414B2 (en) Semiconductor device with tensile strain and compressive strain
TWI769768B (zh) 半導體結構及其形成方法
US11038039B2 (en) Method of forming a semiconductor device
TW201916122A (zh) 半導體元件的製造方法
TW202129840A (zh) 半導體裝置及其形成方法
KR20220115841A (ko) 반도체 디바이스 및 방법
TW202236675A (zh) 半導體元件
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
US20240047545A1 (en) Fin Profile Control
CN104347413A (zh) 一种制作FinFET半导体器件的方法
KR20070101435A (ko) 반도체 소자 및 그 제조 방법
US20230317791A1 (en) Semiconductor device and manufacturing method thereof
US10770302B2 (en) Semiconductor FinFET device and method
US20230014468A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee