KR101095188B1 - 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품 - Google Patents

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브라이언 도일
우데이 샤
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마크 도크지
매튜 메츠
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Abstract

평면 및 비평면 트랜지스터 양쪽 모두를 벌크 반도체 기판상으로 집적시키는 것이 가능한 프로세스, 여기서 모든 트랜지스터의 채널은 연속적인 범위의 폭에 걸쳐 정의된다.
평면 트랜지스터, 비평면 트랜지스터, 벌크 반도체 기판, 게이트

Description

벌크 기판상에 평면 및 비평면 ＣＭＯＳ 트랜지스터를 집적하는 프로세스 및 그에 의하여 제조된 물품{PROCESS FOR INTEGRATING PLANAR AND NON-PLANAR CMOS TRANSISTORS ON A BULK SUBSTRATE AND ARTICLE MADE THEREBY}
본 발명은 반도체 집적 회로 제조와 관련이 있고, 더 특별하게는 가변 채널 폭을 가진 비평면 트랜지스터를 벌크 반도체 CMOS 프로세스 내로 집적하는 방법에 관한 것이다.
수십 년간, 평면 트랜지스터는 벌크 반도체 기판(Substrate) 상에서 제조되어 왔다. 트랜지스터(100)는, 도 1A에 도시된 바와 같은 평면 장치이다. 대향 측벽(opposite sidewall; 106 및 107) 및 최상부 표면(108)을 가지는 활성 영역은 벌크 반도체 기판(101) 상의 분리 영역(110) 사이에 형성된다. 분리 영역(110)은 실질적으로 대향 측벽(106 및 107)을 덮는다. 최상부 반도체 표면(108)은 소스 영역(116), 드레인 영역(117) 및 게이트 절연체(112)로 덮인 채널 영역 및 게이트 전극(113)으로 나뉜다. 평면 트랜지스터 설계에서, 장치는 통상적으로 최상부 반도체 표면(108)과 게이트 전극(113) 간의 용량성 연결을 경유하여 제어되거나 게이트로 제어될(gated) 수 있다. 채널이 싱글 게이트 전극 반도체 인터페이스에 의해 게이트로 제어되기 때문에, 평면 트랜지스터는 종종 싱글 게이트 장치로 불린다.
더 최근에는, 평면 나노 크기 반도체에 악영향을 미치는 SCE(short channel effect)에 초점을 맞추어 비평면 트랜지스터를 개발 중에 있었다. 비평면 트랜지스터는 반도체 채널이 비평면이며 게이트 전극이 하나 이상의 표면을 통하여, 통상적으로 비평면성에 의해 형성된 측벽을 통하여, 채널에 연결되어 있는 트랜지스터이다. 트랜지스터(150)는, 도 1B에 도시된 바와 같이, 이런 비평면 장치이다. 대향 측벽(106 및 107), 최상부 표면(108)을 가지는 활성 반도체 영역은 캐리어(102) 상의 분리 영역(103)으로 구성된 기판 위에 형성된다. 최상부 표면(108) 및 대향 측벽(106 및 107)은 소스 영역(116) 및 드레인 영역(117) 및 게이트 절연체(112)로 덮인 채널 영역 및 게이트 전극(113)으로 나뉜다. 이 트랜지스터 설계에서, 장치는 장치의 최상부 표면뿐만 아니라, 대향 측벽(106 및 107)에 의해서 SCE를 감소시키면서 게이트로 제어될 수 있다. 채널이 복수의 게이트 전극 반도체 인터페이스에 의해 게이트로 제어되기 때문에, 비평면 트랜지스터는 종종 멀티 게이트 장치(multi-gate device)로 불린다.
비평면, 즉 멀티 게이트, 장치는 통상적으로 보통 세미 컨덕터 온 절연체(semiconductor-on-insulator; SOI)로 불리는 절연층을 포함하는 기판상에 형성되어 왔다. SOI 상에서 형성된 비평면 장치에 대하여 다수의 장점이 있는 반면에, 다수의 단점 또한 존재한다. 예를 들어, SOI 상의 비평면 채널 폭은 SOI 기판의 절연층 상에서 형성된 활성 실리콘층의 최종 두께에 의해 제한된다. 따라서, 회로 설계자는 기판상에서 형성된 회로의 모든 트렌지스터에 대하여 기본적인 폭 및 그 폭의 배수로 제한을 받는다. 도 1C에 도시된 바와 같이, 각각 소스(116) 및 드레 인(117)을 가지는 복수의 비평면 몸체는 공통 게이트 전극(113)에 의해 게이트 절연체(112)를 통하여 전기적으로 평행한 방식으로 결합되어 장치(175)를 형성한다. 전류 전달 폭(current carrying width)이 연속적이 아니라, 이산적으로 증가 되어야 하기 때문에 장치(175)는 회로 설계 유연성을 제한한다. 또한, 리소그래피 피치 제한 때문에, 도 1C에 도시된 장치(175)와 같은 비평면 트랜지스터는 통상적인 평면 트랜지스터와 관련된 레이아웃 불이익을 입는다. SOI 상에서 형성된 장치의 또 다른 단점은 일반적으로 알려진 매립 절연층에 기인한 "부동 몸체(floating body)" 효과인데, 이는 트랜지스터에 대한 접지면의 손실이라는 결과를 낳는다. 나아가, 비평면 SOI 기판상에서 형성된 비평면 트랜지스터는 벌크 기판상에서 형성된 장치보다 더 빈약한 열 전도성 및 더 높은 전체 비용에 시달릴 수 있다.
본 발명은 벌크 반도체 기판상의 평면 트랜지스터 및 비평면 트랜지스터를 포함하는 장치에 관한 것이다. 구체적인 구현에서 본 발명의 반도체 장치는 벌크 반도체 기판상의 인접 분리 영역에 의해 실질적으로 덮인 측벽들을 가지는 제1 활성 영역 및 벌크 반도체 기판상의 인접 분리 영역의 최상부 표면을 넘어 돌출된 측벽들을 가지는 제2 활성 영역을 가진다. 또한, 이 구현은 제1 활성 영역의 최상부 표면상의 제1 게이트 절연체 및 제2 활성 영역의 측벽들의 적어도 일부분에 인접한 제2 게이트 절연체 그리고 제1 게이트 절연체 상의 제1 게이트 전극 및 제2 게이트 절연체에 인접한 제2 게이트 전극을 포함한다. 여기에 제1 게이트 전극의 대향하는 측에 있는 제1 소스/드레인 영역 쌍 및 제2 게이트 전극의 대향하는 측에 있는 제2 소스/드레인 영역 쌍을 더 포함함으로써 본 발명은 이하에 후술할 장점을 지니게 된다.
또한 본 발명은 평면 및 비평면 트랜지스터들을 형성하는 방법으로서, 위에 기술한 장치를 제조하는 방법을 포함한다. 이 방법은 벌크 반도체 기판상에 위에서 기술한, 활성 영역, 분리 영역, 게이트 절연체, 게이트 전극, 소스/드레인 영역 등을 형성시키는 것을 포함한다. 이 방법에서, 활성 영역의 측벽을 노출시키는데 리세스가 사용될 수 있는데, 분리 영역을 서로 다른 양만큼 리세스함으로써 서로 다른 게이트 결합 측벽 높이를 가지게 되고, 이로써 서로 다른 채널 폭을 가지는 트랜지스터가 형성될 수 있다.
도 1A 및 1B는 벌크 반도체 기판상의 통상적인 평면, 싱글 게이트 트랜지스터 및 SOI 기판상의 통상적인 비평면, 멀티 게이트 트랜지스터 각각의 사시도를 도시하는 도면.
도 2는 본 발명의 일 실시예에 따라 평면 트랜지스터 및 비평면 트랜지스터를 구비하는 회로의 사시도를 도시하는 도면.
도 3A 내지 도 3G는 본 발명의 일 실시예에 따라 평면 및 비평면 트랜지스터 양쪽 모두를 구비한 장치를 제조하는 방법의 사시도를 도시하는 도면.
새로운 CMOS 장치 구조 및 그 제조 방법이 기술된다. 이하의 기술에서, 본 발명의 완전한 이해를 제공하기 위하여 특정 재료, 치수 및 프로세스 등과 같은 다 양한 특정 상세가 기술된다. 다른 경우, 잘 알려진 반도체 프로세스 및 제조 기법은 본 발명을 불필요하게 불분명하게 만들게 하지 않기 위해서 특정 상세에서는 기술되지 않는다.
본 발명의 일 실시예를 따르면, 도 2에 도시된 바와 같이, 세 개의 트랜지스터, 평면 장치(10), 제1 채널 폭을 가지는 비평면 장치(20) 및 제2 채널을 가지는 비평면 장치(30)는 단일 "벌크 반도체" 기판(201)상에서 형성된다. 트랜지스터 (10,20 및 30)는 각각 (부동 몸체 효과를 방지하도록) 반도체 기판에 연결되고 평면 및 비평면 트랜지스터 설계는 독립적으로 (단지 이산적인 값이 아니라) 임의의 값으로 정의될 수 있는 채널 폭을 가진다. 비평면 트랜지스터(20 및 30)가 다양한 측벽 높이를 가지는 것을 가능하게 하는 방법을 사용함으로써, 다양한 채널 폭이 특정될 수 있고 단일 장치의 개별 부분의 성능 요구 사항은 개별적으로 (베이스 라인 SCE를 가지는) 평면 트랜지스터 및 (감소된 SCE를 가지는) 비평면 트랜지스터의 임의의 조합으로 충족될 수 있다. 본 발명의 특정 실시예에서, 논리 영역을 포함하는 마이크로프로세서 코어는 평면 트랜지스터로 구성되는 반면에, SRAM과 같은 메모리를 포함하는 마이크로프로세서 캐시는 비평면 트랜지스터로 구성된다. 본 발명의 또 다른 특정 실시예에서, 다량의 총 전류를 요구하는, 예컨대 드라이버 같은, 회로의 일부분은 회로의 다른 부분에 사용된 비평면 트랜지스터보다 더 큰 전류 전달 채널 폭을 가지는 평면 트랜지스터로 구성된다.
본 발명의 비평면 트랜지스터의 실시예는 이중 게이트(dual-gate), 핀 구조 전계 효과 트랜지스터(FinFET), 삼중 게이트(tri-gate), 파이 게이트 또는 오메가 게이트 디자인을 포함하지만, 이에 한정되지는 않는다. 몇몇 실시예에서, 모든 비평면 트랜지스터는 최상부 게이트를 가지는 "삼중 게이트"로 설계되는 반면에, 다른 실시예에서는 모든 비평면 트랜지스터가 단지 측벽 게이트만 가지는 "이중 게이트"로 설계 된다.
기판(201)은, 제한이 아닌 예시로서 단결정 실리콘 기판 또는 비소화 갈륨과 같은, "벌크 반도체"로 구성된다. 본 발명의 심화된 실시예에서 기판(201)은 1×1016 내지 1×1019 atoms/cm3 사이의 불순물 농도 레벨에서 p 형태 또는 n 형태 도전형 중 어느 하나로 도핑된 에피텍셜 실리콘층을 가지는 벌크 실리콘 반도체이다. 본 발명의 또 다른 실시예에서, 기판(201)은 도핑되지 않은, 즉, 진성 에피텍셜 실리콘층을 가지는 벌크 실리콘 반도체 기판이다. "벌크 반도체" 기판 내에는, 실리콘 온 절연체(SOI) 기판과 달리, 활성 장치를 제조하는데 사용되는 반도체 부분과 처리(handling)에 사용되는 반도체 부분 사이에 "매립" 절연층이 존재하지 않는다.
도 2에 도시된 바와 같이, 트랜지스터(10,20 및 30)는 벌크 반도체 기판상의 활성 영역(204,224 및 244)으로 구성된다. 분리 영역들(210) 간의 거리는 개별 트랜지스터 활성 영역 폭을 정의한다. 활성 영역(204, 224, 244)은 각각 최상부 표면(218, 238,258) 및 바닥면(208, 228, 248)을 가진다. 바닥면(208, 228 및 248)은, 도 2에 도시된 바와 같이, 실질적으로 분리 영역(210)의 바닥 표면과 같은 레벨이 되도록 정의된다. 간편성을 위하여, 도 2의 반도체 활성 영역은 기판"상"으로 지칭되는데, 여기서 기판은 참조면(208, 228 및 248) 하부의 반도체 부분이다. 그러나, 만일 다른 참조면이 선택된다면 활성 영역은 또한 기판"내"로 간주될 수도 있다. 활성 영역 측벽의 게이트 절연체 및 제어 게이트 전극에 노출된 부분은 "게이트 결합 측벽(gate-coupled sidewall)"으로 지칭된다. 도 2에 도시된 바와 같이, 분리 영역(210)은 실질적으로 트랜지스터(10)의 활성 영역(204)의 측벽(206 및 207)을 덮는다. 따라서, 평면, 싱글 게이트 트랜지스터(10)는 최상부 표면(218)과 바닥면(208) 간의 거리가 분리 영역(210)의 경계의 두께와 개략적으로 동일하기 때문에 게이트 결합 측벽을 가지지 않는다. 이와 같이, 트랜지스터(10)의 활성 영역은 주로 제어 게이트(213)에 결합된 최상부 표면(218) 만을 가지며 채널 폭은 최상부 표면(218)의 폭과 동일하다. 그러나, 비평면 장치(20)에 대해서는 인접 분리 영역(210)의 최상부 표면을 넘어서 돌출된 측벽 쌍(226 및 227)의 일부분이 "게이트에 결합되어" 있고 이 부분이 장치(20)의 총 채널 폭에 기여한다. 도 2에 도시된 바와 같이, 트랜지스터(20)의 "게이트 결합 측벽" 높이는 최상부 표면(238) 및 바닥면(228)에서 인접 분리영역(210)의 두께를 뺀 값과 동일하다. 본 발명의 일 실시예에서, 게이트 결합 측벽 높이는, 도 2의 트랜지스터(30)에 도시된 바와 같이, 활성 영역 최상부 표면의 폭과 실질적으로 동일하다. 본 발명의 일 실시예에서, 비평면 트랜지스터의 게이트 결합 측벽 높이는 활성 영역 폭의 절반과 활성 영역 폭의 두 배 사이이다. 본 발명의 특정 실시예에서, 비평면 트랜지스터는 30 나노미터 미만의, 더욱 특정적으로는 20 나노미터 미만의, 활성 영역 폭 및 게이트 결합 측벽 높이를 가진다.
본 발명의 일 실시예를 따르는 비평면 트랜지스터의 전류 전달 폭은 게이트 결합 측벽 높이의 변화에 의하여 사실상 임의의 원하는 값으로 연속적으로 그리고 개별적으로 설정될 수 있다. 도 2에 도시된 바와 같이, 트랜지스터(20)의 측벽(226 및 227)은 제 1 게이트 결합 측벽 높이를 가지고, 트랜지스터(30)의 측벽(246 및 247)은 제 2의, 다른 게이트 결합 측벽 높이를 가진다. 따라서, 트랜지스터(20)는 제 1 전류 전달 채널 폭을 가지고, 트랜지스터(30)는 제 2의, 다른 전류 전달 채널 폭을 가진다. 비평면 트랜지스터의 전류 전달 채널 폭은 게이트 결합 측벽 높이가 증가함에 따라 증가하기 때문에, 도 2에 도시된 실시예에서, 트랜지스터(20)는 트랜지스터(30)보다 더 큰 채널 폭을 가진다. 그러므로, 본 발명의 실시예들은 연속적으로 가변적인 채널 폭을 갖는 비평면 트랜지스터를 포함하고 그에 의해 이전에 비평면 트랜지스터에서는 불가능했던 트랜지스터 회로 설계 유연성을 제공한다.
본 발명의 실시예들에서 최소 폭 보다 큰 채널 폭을 갖는 비평면 트랜지스터에 대하여 어떤 레이아웃 효율성 불이익도 입지않는다. 레이아웃 효율성은 동일한 레이아웃 폭을 차지하는 일반적인 평면 장치의 절대 전류 전달 폭에 대한 비평면 장치의 절대 전류 전달 폭의 비이다. 본 발명의 실시예들에서, 단일 비평면의 트렌지스터 게이트 결합 측벽 높이는 원하는 총 전류 전달 폭을 제공하도록 크기가 정해진다. 따라서, 전류 전달 폭의 크기를 정하는 것은 이산 채널 폭을 가지는 평행 비평면 장치의 수를 증가시키는 것에 의존하지 않다. 최상부 표면 영역보다는 측벽 높이에 따라 채널 폭이 증가하기 때문에, 본 발명의 특정 실시예들에 따라 제조된 비평면 트랜지스터의 채널 폭을 증가시키는데 추가적인 레이아웃 폭이 요구되 지 않는다. 이와 같이, 이 특정 실시예들은 장치의 패킹 밀도를 향상시키고 1보다 큰 레이아웃 효율성을 가질 수 있다.
도 2에 도시된 바와 같이, 트랜지스터(10,20 및 30)는 게이트 절연층(212)을 가진다. 상술된 비평면 실시예에서, 게이트 절연체(212)는 활성 영역을 둘러싸며, 도 2에 도시된 바와 같이, 트랜지스터(20 및 30)의 활성 영역의 최상부 표면뿐만 아니라 노출된 반도체 표면과도 접촉해 있다. 예컨대 특정 FinFET 또는 이중 게이트 설계와 같은, 다른 실시예에서, 게이트 절연층(gate dielectric layer)은 오직 활성 영역의 측벽과만 접촉해 있고, 비평면 장치의 최상부 표면(238 및 258)과는 접촉해 있지 않다. 이를테면 도 2의 트랜지스터(10)와 같은, 평면 트랜지스터 실시예에서, 게이트 절연체는 오직 최상부 표면(218)상에서만 형성된다. 게이트 절연체(212)는 반도체 표면 및 게이트 전극(213)과 호환성 있는 일반적으로 알려진 유전 물질중 임의의 것일 수 있다. 본 발명의 일 실시예에서, 게이트 절연층은 이산화 실리콘(Si02), 질산화 실리콘(SiOxNy) 또는 질화 실리콘(Si3N4) 절연층이다. 본 발명의 한 특정한 실시예에서, 게이트 절연층(212)은 5 - 20Å 사이의 두께를 가지도록 형성된 질산화 실리콘 층이다. 본 발명의 또 다른 실시예에서, 게이트 절연층(212)은, 제한이 아닌 예시로서, 탄탈 이산화물, 티타늄 이산화물, 하프늄 이산화물, 지르코늄 이산화물 및 알루미늄 이산화물 등과 같은 금속 산화물 절연체와 같은, 높은 K 게이트 절연층을 가진다. 게이트 절연층(212)은, 제한이 아닌 예시로서 납 지르코늄 티탄산염(PZT)과 같은, 기타 유형의 높은 K 절연체가 될 수 있 다.
트랜지스터(10,20 및 30)는, 도 2에 도시된 바와 같이, 게이트 전극(213)을 구비한다. 일정 실시예에서, 게이트 전극(213)은 비평면 트랜지스터(20 및 30) 각각의 측벽 상에서 형성된 게이트 절연층(212)과 접촉해 있다. 트랜지스터(10)와 같은 평면 실시예에서, 게이트 전극(213)은 최상부 표면(218) 위에서 게이트 절연층과 접촉해 있다. 게이트 전극(213)은 일정 거리 만큼 떨어져서 트랜지스터(10,20 및 30)의 게이트 길이(Lg)를 정의하는 측면으로 대향인 측벽의 쌍을 가진다. 본 발명의 일 실시예에서, 평면 트랜지스터(10) 및 비평면 트랜지스터(20 및 30)의 Lg는 대략 20㎚ 에서 30㎚ 사이이다. 게이트 전극(213)은 게이트 전극(213)에 의해 제어되는 반도체 채널의 전류 전달 폭과 동일한 유효 폭을 가진다. 본 발명의 일 실시예에서, 비평면 장치의 유효 전류 전달 폭은 평면 장치의 유효 폭보다 크다. 특정 실시예에서, 도 2에 도시된 바와 같이, 측벽(226 및 227) 각각의 게이트 결합 측벽 높이는 최상부 표면(218)의 폭보다 크다. 이와 같이, 트랜지스터(20)의 유효 게이트 전극 폭은 트랜지스터(10)의 유효 게이트 전극 폭보다 크다. 또 다른 실시예에서, 트랜지스터(10)의 게이트 전극의 유효 폭은 트랜지스터(20)의 경우보다 크다. 본 발명의 그 밖의 또 다른 실시예서, 게이트 전극은 평면 장치 및 비평면 장치, 복수의 평면 장치 또는 복수의 비평면 장치에 물리적으로 연결되거나 그 사이에서 연속적이다.
도 2의 게이트 전극(213)은 적절한 작용 기능을 갖춘 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 발명의 일 실시예에서, 게이트 전극은 다결정 실리콘으로 구성된다. 또 다른 실시예에서, 게이트 전극은 텅스텐, 질산화 탄탈 또는 티타늄 슈어사이드(titanium suicide), 니켈 슈어사이드 또는 코발트 슈어사이드와 같은 금속으로 구성된다. 게이트 전극(213)은 필수적으로 단일 금속일 필요는 없고, 또한 금속/다결정 실리콘 전극과 같은 박막의 합성 스택이 될 수 있다.
트랜지스터(10,20 및 30)는, 도 2에 나타난 바와 같이, 각각 소스 영역(216) 및 드레인 영역(217)을 가진다. 소스 영역(216) 및 드레인 영역(217)은 활성 영역 내에서 게이트 전극(213)의 대향하는 측에 형성된다. 소스 영역(216) 및 드레인 영역(217)은 트랜지스터가 nMos 장치 또는 pMOS 장치인지에 따라, n 형태 또는 p 형태 도전형과 같이, 동일한 도전형으로 형성된다. 본 발명의 일 실시예에서, 소스 영역(216) 및 드레인 영역(217)은 1×1019 내지 1×1021 atoms/cm3 의 도핑 농도를 가진다. 소스 영역(216) 및 드레인 영역(217)은 균일 농도로 형성될 수 있거나 팁 영역(예를 들어, 소스/드레인 확장)과 같은 다른 농도 또는 도핑 프로파일의 소구역(subregion)을 포함할 수 있다.
도 2에 도시된 바와 같이, 트랜지스터(10,20 및 30)는 각각 소스 영역(216)과 드레인 영역(217) 간에 위치한 활성 영역 내의 게이트 전극(213) 하부에 있는 채널 영역을 가진다. 트랜지스터(10,20 및 30)의 채널 영역은 특정 장치 기하구조, 게이트 스택 및 성능 요구 사항에 적합한 불순물 레벨로 독립적으로 도핑될 수 있다. 채널 영역이 도핑될 때, 그것은 통상적으로 소스 영역(216) 및 드 레인 영역(217)의 도전형 형태와 반대의 형태로 도핑된다. 예를 들어, nMOS 장치(205)는 n 형태 도전형인 소스 및 드레인 영역을 가지는 반면에 채널 영역은 p 형태 도전형으로 도핑된다. 본 발명의 일정 실시예에서, 비평면 장치(20 및 30)의 채널 영역은 진성인 즉 도핑되지 않은 반면에 평면 장치의 채널 영역은 도핑된다. 본 발명의 일 실시예에서, 트랜지스터(10, 20, 30)의 채널 영역은 모두 도핑된다. 채널 영역이 도핑될 때, 1×1016 내지 1×1019 atoms/cm3의 도전형 레벨로 도핑될 수 있다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따라 벌크 기판 상에 CMOS 장치를 제조하는 방법이 도 3A 내지 3G에 도시된다. 특정 실시예에서, 제조는 "벌크" 실리콘 단결정 기판(201)으로 시작된다. 본 발명의 일정 실시예에서, 기판(201)은 1×1016 내지 1×1019 atoms/cm3 레벨의 불순물 농도를 갖는 p 형태 또는 n 형태 도전형 중 어느 하나로 도핑된 에피텍셜 영역을 가지는 실리콘 반도체이다. 본 발명의 또 다른 실시예에서, 기판(201)은 도핑되지 않은, 즉 진성 에피텍셜 실리콘 영역이다. 다른 실시예에서, 벌크 기판(201)은 비소화 갈륨(GaAs), 안티몬화 인듐(InSb), 인화 갈륨(GaP), 인화 인듐(InP) 또는 탄소 나노튜브와 같은 임의의 기타 잘 알려진 반도체 물질이다.
트랜지스터의 활성 영역을 정의하는데 마스크가 사용된다. 마스크는 반도체 기판을 정의하는데 적합한 임의의 잘 알려진 물질일 수 있다. 도 3A에 도시된 바와 같이, 본 발명의 일 실시예에서, 마스크(310)는 리소그래피 방식으로 정의되고 에칭된 유전 물질로써 형성될 수 있다. 또 다른 실시예에서, 마스크(310)는 광 정의 가능 물질(photo-definable material) 그 자체이다. 특정 실시예에서, 도 3A에 도시된 바와 같이, 마스킹 층(310)은 산화물/질산화물 스택과 같은 합성 물질 스택이 될 수 있다. 만일 마스킹 층(310)이 유전 물질이라면, 마스크 물질을 피착하는데, 화학 기상 증착법(CVD), 저압 화학 기상 증착법(LPCVD), 플라즈마 화학 기상 증착법(PECVD) 또는 스핀 온 프로세스(spin on process)와 같은, 일반적으로 알려진 기법이 사용될 수 있는 반면에, 마스크를 정의하는데는 일반적으로 알려진 리소그래피 및 에칭 프로세스가 사용될 수 있다. 본 발명의 특정 실시예에서, 마스크(310)의 폭은 30 나노미터보다 작고, 더 특정적으로, 20 나노미터보다 작다.
도 3B에 도시된 바와 같이, 마스킹 층(310)이 한 번 정의되면, 벌크 기판(201) 상의 반도체의 일부분은 일반적으로 알려진 방법을 사용하여 에칭되어 기판상에서 마스크(310)와 일직선으로 리세스(recess) 또는 트렌치(320)를 형성한다. 활성 영역을 정의하는 분리 에칭은 개별 장치를 서로 분리시키고 충분한 높이의 게이트 결합 측벽을 형성하여 비평면 트랜지스터의 최대 희망 채널 폭을 달성할 수 있다. 본 발명의 특정 실시예에서, 트렌치(320)는 최대 회망 비평면 트랜지스터 채널 폭에 절연체 분리 영역을 수용하도록 대략 100Å 내지 500Å을 더한 값과 같은 깊이로 에칭된다. 그 밖의 또 다른 실시예에서, 트렌치(320)는 대략 1500Å 내지 3000Å의 깊이로 에칭된다
도 3C에 도시된 바와 같이, 그리고 나서 트렌치(320)는 절연체로 채워진 기판(201)상에 얇은 트렌치 분리(shallow trench isolation; STI) 영역(210)을 형성 한다. 본 발명의 일 실시예에서, 트렌치(320)의 측벽 및 바닥 상의 산화물 또는 질화물 라이너(liner)가, 열 산화 또는 질화와 같은, 일반적으로 알려진 방법으로 형성된다. 다음에, 트렌치(320)는 산화물을, 예를 들어 고밀도 플라즈마 화학 기상 증착 프로세스에 의해, 라이너 위로 전면 증착(blanket depostion)시키는 것에 의해 채워진다. 피착 프로세스는 또한 마스크(310)의 최상부 영역 상에 절연체를 형성한다. 그리고 나서 충진 절연층(fill dielectric layer)은 화학적, 기계적 또는 전기 화학적 연마 기법에 의하여 마스크(310)의 최상부로부터 제거된다. 연마는 마스크(310)가 드러날 때까지 계속되어, 도 3C에 도시된 바와 같이, 분리 영역(210)을 형성한다. 본 발명의 특정 실시예에서, 마스크(310)를 선택적으로 제거하는데 일반적으로 알려진 방법이 사용된다. 또 다른 실시예에서, 도 3C에 도시된 바와 같이, 마스크(310)의 일부분이 유지된다.
필요에 따라, pMOS 및 nMOS 트랜지스터를 선택적으로 형성하는데 웰(well)이 사용될 수 있다. 웰은 활성 영역을 원하는 불순물 농도로 도핑하는 임의의 알려진 기법을 사용하여 형성될 수 있다. 본 발명의 일 실시예에서, 활성 영역(204,224 및 244)은 일반적으로 알려진 마스킹 및 이온 주입 기법을 사용하여 대략 1×1016 내지 1×1019 atoms/cm3 의 농도 레벨로 p 형태 또는 n 형태 도전형으로 선택적으로 도핑될 수 있다. 특정 실시예에서, 도 3C에 도시된 바와 같이, 웰 영역은 반도체의 활성 영역의 바닥면(208, 228 및 248)보다 대략 500Å 만큼 더 깊은 곳까지 미칠 수 있다. 본 발명의 실시예들에서, 선택적 웰 주입 및 마스크 스트립 이후에, 일반적으로 알려진, 예컨대 HF와 같은, 세정(clean)은 활성 영역 최상부 표면(218, 238 및 258)으로부터 마스크(310) 또는 천연 산화물 중 어느 하나를 제거한다. 본 발명의 심화된 실시예에서, 그리고 나서 일반적으로 알려진 기법이 사용되어 최상부 표면(218,238 및 258) 위로 희생 산화막을 성장시키든지 피착시킨다.
그리고 나서 분리 영역은 마스킹 물질로 선택적으로 보호되어 비평면 장치를 선택적으로 정의하는 것을 가능하게 한다. 일 실시예에서, 도 3D에 도시된 바와 같이, 마스크(330)는 도 3A를 참조하여 상기에 기술된 바와 유사한 방식으로 형성된다. 마스크(330)는 광 정의 가능한 물질 또는 통상적인 리소그래피 및 에칭 기술로 패턴화된 일반적으로 알려진 "경질" 마스크 물질 중 어느 하나일 수 있다. 도 3D에 도시된 실시예에서, 마스크(330)는 광 정의 가능한 물질, 포토레지스트 이다. 도 3D에 도시된 바와 같이, 마스크(330)가 사용되어 평면 장치(10)의 활성 영역(204) 및 활성 영역(244)의 경계를 두르는 분리 영역(210)을 보호한다. 필요에 따라서, 추가적인 마스크 층이 이용되어 다양한 다른 분리 영역을 보호할 수 있다.
다음으로, 마스크로 보호된 분리 영역은 에칭 백 되거나 리세스되어, 비평면 트랜지스터의 활성 영역의 측벽을 노출시킨다. 도 3E에 도시된 바와 같이, 마스크(330)에 의해 보호되지 않은 분리 영역(210)은 반도체 활성 영역(224)을 현저하게 에칭하지 않으면서, 반도체 측벽(226 및 227)의 적어도 일부분을 노출시키면서 에칭 백 된다. 반도체 활성 영역이 실리콘인 실시예에서, 분리 영역(210)은, HF와 같은, 플루오르 이온을 포함하는 에천트로 리세스될 수 있다. 몇몇 실시예에 서, 분리 영역(210)은, 한정이 아닌 예시로서 C2F6와 같은, 에천트 가스를 사용하는 플라즈마 또는 RIE 프로세스와 같은, 일반적으로 알려진 이방성 에칭을 사용하여 리세스된다. 심화된 실시예에서, 이방성 에칭에 후속하여 NF3와 같은 가스를 사용하는 일반적으로 알려진 건조 프로세스 또는 HF와 같은 가스를 사용하는 일반적으로 알려진 습윤 프로세스와 같은 이방성 에칭이 수행되어 반도체 활성 영역 측벽의 적어도 일부분으로부터 분리 절연체를 완전히 제거한다. 몇몇 실시예에서는, 리세스 에칭 중에 보호되지 않은 분리 영역의 오직 일부분만이 제거된다. 특정 실시예에서(도시되지 않음), 리세스 에칭을 하는 것은 분리 충진 물질 상의 분리 라이너 물질에 대하여 선택적이어서 분리 리세스 에칭이 분리 충진 영역(isolation fill region) 에서보다 활성 영역에 바로 인접한 라이너 영역을 따라 더 깊게 된다. 이런 방식으로, 리세스 에칭의 폭은 라이너의 폭에 의해 매우 엄격하게 제어될 수 있어서 높은 트랜지스터 패킹 밀도를 가능하게 한다.
분리 영역은, 선택적이지 않은 후속량, 즉, 전면 리세스 에칭(blanket recess etching)에 더해질 때 설계된 비평면 트랜지스터 채널에 대하여 원하는 최종 게이트 결합 측벽 높이를 획득하는 양만큼 선택적으로 리세스된다. 트랜지스터의 최종 게이트 결합 측벽 높이는 누적 량, 즉 인접 분리 영역이 리세스된 깊이에 의해 정의된다. 분리 리세스 깊이는 분리 및 억제 종횡비의 요구 사항에 의해 제한된다. 예를 들어, 만일 분리영역이 지나치게 적극적인 종횡비를 제공하면, 후속 프로세싱은 의도하지 않은 스페이서 아티팩트(spacer artifact)를 야기할 수 있다. 본 발명의 특정 실시예에서, 최종 분리 두께가 대략 200Å 내지 300Å가 되도록 분리 영역의 일부분이 리세스된다. 다른 실시예에서, 최종 분리 두께는 특히 대략 300Å이 넘는다. 본 발명의 일 실시예에서, 분리 영역(210)은 반도체 활성 영역(224)의 최상부 표면(238)의 폭 치수와 개략적으로 동일한 양만큼 리세스된다. 다른 실시예에서, 분리 영역(210)은 최상부 표면(238)의 폭 치수보다 현저하게 큰 양만큼 리세스된다.
본 발명의 일 실시예에서, 도 3F에 도시된 바와 같이, 마스크(330)는 일반적으로 알려진 수단에 의해 제거되고 제 2 마스크(340)는 도 3D를 참조하여 이전에 설명된 바와 유사한 방식으로 형성된다. 활성 영역(244)을 둘러싼 분리 영역(210)이 도 3E를 참조하여 상기에 기술된 바와 같이 리세스되는 동안 마스크(340)는 활성 영역(224)을 보호한다. 이 실시예에서, 활성 영역(244)에 대하여 활성 영역(224)과 다른 측벽 높이를 획득할 수 있고, 그에 의하여 비평면 트랜지스터(20)와 다른 채널 폭을 가지는 비평면 트랜지스터(30)를 형성할 수 있다. 분리 영역의 일부를 선택적으로 마스킹하고 분리 영역을 특정량만큼 리세스 에칭하는 프로세스는 수 개의 방법으로 수 회 반복되어, 본 발명에 따라, 비평면 트랜지스터 채널의 메뉴에 상응하는 게이트 결합 측벽 높이의 메뉴를 획득할 수 있다.
선택적 분리 리세스 에칭이 한 번 완료되면, 모든 분리 마스크는 일반적으로 알려진 기법으로 제거된다. 필요에 따라서, 그 후에, HF와 같은, 최종 세정이 모든 활성 영역 상에 수행되어, 모든 분리 영역을 더 리세스할 수 있다. 본 발명의 특정 실시예에서, 추가적인 희생 산화 및 전면 산화물 에칭 또는 세정이 수행되어 반도체 표면 품질을 향상시킴과 더불어 더 나아가 코너 라운딩, 형상 수축(feature shrinking)을 통해 활성 영역의 모양을 맞출 수 있다.
그리고 나서 게이트 절연체는 비평면 장치의 유형(이중 게이트, 삼중 게이트 등)에 좌우되는 방식으로 활성 영역 상에서 형성될 수 있다. 본 발명의 삼중 게이트 실시예에서, 도 3G에 도시된 바와 같이, 게이트 절연층(212)은 활성 영역(204,224 및 244) 각각의 최상부 표면상 뿐만 아니라, 비평면 장치의 노출된 측벽(226,227 및 246,247) 상에 또는 인접한 곳에서 형성될 수 있다. 이중 게이트 실시예와 같은 일정 실시예에서, 게이트 절연체는 비평면 활성 영역의 최상부 표면상에서는 형성되지 않는다. 게이트 절연체는 피착된 절연체 또는 성장한 절연체일 수 있다. 본 발명의 일 실시예에서, 게이트 절연층(212)은 건조/습윤 산화 프로세스로 성장시킨 실리콘 이산화물 절연체 막이다. 본 발명의 일 실시예에서, 게이트 절연체 막(212)은, 오산화 탄탈, 산화 티타늄, 산화 하프늄, 산화 지르코늄, 산화 알루미늄 또는 티탄산 바륨 스트론튬(BST)과 같은 또 다른 높은 K 절연체와 같은, 높은 유전 상수(높은 K) 금속 산화물 절연체이다. 높은 K 막은, 화학 기상 증착법(CVD) 및 원자층 증착법(ALD)과 같은, 잘 알려진 기법으로 형성될 수 있다.
그리고 나서 각각의 활성 영역 상에 게이트 전극이 형성될 수 있다. 본 발명의 일 실시예에서, 게이트 전극(213)은, 도 3G에 도시된 바와 같이, 최상부 표면(218,238,258) 위의 게이트 절연층(212) 상에 형성될 수 있고 측벽(226,227 및 246,247)을 끼고 게이트 절연체(212) 상에 또는 그에 인접하여 형성될 수 있다. 게이트 전극은 200 내지 3000Å 사이의 두께로 형성될 수 있다. 특정 실시예에서, 게이트 전극 물질이 리세스 에칭에 의해 생성된 지형적 분포에 따라 도전성 스페이서를 형성하는 경향이 있기 때문에, 게이트 전극 물질의 두께는 분리 영역 리세스 에칭의 깊이로 제한된다. 이런 실시예에 대하여, 만일 분리 리세스 깊이가 게이트 전극 물질의 두께보다 작으면, 게이트 전극 물질의 과도 에칭은 이런 스페이서 아티팩트를 방지할 수 있다. 일 실시예에서, 게이트 전극은 (이전에 활성 영역 측벽의 노출된 부분으로 정의된) 게이트 결합 측벽 높이의 최소한 세 배의 두께를 가진다. 본 발명의 일 실시예에서, 게이트 전극은 다결정 실리콘으로 구성된다. 본 발명의 몇몇 실시예에서, 게이트 물질은 텅스텐, 질화 탈륨, 질화 티타늄 또는 티타늄 슈어사이드, 니켈 슈어사이드 또는 코발트 슈어사이드와 같은 금속 물질이지만 이에 한정되지는 않는다. 그 밖의 다른 실시예에서, 전극은 다결정 실리콘(poly-silicon) 및 금속의 합성물로부터 형성된다. 본 발명의 일 실시예에서, 게이트 전극(213)은 기판상에 게이트 전극 물질을 전면 증착시키는 것 및 게이트 전극 물질을 패턴화하는 것과 같은 잘 알려진 기법에 의해 형성된다. 본 발명의 다른 실시예에서, 게이트 전극은 "대체 게이트" 방법을 사용하여 형성된다. 이런 실시예에서, 게이트 전극은 다마신 금속화 기법에서 일반적으로 사용되는 것과 유사한 충진 및 연마 기법을 이용하고, 이에 의해 리세스된 분리 영역은 게이트 전극 물질로 완전히 채워질 수 있다.
본 발명의 일 실시예에서, 도 3G에 도시된 바와 같이, 트랜지스터(10,20 및 30)에 대한 소스 영역(216) 및 드레인 영역(217)이 활성 영역 내에서 게이트 전 극(213)의 대향하는 측에 형성된다. pMOS 트랜지스터에 대하여, 활성 영역은 p 형태 도전형으로 도핑되고 1×1019 내지 1×1021 atoms/cm3 의 농도로 도핑된다. nMOS 트랜지스터에 대하여, 활성 영역은 n 형태 도전형으로 농도가 1×1019 내지 1×1021 atoms/cm3 이 되도록 도핑된다. 여기서 본 발명의 CMOS 트랜지스터는 실질적으로 완료되고 오직 장치 상호연결만이 남는다.
본 발명이 구조적 특징 및/또는 방법론적 행위에 특화된 어법으로 기술되었지만, 첨부된 청구 범위에 정의된 본 발명은 기술된 특정한 특징 또는 행위에 한정될 필요는 없다. 오히려, 특정한 특징 및 행위는 본 발명에 특별히 적절한 구현으로서 개시된 것이다.

Claims (20)

  1. 벌크 반도체 기판상의 마이크로프로세서 SRAM 캐시로서,
    제1 및 제2 비평면 트랜지스터를 포함하고,
    상기 제1 비평면 트랜지스터는 제1 게이트-결합(gate-coupled) 측벽 높이를 갖는 제1 비평면 반도체 바디를 포함하고, 상기 제2 비평면 트랜지스터는 상기 제1 게이트-결합 측벽 높이와는 상이한 제2 게이트-결합 측벽 높이를 갖는 제2 비평면 반도체 바디를 포함하는 마이크로프로세서 SRAM 캐시.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 비평면 트랜지스터는 상기 비평면 트랜지스터의 채널 폭보다 더 작은 채널 폭을 갖고, 상기 제1 및 제2 비평면 트랜지스터들은 실질적으로 동일한 크기의 레이아웃 면적을 차지하는 마이크로프로세서 SRAM 캐시.
  4. 제1항에 있어서,
    상기 제1 비평면 반도체 바디는 벌크 반도체 기판상의 인접 분리 영역의 최상부 표면 위로 제1 양만큼 연장하는 측벽들을 갖는 제1 활성 영역을 더 포함하고,
    상기 제2 비평면 반도체 바디는 상기 벌크 반도체 기판상의 상기 인접 분리 영역의 상기 최상부 표면 위로 상기 제1 양보다 큰 제2 양만큼 연장하는 측벽들을 갖는 제2 활성 영역을 더 포함하고,
    상기 인접 분리 영역은 상기 게이트-결합 측벽 높이의 차이와 동일한 높이의 스텝(step)을 포함하는 마이크로프로세서 SRAM 캐시.
  5. 삭제
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  18. 벌크 반도체 기판상의 마이크로프로세서 SRAM 캐시를 형성하는 방법으로서,
    벌크 반도체 기판상에 제1 분리 영역에 인접한 측벽들을 가지는 제1 활성 SRAM 영역을 형성하는 단계;
    상기 벌크 반도체 기판상에 제2 분리 영역에 인접한 측벽들을 가지는 제2 활성 SRAM 영역을 형성하는 단계;
    상기 제1 분리 영역의 최상부 표면을 제1 양만큼 리세스하여 상기 제1 활성 SRAM 영역의 상기 측벽들의 적어도 일부분을 노출시키는 단계;
    상기 제2 분리 영역의 최상부 표면을 제2 양만큼 리세스하여 상기 제2 활성 SRAM 영역의 상기 측벽들의 적어도 일부분을 노출시키는 단계 - 상기 제2 리세스 양은 상기 제1 리세스 양과 상이함 - ;
    상기 제1 활성 SRAM 영역의 상기 측벽들의 적어도 일부분에 인접한 제1 게이트 절연체를 형성하고 상기 제2 활성 SRAM 영역의 상기 측벽들의 적어도 일부분에 인접한 제2 게이트 절연체를 형성하는 단계;
    상기 제1 게이트 절연체에 인접한 제1 게이트 전극을 형성하고 상기 제2 게이트 절연체에 인접한 제2 게이트 전극을 형성하는 단계; 및
    상기 제1 게이트 전극의 대향하는 측들에 있는 제1 소스/드레인 영역들의 쌍 및 상기 제2 게이트 전극의 대향하는 측들에 있는 제2 소스/드레인 영역들의 쌍을 형성하는 단계
    를 포함하는 마이크로프로세서 SRAM 캐시 형성 방법.
  19. 제18항에 있어서,
    상기 제1 활성 SRAM 영역의 최상부 표면상에 제1 게이트 전극 및 제1 게이트 절연체를 형성하는 단계; 및
    상기 제2 활성 SRAM 영역의 최상부 표면상에 제2 게이트 전극 및 제2 게이트 절연체를 형성하는 단계
    를 더 포함하는 마이크로프로세서 SRAM 캐시 형성 방법.
  20. 제18항에 있어서,
    상기 제1 게이트 절연체 및 상기 제2 게이트 절연체를 형성하는 상기 단계에 앞서 희생 산화막을 전면 에칭(blanket etching)하는 단계를 더 포함하는 마이크로프로세서 SRAM 캐시 형성 방법.
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Families Citing this family (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
KR100618900B1 (ko) * 2005-06-13 2006-09-01 삼성전자주식회사 다중 채널을 갖는 모스 전계효과 트랜지스터의 제조방법 및그에 따라 제조된 다중 채널을 갖는 모스 전계효과트랜지스터
US7858481B2 (en) * 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
KR100641944B1 (ko) * 2005-07-21 2006-11-02 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8124976B2 (en) * 2005-12-02 2012-02-28 Nec Corporation Semiconductor device and method of manufacturing the same
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US7301210B2 (en) * 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP4490927B2 (ja) * 2006-01-24 2010-06-30 株式会社東芝 半導体装置
US20090289304A1 (en) * 2006-04-07 2009-11-26 Koninklijke Philips Electronics Nv Co-integration of multi-gate fet with other fet devices in cmos technology
KR100734088B1 (ko) * 2006-05-30 2007-07-02 주식회사 하이닉스반도체 트랜지스터의 제조방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8368144B2 (en) * 2006-12-18 2013-02-05 Infineon Technologies Ag Isolated multigate FET circuit blocks with different ground potentials
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US8017463B2 (en) * 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7745909B2 (en) * 2007-02-26 2010-06-29 International Business Machines Corporation Localized temperature control during rapid thermal anneal
US7759773B2 (en) 2007-02-26 2010-07-20 International Business Machines Corporation Semiconductor wafer structure with balanced reflectance and absorption characteristics for rapid thermal anneal uniformity
US7692275B2 (en) 2007-02-26 2010-04-06 International Business Machines Corporation Structure and method for device-specific fill for improved anneal uniformity
US7679166B2 (en) 2007-02-26 2010-03-16 International Business Machines Corporation Localized temperature control during rapid thermal anneal
US7821061B2 (en) 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
US7453125B1 (en) * 2007-04-24 2008-11-18 Infineon Technologies Ag Double mesh finfet
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
US20090057780A1 (en) * 2007-08-27 2009-03-05 International Business Machines Corporation Finfet structure including multiple semiconductor fin channel heights
JP2009054946A (ja) * 2007-08-29 2009-03-12 Seiko Instruments Inc 半導体装置とその製造方法
KR101263648B1 (ko) * 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US7687862B2 (en) * 2008-05-13 2010-03-30 Infineon Technologies Ag Semiconductor devices with active regions of different heights
US7838355B2 (en) * 2008-06-04 2010-11-23 International Business Machines Corporation Differential nitride pullback to create differential NFET to PFET divots for improved performance versus leakage
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008030864B4 (de) * 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8063447B2 (en) 2008-08-06 2011-11-22 Intel Corporation Multiple-gate transistors and processes of making same
DE102008059646B4 (de) * 2008-11-28 2010-12-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement
US9379011B2 (en) 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US7927942B2 (en) 2008-12-19 2011-04-19 Asm International N.V. Selective silicide process
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US9337100B2 (en) * 2009-06-03 2016-05-10 Qualcomm Incorporated Apparatus and method to fabricate an electronic device
US8324036B2 (en) * 2009-11-09 2012-12-04 International Business Machines Corporation Device having and method for forming fins with multiple widths for an integrated circuit
US8138543B2 (en) 2009-11-18 2012-03-20 International Business Machines Corporation Hybrid FinFET/planar SOI FETs
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
FR2961951A1 (fr) * 2010-06-23 2011-12-30 Commissariat Energie Atomique Transistor a largeur de grille effective augmentee, dispositif semi-conducteur comportant un tel transistor et procede de realisation
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
US8354319B2 (en) * 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US8524545B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Simultaneous formation of FinFET and MUGFET
US8524546B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Formation of multi-height MUGFET
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
US8871584B2 (en) 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8685825B2 (en) * 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US9105660B2 (en) * 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US8691651B2 (en) * 2011-08-25 2014-04-08 United Microelectronics Corp. Method of forming non-planar FET
US9287385B2 (en) 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
KR101964262B1 (ko) * 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8709888B2 (en) 2011-12-16 2014-04-29 International Business Machines Corporation Hybrid CMOS nanowire mesh device and PDSOI device
US8722472B2 (en) 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
US8563376B2 (en) 2011-12-16 2013-10-22 International Business Machines Corporation Hybrid CMOS nanowire mesh device and bulk CMOS device
WO2013095550A1 (en) 2011-12-22 2013-06-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
DE112011106004B4 (de) 2011-12-23 2017-07-13 Intel Corporation Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
CN104011842B (zh) * 2011-12-31 2016-10-26 英特尔公司 用于高鳍状物的硬掩模蚀刻停止层
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8587068B2 (en) 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
US9530901B2 (en) * 2012-01-31 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling finFET capacitors
US9368596B2 (en) * 2012-06-14 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a field effect transistor
WO2014018201A1 (en) * 2012-07-27 2014-01-30 Intel Corporation Nanowire transistor devices and forming techniques
US8796772B2 (en) * 2012-09-24 2014-08-05 Intel Corporation Precision resistor for non-planar semiconductor device architecture
KR101983633B1 (ko) 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8759874B1 (en) 2012-11-30 2014-06-24 Stmicroelectronics, Inc. FinFET device with isolated channel
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
US9318367B2 (en) 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US9074295B2 (en) * 2013-03-15 2015-07-07 Raytheon Company Methods of etching carbon nanotube sheet material for electrical circuit and thin film thermal structure applications
US9356023B2 (en) * 2013-03-30 2016-05-31 Intel Corporation Planar device on fin-based transistor architecture
US10438856B2 (en) 2013-04-03 2019-10-08 Stmicroelectronics, Inc. Methods and devices for enhancing mobility of charge carriers
US20150021698A1 (en) * 2013-07-18 2015-01-22 International Business Machines Corporation Intrinsic Channel Planar Field Effect Transistors Having Multiple Threshold Voltages
US9064989B2 (en) 2013-08-30 2015-06-23 Taiwan Semiconductor Manufacturing Company Limited Photo diode and method of forming the same
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
EP2866264A1 (en) 2013-10-22 2015-04-29 IMEC vzw Method for manufacturing a field effect transistor of a non-planar type
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9147683B2 (en) * 2014-02-18 2015-09-29 International Business Machines Corporation CMOS transistors including gate spacers of the same thickness
US9947772B2 (en) 2014-03-31 2018-04-17 Stmicroelectronics, Inc. SOI FinFET transistor with strained channel
JP6537341B2 (ja) * 2014-05-07 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9425275B2 (en) * 2014-06-13 2016-08-23 Samsung Electronics Co., Ltd. Integrated circuit chips having field effect transistors with different gate designs
WO2015195134A1 (en) 2014-06-20 2015-12-23 Intel Corporation Monolithic integration of high voltage transistors & low voltage non-planar transistors
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9362405B1 (en) * 2014-12-04 2016-06-07 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a FinFET device
KR102307467B1 (ko) * 2015-03-20 2021-09-29 삼성전자주식회사 액티브 핀을 포함하는 반도체 장치
US9461110B1 (en) * 2015-04-30 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US9666493B2 (en) 2015-06-24 2017-05-30 International Business Machines Corporation Semiconductor device structure with 110-PFET and 111-NFET curent flow direction
US9905467B2 (en) 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
US9899378B2 (en) 2015-12-14 2018-02-20 International Business Machines Corporation Simultaneously fabricating a high voltage transistor and a finFET
US9502407B1 (en) * 2015-12-16 2016-11-22 International Business Machines Corporation Integrating a planar field effect transistor (FET) with a vertical FET
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US9601497B1 (en) 2016-04-28 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory and method of manufacturing the same
US9916978B2 (en) 2016-06-02 2018-03-13 United Microelectronics Corporation Method for fabricating a Fin field effect transistor (FinFET)
US10566361B2 (en) 2016-12-14 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Wide channel gate structure and method of forming
US10541205B1 (en) * 2017-02-14 2020-01-21 Intel Corporation Manufacture of interconnects for integration of multiple integrated circuits
CN108933134B (zh) * 2017-05-24 2020-09-25 清华大学 半导体器件
US10483167B2 (en) * 2017-08-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing dual FinFET device
WO2019132928A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Group iii-nitride (iii-n) logic and rf devices and their methods of fabrication
CN109545802B (zh) * 2018-12-14 2021-01-12 上海微阱电子科技有限公司 一种绝缘体上半导体器件结构和形成方法
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
US11081595B1 (en) * 2020-01-30 2021-08-03 Macronix International Co., Ltd. Multi-gate transistor and memory device using the same
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
CN114497034A (zh) 2020-10-26 2022-05-13 联华电子股份有限公司 半导体元件
CN114530447B (zh) * 2022-04-24 2022-10-25 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100515061B1 (ko) 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법

Family Cites Families (347)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4231149A (en) 1978-10-10 1980-11-04 Texas Instruments Incorporated Narrow band-gap semiconductor CCD imaging device and method of fabrication
GB2156149A (en) 1984-03-14 1985-10-02 Philips Electronic Associated Dielectrically-isolated integrated circuit manufacture
US4487652A (en) 1984-03-30 1984-12-11 Motorola, Inc. Slope etch of polyimide
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4818715A (en) 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4907048A (en) 1987-11-23 1990-03-06 Xerox Corporation Double implanted LDD transistor self-aligned with gate
US4905063A (en) * 1988-06-21 1990-02-27 American Telephone And Telegraph Company, At&T Bell Laboratories Floating gate memories
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
KR910010043B1 (ko) 1988-07-28 1991-12-10 한국전기통신공사 스페이서를 이용한 미세선폭 형성방법
US4994873A (en) 1988-10-17 1991-02-19 Motorola, Inc. Local interconnect for stacked polysilicon device
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US4906589A (en) 1989-02-06 1990-03-06 Industrial Technology Research Institute Inverse-T LDDFET with self-aligned silicide
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
KR930003790B1 (ko) 1990-07-02 1993-05-10 삼성전자 주식회사 반도체 장치의 캐패시터용 유전체
JP3061406B2 (ja) 1990-09-28 2000-07-10 株式会社東芝 半導体装置
JP3202223B2 (ja) 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
US5521859A (en) 1991-03-20 1996-05-28 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
EP0510667B1 (en) 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
JPH05152293A (ja) 1991-04-30 1993-06-18 Sgs Thomson Microelectron Inc 段差付き壁相互接続体及びゲートの製造方法
US5346836A (en) 1991-06-06 1994-09-13 Micron Technology, Inc. Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects
US5292670A (en) 1991-06-10 1994-03-08 Texas Instruments Incorporated Sidewall doping technique for SOI transistors
US5179037A (en) 1991-12-24 1993-01-12 Texas Instruments Incorporated Integration of lateral and vertical quantum well transistors in the same epitaxial stack
US5391506A (en) 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JPH05243572A (ja) 1992-02-27 1993-09-21 Fujitsu Ltd 半導体装置
US5405454A (en) 1992-03-19 1995-04-11 Matsushita Electric Industrial Co., Ltd. Electrically insulated silicon structure and producing method therefor
JP2572003B2 (ja) 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法
JPH0793441B2 (ja) 1992-04-24 1995-10-09 ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド 薄膜トランジスタ及びその製造方法
KR960002088B1 (ko) * 1993-02-17 1996-02-10 삼성전자주식회사 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
JPH06310547A (ja) 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP0623963A1 (de) 1993-05-06 1994-11-09 Siemens Aktiengesellschaft MOSFET auf SOI-Substrat
US5739544A (en) 1993-05-26 1998-04-14 Matsushita Electric Industrial Co., Ltd. Quantization functional device utilizing a resonance tunneling effect and method for producing the same
GB2282736B (en) 1993-05-28 1996-12-11 Nec Corp Radio base station for a mobile communications system
US6730549B1 (en) 1993-06-25 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its preparation
JP3778581B2 (ja) 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
US5398641A (en) * 1993-07-27 1995-03-21 Texas Instruments Incorporated Method for p-type doping of semiconductor structures formed of group II and group VI elements
JP3460863B2 (ja) 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
JP3361922B2 (ja) 1994-09-13 2003-01-07 株式会社東芝 半導体装置
JP3378414B2 (ja) 1994-09-14 2003-02-17 株式会社東芝 半導体装置
JPH08153880A (ja) 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
US5602049A (en) 1994-10-04 1997-02-11 United Microelectronics Corporation Method of fabricating a buried structure SRAM cell
JPH08125152A (ja) 1994-10-28 1996-05-17 Canon Inc 半導体装置、それを用いた相関演算装置、ａｄ変換器、ｄａ変換器、信号処理システム
JP3078720B2 (ja) 1994-11-02 2000-08-21 三菱電機株式会社 半導体装置およびその製造方法
GB2295488B (en) 1994-11-24 1996-11-20 Toshiba Cambridge Res Center Semiconductor device
US5716879A (en) 1994-12-15 1998-02-10 Goldstar Electron Company, Ltd. Method of making a thin film transistor
JPH08204191A (ja) 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
US5665203A (en) 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
JP3303601B2 (ja) 1995-05-19 2002-07-22 日産自動車株式会社 溝型半導体装置
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US5814545A (en) 1995-10-02 1998-09-29 Motorola, Inc. Semiconductor device having a phosphorus doped PECVD film and a method of manufacture
US5658806A (en) 1995-10-26 1997-08-19 National Science Council Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration
US5814895A (en) 1995-12-22 1998-09-29 Sony Corporation Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate
KR100205442B1 (ko) 1995-12-26 1999-07-01 구본준 박막트랜지스터 및 그의 제조방법
US5595919A (en) * 1996-02-20 1997-01-21 Chartered Semiconductor Manufacturing Pte Ltd. Method of making self-aligned halo process for reducing junction capacitance
DE19607209A1 (de) 1996-02-26 1997-08-28 Gregor Kohlruss Reinigungsvorrichtung zum Reinigen von flächigen Gegenständen
EP0802483B1 (en) * 1996-04-18 2002-01-30 STMicroelectronics S.r.l. Semiconductor memory device with row redundancy
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US5793088A (en) 1996-06-18 1998-08-11 Integrated Device Technology, Inc. Structure for controlling threshold voltage of MOSFET
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
TW548686B (en) 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
US5817560A (en) 1996-09-12 1998-10-06 Advanced Micro Devices, Inc. Ultra short trench transistors and process for making same
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US6063675A (en) 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate with a sidewall dielectric
US6063677A (en) 1996-10-28 2000-05-16 Texas Instruments Incorporated Method of forming a MOSFET using a disposable gate and raised source and drain
US6163053A (en) 1996-11-06 2000-12-19 Ricoh Company, Ltd. Semiconductor device having opposite-polarity region under channel
JPH10150185A (ja) 1996-11-20 1998-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5827769A (en) 1996-11-20 1998-10-27 Intel Corporation Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode
US5773331A (en) 1996-12-17 1998-06-30 International Business Machines Corporation Method for making single and double gate field effect transistors with sidewall source-drain contacts
US5908313A (en) 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
JPH118390A (ja) 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
US6251763B1 (en) 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JPH1140811A (ja) 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US5952701A (en) 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US5776821A (en) 1997-08-22 1998-07-07 Vlsi Technology, Inc. Method for forming a reduced width gate electrode
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5976767A (en) 1997-10-09 1999-11-02 Micron Technology, Inc. Ammonium hydroxide etch of photoresist masked silicon
US6120846A (en) 1997-12-23 2000-09-19 Advanced Technology Materials, Inc. Method for the selective deposition of bismuth based ferroelectric thin films by chemical vapor deposition
US5888309A (en) 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US6117741A (en) 1998-01-09 2000-09-12 Texas Instruments Incorporated Method of forming a transistor having an improved sidewall gate structure
US6294416B1 (en) 1998-01-23 2001-09-25 Texas Instruments-Acer Incorporated Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6307235B1 (en) 1998-03-30 2001-10-23 Micron Technology, Inc. Another technique for gated lateral bipolar transistors
US6087208A (en) 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material
US6215190B1 (en) 1998-05-12 2001-04-10 International Business Machines Corporation Borderless contact to diffusion with respect to gate conductor and methods for fabricating
US6232641B1 (en) 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
US6114201A (en) 1998-06-01 2000-09-05 Texas Instruments-Acer Incorporated Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs
US20010040907A1 (en) 1998-06-12 2001-11-15 Utpal Kumar Chakrabarti Optical device including carbon-doped contact layers
US6165880A (en) 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6130123A (en) 1998-06-30 2000-10-10 Intel Corporation Method for making a complementary metal gate electrode technology
JP2000037842A (ja) 1998-07-27 2000-02-08 Dainippon Printing Co Ltd 電磁波吸収化粧材
US6696366B1 (en) * 1998-08-17 2004-02-24 Lam Research Corporation Technique for etching a low capacitance dielectric layer
JP2000156502A (ja) 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法
US6153485A (en) 1998-11-09 2000-11-28 Chartered Semiconductor Manufacturing Ltd. Salicide formation on narrow poly lines by pulling back of spacer
US6362111B1 (en) 1998-12-09 2002-03-26 Texas Instruments Incorporated Tunable gate linewidth reduction process
TW449919B (en) 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
TW406312B (en) 1998-12-18 2000-09-21 United Microelectronics Corp The method of etching doped poly-silicon
US6380558B1 (en) 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6150222A (en) 1999-01-07 2000-11-21 Advanced Micro Devices, Inc. Method of making a high performance transistor with elevated spacer formation and self-aligned channel regions
FR2788629B1 (fr) 1999-01-15 2003-06-20 Commissariat Energie Atomique Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur
US6174820B1 (en) 1999-02-16 2001-01-16 Sandia Corporation Use of silicon oxynitride as a sacrificial material for microelectromechanical devices
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6093621A (en) 1999-04-05 2000-07-25 Vanguard International Semiconductor Corp. Method of forming shallow trench isolation
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6459123B1 (en) 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
EP1063697B1 (en) * 1999-06-18 2003-03-12 Lucent Technologies Inc. A process for fabricating a CMOS integrated circuit having vertical transistors
JP2001015704A (ja) 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
US6218309B1 (en) 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6501131B1 (en) 1999-07-22 2002-12-31 International Business Machines Corporation Transistors having independently adjustable parameters
TW432594B (en) 1999-07-31 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method for shallow trench isolation
US6259135B1 (en) 1999-09-24 2001-07-10 International Business Machines Corporation MOS transistors structure for reducing the size of pitch limited circuits
FR2799305B1 (fr) 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
EP1091413A3 (en) 1999-10-06 2005-01-12 Lsi Logic Corporation Fully-depleted, fully-inverted, short-length and vertical channel, dual-gate, cmos fet
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6252284B1 (en) 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
KR100311049B1 (ko) 1999-12-13 2001-10-12 윤종용 불휘발성 반도체 메모리장치 및 그의 제조방법
US6303479B1 (en) 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4194237B2 (ja) 1999-12-28 2008-12-10 株式会社リコー 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路
CN100346926C (zh) * 2000-02-23 2007-11-07 信越半导体株式会社 晶片的周面倒角部分的抛光方法
US6483156B1 (en) 2000-03-16 2002-11-19 International Business Machines Corporation Double planar gated SOI MOSFET structure
FR2806832B1 (fr) 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
TW466606B (en) 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
JP2001338987A (ja) * 2000-05-26 2001-12-07 Nec Microsystems Ltd Ｍｏｓトランジスタのシャロートレンチ分離領域の形成方法
US6526996B1 (en) 2000-06-12 2003-03-04 Promos Technologies, Inc. Dry clean method instead of traditional wet clean after metal etch
US6391782B1 (en) 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
KR100545706B1 (ko) 2000-06-28 2006-01-24 주식회사 하이닉스반도체 반도체 소자 제조방법
JP4112358B2 (ja) 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2002047034A (ja) * 2000-07-31 2002-02-12 Shinetsu Quartz Prod Co Ltd プラズマを利用したプロセス装置用の石英ガラス治具
US6403981B1 (en) 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
KR100338778B1 (ko) 2000-08-21 2002-05-31 윤종용 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법
US6358800B1 (en) 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
US6387820B1 (en) 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. BC13/AR chemistry for metal overetching on a high density plasma etcher
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6396108B1 (en) 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6472258B1 (en) 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
US6413877B1 (en) 2000-12-22 2002-07-02 Lam Research Corporation Method of preventing damage to organo-silicate-glass materials during resist stripping
JP2002198368A (ja) 2000-12-26 2002-07-12 Nec Corp 半導体装置の製造方法
US6537901B2 (en) * 2000-12-29 2003-03-25 Hynix Semiconductor Inc. Method of manufacturing a transistor in a semiconductor device
TW561530B (en) 2001-01-03 2003-11-11 Macronix Int Co Ltd Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effect
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6403434B1 (en) 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP2002246310A (ja) 2001-02-14 2002-08-30 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
FR2822293B1 (fr) 2001-03-13 2007-03-23 Nat Inst Of Advanced Ind Scien Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier
TW582071B (en) 2001-03-20 2004-04-01 Macronix Int Co Ltd Method for etching metal in a semiconductor
JP2002298051A (ja) 2001-03-30 2002-10-11 Mizuho Bank Ltd ポイント交換サービス・システム
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
KR100414217B1 (ko) 2001-04-12 2004-01-07 삼성전자주식회사 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법
US6645861B2 (en) 2001-04-18 2003-11-11 International Business Machines Corporation Self-aligned silicide process for silicon sidewall source and drain contacts
US6787402B1 (en) 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6902947B2 (en) * 2001-05-07 2005-06-07 Applied Materials, Inc. Integrated method for release and passivation of MEMS structures
SG112804A1 (en) 2001-05-10 2005-07-28 Inst Of Microelectronics Sloped trench etching process
KR100363332B1 (en) 2001-05-23 2002-12-05 Samsung Electronics Co Ltd Method for forming semiconductor device having gate all-around type transistor
US6635923B2 (en) 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6506692B2 (en) 2001-05-30 2003-01-14 Intel Corporation Method of making a semiconductor device using a silicon carbide hard mask
DE10131276B4 (de) * 2001-06-28 2007-08-02 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
US6737333B2 (en) 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6534807B2 (en) 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US6501141B1 (en) 2001-08-13 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Self-aligned contact with improved isolation and method for forming
US6764965B2 (en) * 2001-08-17 2004-07-20 United Microelectronics Corp. Method for improving the coating capability of low-k dielectric layer
JP2003100902A (ja) 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US20030085194A1 (en) 2001-11-07 2003-05-08 Hopkins Dean A. Method for fabricating close spaced mirror arrays
US7385262B2 (en) 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6967351B2 (en) * 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6610576B2 (en) 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US6555879B1 (en) * 2002-01-11 2003-04-29 Advanced Micro Devices, Inc. SOI device with metal source/drain and method of fabrication
US6722946B2 (en) * 2002-01-17 2004-04-20 Nutool, Inc. Advanced chemical mechanical polishing system with smart endpoint detection
US6583469B1 (en) 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
KR100442089B1 (ko) 2002-01-29 2004-07-27 삼성전자주식회사 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
DE10203998A1 (de) 2002-02-01 2003-08-21 Infineon Technologies Ag Verfahren zum Herstellen einer zackenförmigen Struktur, Verfahren zum Herstellen eines Transistors, Verfahren zum Herstellen eines Floating Gate-Transistors, Transistor, Floating Gate-Transistor und Speicher-Anordnung
US6784071B2 (en) 2003-01-31 2004-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded SOI wafer with <100> device layer and <110> substrate for performance improvement
US20030151077A1 (en) 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP4370104B2 (ja) 2002-03-05 2009-11-25 シャープ株式会社 半導体記憶装置
US6639827B2 (en) * 2002-03-12 2003-10-28 Intel Corporation Low standby power using shadow storage
US6635909B2 (en) 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
FR2838238B1 (fr) * 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
US6762469B2 (en) 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US6537885B1 (en) 2002-05-09 2003-03-25 Infineon Technologies Ag Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US7105891B2 (en) 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6974729B2 (en) * 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US6705571B2 (en) * 2002-07-22 2004-03-16 Northrop Grumman Corporation System and method for loading stores on an aircraft
US6919238B2 (en) 2002-07-29 2005-07-19 Intel Corporation Silicon on insulator (SOI) transistor and methods of fabrication
US6921702B2 (en) 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US6891234B1 (en) * 2004-01-07 2005-05-10 Acorn Technologies, Inc. Transistor with workfunction-induced charge layer
US6984585B2 (en) * 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7163851B2 (en) * 2002-08-26 2007-01-16 International Business Machines Corporation Concurrent Fin-FET and thick-body device fabrication
JP5179692B2 (ja) 2002-08-30 2013-04-10 富士通セミコンダクター株式会社 半導体記憶装置及びその製造方法
US6770516B2 (en) 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6794313B1 (en) 2002-09-20 2004-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation process to improve polysilicon sidewall roughness
JP3556651B2 (ja) * 2002-09-27 2004-08-18 沖電気工業株式会社 半導体装置の製造方法
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US6611029B1 (en) 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6787439B2 (en) 2002-11-08 2004-09-07 Advanced Micro Devices, Inc. Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US6855990B2 (en) * 2002-11-26 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd Strained-channel multiple-gate transistor
US6709982B1 (en) * 2002-11-26 2004-03-23 Advanced Micro Devices, Inc. Double spacer FinFET formation
US6825506B2 (en) 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US7728360B2 (en) 2002-12-06 2010-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-gate transistor structure
KR100487922B1 (ko) * 2002-12-06 2005-05-06 주식회사 하이닉스반도체 반도체소자의 트랜지스터 및 그 형성방법
US7214991B2 (en) 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
ATE467905T1 (de) 2002-12-20 2010-05-15 Ibm Integrierte anitfuse-struktur für finfet- und cmos-vorrichtungen
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
US6803631B2 (en) 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US7259425B2 (en) * 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
US6762483B1 (en) 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
WO2004073044A2 (en) 2003-02-13 2004-08-26 Massachusetts Institute Of Technology Finfet device and method to make same
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7105894B2 (en) * 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US6787854B1 (en) 2003-03-12 2004-09-07 Advanced Micro Devices, Inc. Method for forming a fin in a finFET device
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
US6800885B1 (en) 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
TW582099B (en) 2003-03-13 2004-04-01 Ind Tech Res Inst Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate
JP4563652B2 (ja) * 2003-03-13 2010-10-13 シャープ株式会社 メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US20040191980A1 (en) 2003-03-27 2004-09-30 Rafael Rios Multi-corner FET for better immunity from short channel effects
US6790733B1 (en) 2003-03-28 2004-09-14 International Business Machines Corporation Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer
US6764884B1 (en) 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
TWI231994B (en) 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US7442415B2 (en) 2003-04-11 2008-10-28 Sharp Laboratories Of America, Inc. Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films
JP2004319704A (ja) * 2003-04-15 2004-11-11 Seiko Instruments Inc 半導体装置
TW200506093A (en) 2003-04-21 2005-02-16 Aviza Tech Inc System and method for forming multi-component films
US20070108514A1 (en) * 2003-04-28 2007-05-17 Akira Inoue Semiconductor device and method of fabricating the same
US7074656B2 (en) 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
JP3976703B2 (ja) 2003-04-30 2007-09-19 エルピーダメモリ株式会社 半導体装置の製造方法
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6909147B2 (en) 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6765303B1 (en) 2003-05-06 2004-07-20 Advanced Micro Devices, Inc. FinFET-based SRAM cell
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6911383B2 (en) 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6960517B2 (en) 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
US6716686B1 (en) * 2003-07-08 2004-04-06 Advanced Micro Devices, Inc. Method for forming channels in a finfet device
US6921982B2 (en) 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) * 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
EP1519420A2 (en) 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Multiple gate semiconductor device and method for forming same
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US6835618B1 (en) 2003-08-05 2004-12-28 Advanced Micro Devices, Inc. Epitaxially grown fin for FinFET
US6787406B1 (en) 2003-08-12 2004-09-07 Advanced Micro Devices, Inc. Systems and methods for forming dense n-channel and p-channel fins using shadow implanting
US7172943B2 (en) * 2003-08-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US6877728B2 (en) 2003-09-04 2005-04-12 Lakin Manufacturing Corporation Suspension assembly having multiple torsion members which cooperatively provide suspension to a wheel
JP4439358B2 (ja) * 2003-09-05 2010-03-24 株式会社東芝 電界効果トランジスタ及びその製造方法
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7612416B2 (en) 2003-10-09 2009-11-03 Nec Corporation Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same
US20050139860A1 (en) 2003-10-22 2005-06-30 Snyder John P. Dynamic schottky barrier MOSFET device and method of manufacture
US6946377B2 (en) 2003-10-29 2005-09-20 Texas Instruments Incorporated Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same
US7138320B2 (en) * 2003-10-31 2006-11-21 Advanced Micro Devices, Inc. Advanced technique for forming a transistor having raised drain and source regions
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US6831310B1 (en) 2003-11-10 2004-12-14 Freescale Semiconductor, Inc. Integrated circuit having multiple memory types and method of formation
US6885072B1 (en) * 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
US7545001B2 (en) * 2003-11-25 2009-06-09 Taiwan Semiconductor Manufacturing Company Semiconductor device having high drive current and method of manufacture therefor
US7183137B2 (en) * 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
US7075150B2 (en) 2003-12-02 2006-07-11 International Business Machines Corporation Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique
US7018551B2 (en) * 2003-12-09 2006-03-28 International Business Machines Corporation Pull-back method of forming fins in FinFets
US7388258B2 (en) 2003-12-10 2008-06-17 International Business Machines Corporation Sectional field effect devices
US7662689B2 (en) 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7223679B2 (en) 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
US7247578B2 (en) * 2003-12-30 2007-07-24 Intel Corporation Method of varying etch selectivities of a film
US7078282B2 (en) * 2003-12-30 2006-07-18 Intel Corporation Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7705345B2 (en) 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US7268058B2 (en) 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7385247B2 (en) 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
JP2005209782A (ja) 2004-01-21 2005-08-04 Toshiba Corp 半導体装置
US7250645B1 (en) 2004-01-22 2007-07-31 Advanced Micro Devices, Inc. Reversed T-shaped FinFET
US7224029B2 (en) * 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
JP2005236305A (ja) 2004-02-20 2005-09-02 Samsung Electronics Co Ltd トリプルゲートトランジスタを有する半導体素子及びその製造方法
US7060539B2 (en) 2004-03-01 2006-06-13 International Business Machines Corporation Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby
JP4852694B2 (ja) * 2004-03-02 2012-01-11 独立行政法人産業技術総合研究所 半導体集積回路およびその製造方法
US6921691B1 (en) 2004-03-18 2005-07-26 Infineon Technologies Ag Transistor with dopant-bearing metal in source and drain
KR100576361B1 (ko) * 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
US7141480B2 (en) 2004-03-26 2006-11-28 Texas Instruments Incorporated Tri-gate low power device and method for manufacturing the same
US8450806B2 (en) 2004-03-31 2013-05-28 International Business Machines Corporation Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050224797A1 (en) 2004-04-01 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS fabricated on different crystallographic orientation substrates
US20050230763A1 (en) 2004-04-15 2005-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a microelectronic device with electrode perturbing sill
KR100642632B1 (ko) * 2004-04-27 2006-11-10 삼성전자주식회사 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
US20050255642A1 (en) * 2004-05-11 2005-11-17 Chi-Wen Liu Method of fabricating inlaid structure
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
WO2005122276A1 (ja) 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
US7132360B2 (en) 2004-06-10 2006-11-07 Freescale Semiconductor, Inc. Method for treating a semiconductor surface to form a metal-containing layer
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US8669145B2 (en) * 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060040054A1 (en) * 2004-08-18 2006-02-23 Pearlstein Ronald M Passivating ALD reactor chamber internal surfaces to prevent residue buildup
US7105934B2 (en) 2004-08-30 2006-09-12 International Business Machines Corporation FinFET with low gate capacitance and low extrinsic resistance
US7250367B2 (en) * 2004-09-01 2007-07-31 Micron Technology, Inc. Deposition methods using heteroleptic precursors
US7071064B2 (en) 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7875547B2 (en) 2005-01-12 2011-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact hole structures and contact structures and fabrication methods thereof
US7071047B1 (en) 2005-01-28 2006-07-04 International Business Machines Corporation Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions
US20060172480A1 (en) 2005-02-03 2006-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Single metal gate CMOS device design
US7238564B2 (en) * 2005-03-10 2007-07-03 Taiwan Semiconductor Manufacturing Company Method of forming a shallow trench isolation structure
US7177177B2 (en) * 2005-04-07 2007-02-13 International Business Machines Corporation Back-gate controlled read SRAM cell
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7319074B2 (en) 2005-06-13 2008-01-15 United Microelectronics Corp. Method of defining polysilicon patterns
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US8513066B2 (en) * 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
US7638843B2 (en) 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US7655989B2 (en) 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100515061B1 (ko) 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법

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