JPH05243572A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05243572A JPH05243572A JP4041039A JP4103992A JPH05243572A JP H05243572 A JPH05243572 A JP H05243572A JP 4041039 A JP4041039 A JP 4041039A JP 4103992 A JP4103992 A JP 4103992A JP H05243572 A JPH05243572 A JP H05243572A
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- thin film
- field effect
- drain
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims abstract description 32
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タに関し，ソース−ドレイン間耐圧を向上させる。 【構成】 絶縁膜１２上に形成された島状ＳＯＩ層１３
中に，一導電型のチャネル領域，並びに反対導電型のソ
ース領域およびドレイン領域が形成されている。ゲート
電極１８は，チャネル領域の表面および両側面，並びに
裏面の両側面から所定の距離だけ回り込み，かつ接触し
ない位置まで形成されている。チャネル領域の裏面にお
けるゲート電極１８の間隔は０．１〜０．５μｍの範囲
にある。また，ゲート電極１８を，チャネル領域の表面
および両側面，並びに裏面の両側面から所定の距離だけ
回り込み，かつ部分的に接触する形状に形成してもよ
い。この場合，チャネル領域の裏面における，接触して
いない部分のゲート電極１８の間隔を０．１〜０．５μ
ｍの範囲にとる。
タに関し，ソース−ドレイン間耐圧を向上させる。 【構成】 絶縁膜１２上に形成された島状ＳＯＩ層１３
中に，一導電型のチャネル領域，並びに反対導電型のソ
ース領域およびドレイン領域が形成されている。ゲート
電極１８は，チャネル領域の表面および両側面，並びに
裏面の両側面から所定の距離だけ回り込み，かつ接触し
ない位置まで形成されている。チャネル領域の裏面にお
けるゲート電極１８の間隔は０．１〜０．５μｍの範囲
にある。また，ゲート電極１８を，チャネル領域の表面
および両側面，並びに裏面の両側面から所定の距離だけ
回り込み，かつ部分的に接触する形状に形成してもよ
い。この場合，チャネル領域の裏面における，接触して
いない部分のゲート電極１８の間隔を０．１〜０．５μ
ｍの範囲にとる。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置，特に薄膜
ＳＯＩ( Silicon On Insulator / Semiconductor On In
sulator ) 構造ＭＯＳ型電界効果トランジスタに関す
る。
ＳＯＩ( Silicon On Insulator / Semiconductor On In
sulator ) 構造ＭＯＳ型電界効果トランジスタに関す
る。
【０００２】近年における半導体デバイスの高性能化
は，トランジスタの微細化によるトランジスタ単体の性
能向上によるところが大きい。高性能トランジスタの一
つとして，薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タが，注目されている。
は，トランジスタの微細化によるトランジスタ単体の性
能向上によるところが大きい。高性能トランジスタの一
つとして，薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タが，注目されている。
【０００３】
【従来の技術】以下，図８および図９を用いて，従来提
案されている二つのタイプの薄膜ＳＯＩ構造ＭＯＳ型電
界効果トランジスタを説明する。
案されている二つのタイプの薄膜ＳＯＩ構造ＭＯＳ型電
界効果トランジスタを説明する。
【０００４】［従来例１，メサ型，図８］このタイプの
薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタは，図８
に示すように，ＳｉＯ2 膜３１上に形成された島状ＳＯ
Ｉ層３２中に，一導電型のチャネル領域，並びに反対導
電型のソース領域およびドレイン領域が形成されてお
り，チャネル領域の表面および両側面がゲート電極３３
によって覆われている。
薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタは，図８
に示すように，ＳｉＯ2 膜３１上に形成された島状ＳＯ
Ｉ層３２中に，一導電型のチャネル領域，並びに反対導
電型のソース領域およびドレイン領域が形成されてお
り，チャネル領域の表面および両側面がゲート電極３３
によって覆われている。
【０００５】島状ＳＯＩ層３２の端には，ソースまたは
ドレインのコンタクト３４が設けられている。 ［従来例２，ゲート・オール・アラウンド型，図９］こ
のタイプの薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タは，図９に示すように，ＳｉＯ2 膜４１上に形成され
た島状ＳＯＩ層４２中に，一導電型のチャネル領域，並
びに反対導電型のソース領域およびドレイン領域が形成
されており，チャネル領域が，ゲート電極４３によっ
て，ぐるりと取り巻くように覆われている。
ドレインのコンタクト３４が設けられている。 ［従来例２，ゲート・オール・アラウンド型，図９］こ
のタイプの薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タは，図９に示すように，ＳｉＯ2 膜４１上に形成され
た島状ＳＯＩ層４２中に，一導電型のチャネル領域，並
びに反対導電型のソース領域およびドレイン領域が形成
されており，チャネル領域が，ゲート電極４３によっ
て，ぐるりと取り巻くように覆われている。
【０００６】島状ＳＯＩ層４２の端には，ソースまたは
ドレインのコンタクト４４が設けられている。
ドレインのコンタクト４４が設けられている。
【０００７】
【発明が解決しようとする課題】従来例１および従来例
２の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタに
は，ソース−ドレイン間耐圧が低い，という問題があっ
た。
２の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタに
は，ソース−ドレイン間耐圧が低い，という問題があっ
た。
【０００８】従来例１のメサ型の薄膜ＳＯＩ構造ＭＯＳ
型電界効果トランジスタでは，図１０に示す，メサ型の
薄膜ＳＯＩ構造ＭＯＳＦＥＴのサブスレッショルド係数
（Ｓ）とドレイン電圧（ＶD ）との関係から，ソース−
ドレイン間耐圧は，高々４．５Ｖである。
型電界効果トランジスタでは，図１０に示す，メサ型の
薄膜ＳＯＩ構造ＭＯＳＦＥＴのサブスレッショルド係数
（Ｓ）とドレイン電圧（ＶD ）との関係から，ソース−
ドレイン間耐圧は，高々４．５Ｖである。
【０００９】従来例２のゲート・オール・アラウンド型
の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタでも，
本発明に係る薄膜ＳＯＩ構造ＭＯＳＦＥＴのサブスレッ
ショルド係数（Ｓ）とドレイン電圧（ＶD ）との関係を
示す図１中の最下段に示したものから，ソース−ドレイ
ン間耐圧は，高々４．５Ｖである。
の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタでも，
本発明に係る薄膜ＳＯＩ構造ＭＯＳＦＥＴのサブスレッ
ショルド係数（Ｓ）とドレイン電圧（ＶD ）との関係を
示す図１中の最下段に示したものから，ソース−ドレイ
ン間耐圧は，高々４．５Ｖである。
【００１０】従来例１のメサ型の薄膜ＳＯＩ構造ＭＯＳ
型電界効果トランジスタのソース−ドレイン間耐圧が低
いのは，寄生バイポーラトランジスタが低いドレイン電
圧で働き出してしまうためである。
型電界効果トランジスタのソース−ドレイン間耐圧が低
いのは，寄生バイポーラトランジスタが低いドレイン電
圧で働き出してしまうためである。
【００１１】従来例２のゲート・オール・アラウンド型
の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタのソー
ス−ドレイン間耐圧が低いのは，ドレイン領域に電界の
集中が起こってしまうためである。
の薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタのソー
ス−ドレイン間耐圧が低いのは，ドレイン領域に電界の
集中が起こってしまうためである。
【００１２】本発明は，上記の問題点を解決して，ソー
ス−ドレイン間耐圧を向上させることのできる半導体装
置，特に薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタ
を提供することを目的とする。
ス−ドレイン間耐圧を向上させることのできる半導体装
置，特に薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジスタ
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置は，次のように構成す
る。
めに，本発明に係る半導体装置は，次のように構成す
る。
【００１４】（１）絶縁膜上に形成された島状の半導体
層中に，一導電型のチャネル領域，並びに反対導電型の
ソース領域およびドレイン領域が形成された，薄膜ＳＯ
Ｉ構造ＭＯＳ型電界効果トランジスタであって，ゲート
電極が，前記チャネル領域の表面および両側面，並びに
裏面の両側面から所定の距離だけ回り込み，かつ接触し
ない位置まで形成されているように構成する。
層中に，一導電型のチャネル領域，並びに反対導電型の
ソース領域およびドレイン領域が形成された，薄膜ＳＯ
Ｉ構造ＭＯＳ型電界効果トランジスタであって，ゲート
電極が，前記チャネル領域の表面および両側面，並びに
裏面の両側面から所定の距離だけ回り込み，かつ接触し
ない位置まで形成されているように構成する。
【００１５】（２）前記（１）の構成において，チャネ
ル領域の裏面におけるゲート電極の間隔が０．１〜０．
５μｍの範囲にあるように構成する。 （３）絶縁膜上に形成された島状の半導体層中に，一導
電型のチャネル領域，並びに反対導電型のソース領域お
よびドレイン領域が形成された，薄膜ＳＯＩ構造ＭＯＳ
型電界効果トランジスタであって，ゲート電極が，前記
チャネル領域の表面および両側面，並びに裏面の両側面
から所定の距離だけ回り込み，かつ部分的に接触する形
状に形成されているように構成する。
ル領域の裏面におけるゲート電極の間隔が０．１〜０．
５μｍの範囲にあるように構成する。 （３）絶縁膜上に形成された島状の半導体層中に，一導
電型のチャネル領域，並びに反対導電型のソース領域お
よびドレイン領域が形成された，薄膜ＳＯＩ構造ＭＯＳ
型電界効果トランジスタであって，ゲート電極が，前記
チャネル領域の表面および両側面，並びに裏面の両側面
から所定の距離だけ回り込み，かつ部分的に接触する形
状に形成されているように構成する。
【００１６】（４）前記（３）の構成において，チャネ
ル領域の裏面における，接触していない部分のゲート電
極の間隔が０．１〜０．５μｍの範囲にあるように構成
する。
ル領域の裏面における，接触していない部分のゲート電
極の間隔が０．１〜０．５μｍの範囲にあるように構成
する。
【００１７】
【作用】図１は，本発明に係る薄膜ＳＯＩ構造ＭＯＳＦ
ＥＴのサブスレッショルド係数（Ｓ）とドレイン電圧
（ＶD ）との関係を示す図である。同図には，チャネル
（ゲート）長Ｌ＝２．０μｍで，種々のチャネル（ゲー
ト）幅Ｗの薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タについて，サブスレッショルド係数（Ｓ）とドレイン
電圧（ＶD ）との関係が，そのチャネル中央部の断面構
造と共に示されている。
ＥＴのサブスレッショルド係数（Ｓ）とドレイン電圧
（ＶD ）との関係を示す図である。同図には，チャネル
（ゲート）長Ｌ＝２．０μｍで，種々のチャネル（ゲー
ト）幅Ｗの薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タについて，サブスレッショルド係数（Ｓ）とドレイン
電圧（ＶD ）との関係が，そのチャネル中央部の断面構
造と共に示されている。
【００１８】図１から，ゲート電極を，チャネル領域
の表面および両側面，並びに裏面の両側面から所定の距
離だけ回り込み，かつ接触しない位置まで形成する構
造，およびゲート電極を，チャネル領域の表面および
両側面，並びに裏面の両側面から所定の距離だけ回り込
み，かつ部分的に接触する形状に形成する構造，とする
ことにより，ソース−ドレイン間耐圧を６．０〜７．０
Ｖと，従来例と比べて３０パーセント以上改善できるこ
とがわかる。
の表面および両側面，並びに裏面の両側面から所定の距
離だけ回り込み，かつ接触しない位置まで形成する構
造，およびゲート電極を，チャネル領域の表面および
両側面，並びに裏面の両側面から所定の距離だけ回り込
み，かつ部分的に接触する形状に形成する構造，とする
ことにより，ソース−ドレイン間耐圧を６．０〜７．０
Ｖと，従来例と比べて３０パーセント以上改善できるこ
とがわかる。
【００１９】また，図１から，前記の構造のもので
は，チャネル領域の裏面におけるゲート電極の間隔を
０．１〜０．５μｍの範囲に，また，前記の構造のも
のでは，チャネル領域の裏面における，接触していない
部分のゲート電極の間隔を０．１〜０．５μｍの範囲
に，それぞれ設定するのが良いことがわかる。
は，チャネル領域の裏面におけるゲート電極の間隔を
０．１〜０．５μｍの範囲に，また，前記の構造のも
のでは，チャネル領域の裏面における，接触していない
部分のゲート電極の間隔を０．１〜０．５μｍの範囲
に，それぞれ設定するのが良いことがわかる。
【００２０】
【実施例】〔実施例１〕以下，図２〜図６を用いて，第
１の発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トラン
ジスタの製造方法を工程順に説明する。
１の発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トラン
ジスタの製造方法を工程順に説明する。
【００２１】［工程１，図２］ シリコン基板１１上
にＳｉＯ2 膜１２を介して厚さ０．５μｍのＳＯＩ層が
設けられたＳＯＩ基板を準備する。
にＳｉＯ2 膜１２を介して厚さ０．５μｍのＳＯＩ層が
設けられたＳＯＩ基板を準備する。
【００２２】 ＳＯＩ層をパターニングして，島状Ｓ
ＯＩ層１３を形成する。 ドライ酸化により，島状ＳＯＩ層１３の表面を３０
０Åの厚さに酸化する。
ＯＩ層１３を形成する。 ドライ酸化により，島状ＳＯＩ層１３の表面を３０
０Åの厚さに酸化する。
【００２３】 ＣＶＤ法により，全面にシリコン窒化
膜を堆積する。 ［工程２，図３］ 全面にレジスト１４を塗布する。
膜を堆積する。 ［工程２，図３］ 全面にレジスト１４を塗布する。
【００２４】 レジスト１４を，島状ＳＯＩ層１３の
チャネル形成領域の両脇にエッチング窓１５の形状にパ
ターニングする。 レジスト１４をマスクとして，シリコン窒化膜をエ
ッチングして，エッチング窓１５の形状に除去する。
チャネル形成領域の両脇にエッチング窓１５の形状にパ
ターニングする。 レジスト１４をマスクとして，シリコン窒化膜をエ
ッチングして，エッチング窓１５の形状に除去する。
【００２５】 レジスト１４を剥離する。 シリコン窒化膜をマスクとして，シリコン基板１１
上のＳｉＯ2 膜１２をウエットエッチングする。このと
き，サイドエッチングが進行して，島状ＳＯＩ層１３の
直下のＳｉＯ2 膜１２もエッチングされるが，トンネル
を貫通させることなく，０．１〜０．５μｍの壁が残る
位置でエッチングを停止する。その結果，溝１６ａおよ
び溝１６ｂが形成される。
上のＳｉＯ2 膜１２をウエットエッチングする。このと
き，サイドエッチングが進行して，島状ＳＯＩ層１３の
直下のＳｉＯ2 膜１２もエッチングされるが，トンネル
を貫通させることなく，０．１〜０．５μｍの壁が残る
位置でエッチングを停止する。その結果，溝１６ａおよ
び溝１６ｂが形成される。
【００２６】［工程３，図４］ ドライ酸化により，
５００Åの厚さに酸化する。 シリコン窒化膜の表面に付着した薄い酸化膜を除去
した後，燐酸を含む液体によりウエットエッチングを行
って，シリコン窒化膜を除去する。あるいは，シリコン
窒化膜の表面に付着した薄い酸化膜を除去した後，ドラ
イエッチングによってシリコン窒化膜を除去する。
５００Åの厚さに酸化する。 シリコン窒化膜の表面に付着した薄い酸化膜を除去
した後，燐酸を含む液体によりウエットエッチングを行
って，シリコン窒化膜を除去する。あるいは，シリコン
窒化膜の表面に付着した薄い酸化膜を除去した後，ドラ
イエッチングによってシリコン窒化膜を除去する。
【００２７】 １１００℃の温度で１０００Åの厚さ
の酸化膜を付けて除去する犠牲酸化を行った後，あるい
は直ちに，ドライ酸化により，島状ＳＯＩ層１３に厚さ
３００ÅのＳｉＯ2 膜を形成してゲート酸化膜１７とす
る。
の酸化膜を付けて除去する犠牲酸化を行った後，あるい
は直ちに，ドライ酸化により，島状ＳＯＩ層１３に厚さ
３００ÅのＳｉＯ2 膜を形成してゲート酸化膜１７とす
る。
【００２８】［工程４，図５］ＣＶＤ法により，０．５
μｍの厚さのドーピングポリシリコンを堆積した後，パ
ターニングしてゲート電極１８を形成する。
μｍの厚さのドーピングポリシリコンを堆積した後，パ
ターニングしてゲート電極１８を形成する。
【００２９】［工程５，図６］ ヒ素のイオン注入を
行って，ソース領域１９およびドレイン領域２０を形成
する。
行って，ソース領域１９およびドレイン領域２０を形成
する。
【００３０】 ゲート電極１８の表面露出部を酸化し
て，厚さ５００ÅのＳｉＯ2 膜２１を形成する。 全面に，ＣＶＤ法によりＰＳＧ膜２２を堆積して層
間絶縁膜とする。
て，厚さ５００ÅのＳｉＯ2 膜２１を形成する。 全面に，ＣＶＤ法によりＰＳＧ膜２２を堆積して層
間絶縁膜とする。
【００３１】 コンタクト窓を開口した後，メタル配
線２３ａ，２３ｂを形成する。以上の各工程を経て，第
１の発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トラン
ジスタが完成する。
線２３ａ，２３ｂを形成する。以上の各工程を経て，第
１の発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トラン
ジスタが完成する。
【００３２】〔実施例２〕第２の発明に係る薄膜ＳＯＩ
構造ＭＯＳ型電界効果トランジスタは，上述した第１の
発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タの製造工程中，工程２（図３）において，シリコン窒
化膜をマスクとして，シリコン基板１１上のＳｉＯ2 膜
１２をウエットエッチングする際に，図７に示すよう
に，サイドエッチングが進行して，島状ＳＯＩ層１３の
直下のＳｉＯ2 膜１２もエッチングされ，表面のチャネ
ル形成領域下の一部のみでトンネルが貫通する位置でエ
ッチングを停止することにより得られる。
構造ＭＯＳ型電界効果トランジスタは，上述した第１の
発明に係る薄膜ＳＯＩ構造ＭＯＳ型電界効果トランジス
タの製造工程中，工程２（図３）において，シリコン窒
化膜をマスクとして，シリコン基板１１上のＳｉＯ2 膜
１２をウエットエッチングする際に，図７に示すよう
に，サイドエッチングが進行して，島状ＳＯＩ層１３の
直下のＳｉＯ2 膜１２もエッチングされ，表面のチャネ
ル形成領域下の一部のみでトンネルが貫通する位置でエ
ッチングを停止することにより得られる。
【００３３】貫通しない部分の溝１６ａ’および溝１６
ｂ’の間隔は，０．１〜０．５μｍの範囲になるように
する。
ｂ’の間隔は，０．１〜０．５μｍの範囲になるように
する。
【００３４】
【発明の効果】本発明によれば，薄膜ＳＯＩ構造ＭＯＳ
型電界効果トランジスタにおいて，ソース−ドレイン間
耐圧を従来のものに比して３０パーセント以上向上させ
ることができる。
型電界効果トランジスタにおいて，ソース−ドレイン間
耐圧を従来のものに比して３０パーセント以上向上させ
ることができる。
【図１】本発明に係る薄膜ＳＯＩ構造ＭＯＳＦＥＴのサ
ブスレッショルド係数（Ｓ）とドレイン電圧（ＶD ）と
の関係を示す図である。
ブスレッショルド係数（Ｓ）とドレイン電圧（ＶD ）と
の関係を示す図である。
【図２】実施例１の工程１を示す図である。
【図３】実施例１の工程２を示す図である。
【図４】実施例１の工程３を示す図である。
【図５】実施例１の工程４を示す図である。
【図６】実施例１の工程５を示す図である。
【図７】実施例２を示す図である。
【図８】従来例１を示す図である。
【図９】従来例２を示す図である。
【図１０】メサ型の薄膜ＳＯＩ構造ＭＯＳＦＥＴのサブ
スレッショルド係数（Ｓ）とドレイン電圧（ＶD ）との
関係を示す図である。
スレッショルド係数（Ｓ）とドレイン電圧（ＶD ）との
関係を示す図である。
１１ シリコン基板 １２ ＳｉＯ2 膜 １３ 島状ＳＯＩ層 １４ レジスト １５ エッチング窓 １６ 溝 １７ ゲート酸化膜 １８ ゲート電極 １９ ソース領域 ２０ ドレイン領域 ２１ ＳｉＯ2 膜 ２２ ＰＳＧ膜 ２３ メタル配線
Claims (4)
- 【請求項１】 絶縁膜上に形成された島状の半導体層中
に，一導電型のチャネル領域，並びに反対導電型のソー
ス領域およびドレイン領域が形成された，薄膜ＳＯＩ構
造ＭＯＳ型電界効果トランジスタであって， ゲート電極が，前記チャネル領域の表面および両側面，
並びに裏面の両側面から所定の距離だけ回り込み，かつ
接触しない位置まで形成されていることを特徴とする半
導体装置。 - 【請求項２】 請求項１において， 前記チャネル領域の裏面におけるゲート電極の間隔が
０．１〜０．５μｍの範囲にあることを特徴とする半導
体装置。 - 【請求項３】 絶縁膜上に形成された島状の半導体層中
に，一導電型のチャネル領域，並びに反対導電型のソー
ス領域およびドレイン領域が形成された，薄膜ＳＯＩ構
造ＭＯＳ型電界効果トランジスタであって， ゲート電極が，前記チャネル領域の表面および両側面，
並びに裏面の両側面から所定の距離だけ回り込み，かつ
部分的に接触する形状に形成されていることを特徴とす
る半導体装置。 - 【請求項４】 請求項３において， 前記チャネル領域の裏面における，接触していない部分
のゲート電極の間隔が０．１〜０．５μｍの範囲にある
ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041039A JPH05243572A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
| US08/021,857 US5308999A (en) | 1992-02-27 | 1993-02-24 | MOS FET having a thin film SOI structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041039A JPH05243572A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243572A true JPH05243572A (ja) | 1993-09-21 |
Family
ID=12597266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041039A Withdrawn JPH05243572A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5308999A (ja) |
| JP (1) | JPH05243572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160145309A (ko) * | 2015-06-10 | 2016-12-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5656845A (en) * | 1995-03-08 | 1997-08-12 | Atmel Corporation | EEPROM on insulator |
| JPH09232827A (ja) * | 1996-02-21 | 1997-09-05 | Oki Electric Ind Co Ltd | 半導体装置及び送受信切り替え型アンテナスイッチ回路 |
| JP3943245B2 (ja) * | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US20020113268A1 (en) * | 2000-02-01 | 2002-08-22 | Jun Koyama | Nonvolatile memory, semiconductor device and method of manufacturing the same |
| US6483156B1 (en) | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
| KR100363332B1 (en) * | 2001-05-23 | 2002-12-05 | Samsung Electronics Co Ltd | Method for forming semiconductor device having gate all-around type transistor |
| US20030189227A1 (en) * | 2002-04-04 | 2003-10-09 | Honeywell International Inc. | High speed SOI transistors |
| US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| KR100616230B1 (ko) | 2004-08-11 | 2006-08-25 | 한국과학기술원 | 실리콘 채널 전면에 게이트가 형성된 3차원 전계 효과트랜지스터 제작 방법 및 그 구조 |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| JP4891550B2 (ja) * | 2005-02-10 | 2012-03-07 | 独立行政法人科学技術振興機構 | ｎ型トランジスタ、ｎ型トランジスタセンサ及びｎ型トランジスタ用チャネルの製造方法 |
| US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) * | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
| JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1992
- 1992-02-27 JP JP4041039A patent/JPH05243572A/ja not_active Withdrawn
-
1993
- 1993-02-24 US US08/021,857 patent/US5308999A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160145309A (ko) * | 2015-06-10 | 2016-12-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5308999A (en) | 1994-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05243572A (ja) | 半導体装置 | |
| JP2548994B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US6838733B2 (en) | Semiconductor device and fabrication method with etch stop film below active layer | |
| KR960043267A (ko) | 인버스 티(t)형 트랜지스터의 개선된 제조방법 | |
| JP3087674B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPS6143864B2 (ja) | ||
| JP2002299620A (ja) | 炭化珪素半導体装置の製造方法 | |
| KR970009054B1 (ko) | 평면구조 모스 트랜지스터 및 그 제조방법 | |
| JP2000138375A (ja) | 半導体装置およびその製造方法 | |
| JP3325432B2 (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS61247051A (ja) | 半導体装置の製造方法 | |
| JP2729422B2 (ja) | 半導体装置 | |
| JPS6228591B2 (ja) | ||
| JPS6326553B2 (ja) | ||
| JPS61141180A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2519541B2 (ja) | 半導体装置 | |
| JPH0666326B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0225073A (ja) | 半導体素子の製造方法 | |
| JPH06232163A (ja) | 縦型ｍｏｓｆｅｔ装置及びその製造方法 | |
| KR0167671B1 (ko) | 박막트랜지스터 제조방법 | |
| JPS6153868B2 (ja) | ||
| JPH06196689A (ja) | 絶縁ゲート電界効果半導体装置およびその製造方法 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| KR0157872B1 (ko) | 모스형 전계효과 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |