KR20160145309A - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자는 베이스 몸체 및 베이스 몸체를 덮고 제2 방향을 따라 연장하는 채널 트렌치를 구비하는 기판 절연층을 구비하고 기판 절연층 상에 반도체 접합층을 배치한다. 채널 트렌치에 걸치도록 제1 방향을 따라 연장하고 반도체 접합층과 연결되는 채널 및 채널을 부분적으로 둘러싸고 채널 트렌치를 매립하도록 제2 방향을 따라 연장하며 채널의 상부에 위치하는 돌출부 및 채널의 하부에 위치하고 돌출부보다 큰 두께를 갖는 매립부를 구비하는 게이트 구조물을 배치한다. 게이트 구조물의 돌출부 상부에 추가 절연부를 배치함으로써 게이트 스페이서의 축소에도 불구하고 콘택 구조물과 게이트 구조물 사이의 커패시턴스를 증가를 효과적으로 방지한다.

Description

반도체 소자 및 이의 제조방법{Semiconductor devices and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)를 구비하는 집적회로 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 사이즈 축소에 따라 활성영역의 크기도 지속적으로 감소하고 있다. 이에 따라, 게이트 전극 및 채널의 선폭 감소로 인한 게이트 저항이나 문턱전압의 증가를 야기하고 모스 트랜지스터의 채널길이도 짧아져서 게이트 전극에 의한 채널구동 능력이 저하되는 단채널 효과(short channel effect)가 발생하게 된다. 뿐만 아니라, 소스/드레인 영역과 게이트 전극이 서로 인접하여 위치함으로써 소스/드레인 영역과 게이트 전극 사이에 강한 전계가 발생하게 되고 이로 인해 게이트 유도 드레인 누설(Gate-Induced Drain Leakage; 이하 GIDL이라 한다)이 증가하게 된다. 이에 더하여, 게이트 전극의 영향으로 인해 소스/드레인에 전류가 흐르게 되는 게이트 누설 전류도 증가하게 된다.
이에 따라, 반도체 소자들의 사이즈를 축소시키면서 단채널 효과 및 누설전류를 감소시킬 수 있는 다양한 기술들이 연구되고 있다. 예를 들면, 게이트 영역을 돌출시켜 채널영역을 확장하는 핀(fin) 타입의 게이트 구조물, 게이트 전극이 채널영역을 둘러싸는 GAA(GateAll Around) 구조물 및 단일한 게이트 전극이 다수의 채널층과 접촉하는 멀티채널 구조물 등이 제안되고 있으며 이들 게이트 구조물들을 활용한 다양한 형상의 수직 트랜지스터(vertical transistor)가 제안되고 있다. 특히, 최근에는 저전압에서도 트랜지스터의 고속 동작을 얻을 수 있도록 상기 GAA 구조의 채널층을 나노와이어로 형성하는 기술들이 활용되고 있다.
그러나, 상기와 같은 수직 트랜지스터 구조에서도 커패시턴스 및 저항 증가는 여전히 해결되어야 할 과제로 남아 있다. 특히, 상기 게이트 선폭이 수 나노미터 단위로 축소되는 경우 게이트 스페이서의 두께도 축소됨으로써 게이트와 콘택 사이의 기생 커패시턴스가 급격히 증가하게 되고, 게이트 및 콘택의 선폭 축소에 따라 콘택 및 게이트 저항도 커지게 된다. 이에 따라, 반도체 소자의 채널구동 능력이 저하되고 구동전압도 증가하게 된다.
본 발명의 목적은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 게이트 전극을 활성 핀(active fin)의 하부의 절연층에 매립하고 게이트 스페이서 사이에 추가 절연층을 배치하여 게이트 선폭의 축소에도 불구하고 충분히 작은 게이트 콘택간 커패시턴스(gate-to-contact capacitance)를 갖는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 베이스 몸체 및 상기 베이스 몸체를 덮고 제2 방향을 따라 연장하는 채널 트렌치를 구비하는 기판 절연층을 포함하는 반도체 기판, 상기 기판 절연층 상에 제1 방향을 따라 이격되어 상기 채널 트렌치의 양 측부에 배치되는 소스 접합층 및 드레인 접합층을 구비하는 반도체 접합층, 상기 채널 트렌치에 걸치도록 상기 제1 방향을 따라 연장하고 상기 소스/드레인 접합층과 연결되는 채널, 및 상기 채널을 부분적으로 둘러싸고 상기 채널 트렌치를 매립하도록 상기 제2 방향을 따라 연장하며 상기 채널의 상부에 위치하는 돌출부 및 상기 채널의 하부에 위치하고 상기 돌출부보다 큰 두께를 갖는 매립부를 구비하는 게이트 구조물을 포함한다.
일실시예로서, 상기 반도체 기판은 상기 베이스 몸체 및 상기 기판 절연층과 상기 기판 절연층 상에 배치된 반도체 층을 구비하는 절연 실리콘 (silicon on insulator, SOI) 기판을 포함한다.
일실시예로서, 상기 채널은 상기 반도체 층에 배치된 단일한 나노 와이어(nanowire)를 포함하고, 상기 나노 와이어의 양 단부는 상기 기판 절연층의 상면에 배치되어 상기 반도체 접합층과 접속한다.
일실시예로서, 상기 돌출부와 상기 반도체 접합층 사이에 배치되고 상기 채널의 양 단부 상면으로부터 상부로 연장하는 게이트 스페이서(gate spacer), 상기 게이트 구조물 및 상기 게이트 스페이서에 의해 한정되는 게이트 공간을 매립하고 상기 게이트 스페이서와 동일한 상면을 갖는 보충 절연부, 및 상기 게이트 스페이서와 인접하게 배치되어 상기 반도체 접합층과 접촉하는 콘택 구조물을 더 포함한다.
일실시예로서, 상기 돌출부의 상면은 상기 소스/드레인 접합부의 상면보다 낮게 배치되어, 상기 스페이서를 기준으로 상기 콘택에 대하여 대칭적으로 배치되는 상기 게이트 구조물의 점유면적이 축소된다.
일실시예로서, 상기 반도체 접합층을 덮는 층간절연막을 더 포함하고, 상기 콘택 구조물의 상면, 상기 스페이서의 상면 및 상기 보충 절연부의 상면은 동일한 평면에 배치한다.
일실시예로서, 상기 콘택 구조물은 하부 폭을 갖고 상기 반도체 접합층의 내부에 매립되는 하부 콘택 및 상기 하부 콘택과 일체로 구비되고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 반도체 접합층 및 상기 게이트 스페이서의 상면에 배치되는 상부 콘택을 구비한다.
일실시예로서, 상기 게이트 구조물은 상기 매립부의 하부에 배치되고 상기 채널 트렌치의 폭이 상기 제1 방향을 따라 확장된 확장 트렌치를 매립하는 확장부를 더 구비한다.
일실시예로서, 상기 채널은 상기 기판 절연층 상에 일정한 간격으로 적층된 다수의 단위 채널들을 포함하고, 최하부 단위 채널의 양 단부는 상기 기판 절연층의 상면에 배치되어 상기 반도체 접합층과 동일한 평면에서 접속하고 상기 돌출부는 최상부 단위채널의 상부로부터 돌출하고 상기 매립부는 상기 최하부 단위채널의 하부에서 상기 채널 트렌치를 매립한다.
일실시예로서, 상기 돌출부와 상기 소스/드레인 접합층 사이에 배치되고 상기 최상부 단위채널의 양 단부 상면으로부터 상부로 연장하는 게이트 스페이서(gate spacer), 서로 인접하는 상기 단위채널 사이의 채널간 이격공간에 배치되고 상기 게이트 구조물과 상기 반도체 접합층 사이에 배치되는 채널 스페이서, 상기 게이트 구조물 및 상기 게이트 스페이서에 의해 한정되는 상부 게이트 공간을 매립하고 상기 게이트 스페이서와 동일한 상면을 갖는 보충 절연부, 및 상기 게이트 스페이서와 인접하게 배치되어 상기 소스/드레인 접합층을 관통하는 콘택 구조물을 더 포함한다.
일실시예로서, 상기 게이트 스페이서와 상기 채널 스페이서는 상기 단위채널에 대하여 수직한 방향을 따라 오버랩 되도록 배치한다.
일실시예로서, 상기 콘택 구조물은 하부 폭을 갖고 상기 반도체 접합층의 내부에 매립되는 하부 콘택 및 상기 하부 콘택과 일체로 구비되고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 반도체 접합층 및 상기 게이트 스페이서의 상면에 배치되는 상부 콘택을 구비한다.
일실시예로서, 상기 게이트 구조물은 상기 매립부의 하부에 배치되고 상기 채널 트렌치의 폭이 상기 제1 방향을 따라 확장된 확장 트렌치를 매립하는 확장부를 더 구비한다.
일실시예로서, 상기 매립부의 두께는 상기 돌출부 두께의 1.5배 내지 2.5배로 구성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자이 제조방법에 의하면, 게이트 구조물의 상부를 절연물질로 대체하여 게이트 스페이서의 폭이 축소된다 할지라도 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스 증가를 효과적으로 억제할 수 있다.
기판 절연층으로부터 제1 방향을 따라 연장하도록 돌출한 활성영역인 활성 핀(active fin)을 부분적으로 덮도록 제2 방향을 따라 연장하는 더미 게이트 라인을 형성하고, 게이트 스페이서에 의해 상기 더미 게이트 라인과 분리되는 소스 접합층 및 드레인 접합층을 상기 활성 핀의 양 단부에 형성한다. 이어서, 상기 더미 게이트 라인을 제거하여 상기 활성 핀을 노출하는 게이트 트렌치 및 상기 제1 방향을 따라 상기 게이트 트렌치를 관통하고 상기 반도체 접합층과 연결되는 채널을 형성하고, 상기 게이트 트렌치를 통하여 노출되는 상기 기판 절연층을 부분적으로 제거하여 상기 게이트 트렌치와 연결되고 바닥면이 상기 채널과 이격되는 채널 트렌치를 형성한다. 상기 채널 트렌치 및 상기 게이트 트렌치를 매립하고 상기 채널을 둘러싸는 예비 게이트 구조물을 형성하고, 상기 채널의 상부에 배치되는 돌출부의 두께가 상기 채널의 하부에 배치되어 상기 채널 트렌치로 매립되는 매립부의 두께보다 작도록 상기 예비 게이트 구조물을 부분적으로 제거하여 게이트 구조물을 형성한다.
일실시예로서, 상기 활성 핀은 반도체 물질을 포함하고, 상기 소스 접합층 및 드레인 접합층을 형성하는 것은 선택적 에피택시얼 공정에 의해 상기 반도체 물질로부터 단결정막을 성장시킨다.
일실시예로서, 상기 게이트 트렌치 및 상기 채널은, 상기 소스 접합층 및 드레인 접합층을 덮고 상기 게이트 스페이서 및 상기 더미 게이트와 동일한 상면을 갖는 층간 절연막 패턴을 형성하고, 상기 층간 절연막 패턴, 상기 게이트 스페이서 및 상기 채널에 대하여 식각 선택비를 갖는 식각공정으로 상기 더미 게이트 라인을 제거함으로써 형성될 수 있다.
일실시예로서, 상기 예비 게이트 구조물을 형성하는 것은 상기 게이트 트렌치의 측벽, 상기 채널 트렌치의 측벽 및 바닥면과 상기 층간 절연막 패턴 및 상기 게이트 스페이서의 상면을 덮고 상기 채널을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 상기 게이트 트렌치 및 상기 채널 트렌치를 매립하여 상기 채널을 둘러싸는 게이트 도전막을 평탄화하여 상기 게이트 트렌치 단위로 노드 분리된 게이트 절연막 패턴 및 예비 게이트 도전막 패턴을 형성할 수 있다.
일실시예로서, 상기 기판 절연층 및 상기 게이트 절연막은 실리콘 산화물을 포함하고 상기 게이트 스페이서는 실리콘 질화물을 포함하여, 상기 게이트 절연막은 상기 채널 표면과 상기 게이트 트렌치의 측벽에만 형성된다.
일실시예로서, 상기 게이트 구조물을 형성하는 것은 상면이 상기 반도체 접합층의 상면보다 낮아지도록 상기 예비 게이트 도전막 패턴의 상부를 제거하여 상기 게이트 트렌치의 상부영역에 대응하는 절연보충 홀을 형성할 수 있다.
일실시예로서, 상기 절연보충 홀을 매립하고 상기 층간절연막 패턴과 동일한 상면을 갖는 보충 절연부를 형성하고, 상기 층간절연막 패턴을 관통하여 상기 반도체 접합층과 접속하는 콘택 구조물을 더 형성한다.
일실시예로서, 상기 보충 절연부는 상기 게이트 구조물의 상면으로부터 20nm 내지 40nm의 높이를 갖도록 형성할 수 있다.
일실시예로서, 상기 콘택 구조물을 형성하는 것은 하부 폭을 갖고 상기 반도체 접합층의 내부에 형성되는 하부 콘택 홀을 매립하는 하부 콘택 및 상기 하부 콘택 홀과 연통하고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 게이트 스페이서를 노출하는 상부 콘택 홀을 매립하는 상부 콘택을 형성하는 것을 포함할 수 있다.
일실시예로서, 상기 채널 트렌치를 형성하는 것은 상기 채널 및 상기 게이트 스페이서에 에 대하여 식각 선택비를 갖도록 상기 기판 절연층을 제거하는 식각공정에 의해 수행된다.
일실시예로서, 상기 채널 트렌치의 높이는 상기 채널의 두께와 동일하게 형성할 수 있다.
일실시예로서, 상기 채널 트렌치와 연결되고 상기 제1 방향을 따라 확장되어 상기 채널 트렌치의 폭보다 큰 폭을 갖는 확장 트렌치를 더 형성할 수 있다.
일실시예로서, 상기 활성 핀은 상기 기판 절연층으로부터 교호적으로 적층된 다수의 반도체 층 패턴 및 희생막 패턴으로 형성되어 상기 더미 게이트 라인 및 상기 게이트 스페이서는 상기 제2 방향을 따라 연장되어 상기 활성 핀의 상면을 부분적으로 덮도록 형성된다.
일실시예로서, 상기 게이트 트렌치 및 상기 채널을 형성하는 것은 상기 반도체 접합층을 덮고 상기 게이트 스페이서 및 상기 더미 게이트 라인을 노출하고, 노출된 상기 더미 게이트 라인을 제거하여 상기 게이트 스페이서에 의해 한정되고 상기 활성 핀을 노출하는 게이트 트렌치를 형성하고, 노출된 상기 활성 핀으로부터 상기 희생막 패턴을 부분적으로 제거하여 상기 게이트 트렌치와 연결되는 채널간 트렌치 및 상기 반도체 층 패턴 상에 잔류하여 상기 채널간 트렌치를 한정하는 잔류 희생막 패턴을 형성하고, 상기 잔류 희생막 패턴을 채널 스페이서(channel spacer)로 형성하여 상기 반도체 층 패턴을 상기 채널간 이격공간에 의해 이격되고 상기 게이트 트렌치를 가로질러 상기 채널 스페이서와 접촉하는 채널로 형성하는 단계를 포함할 수 있다.
일실시예로서, 상기 채널 스페이서는 상기 게이트 스페이서와 상기 채널을 사이에 두고 서로 오버랩(overlap) 되도록 형성되어, 상기 채널간 트렌치는 상기 채널 스페이스에 의해 상기 반도체 접합층과 분리된다.
일실시예로서, 상기 채널 트렌치를 형성하는 것은 상기 게이트 트렌치 및 채널간 트렌치를 통하여 노출된 상기 기판 절연층을 상기 채널, 상기 게이트 스페이서 및 상기 채널 스페이서에 대하여 식각 선택비를 갖는 식각 공정으로 제거한다.
일실시예로서, 상기 채널 트렌치는 상기 단위 채널의 폭과 동일한 높이를 갖도록 형성한다.
일실시예로서, 상기 반도체층 패턴은 실리콘을 포함하고 상기 희생막 패턴은 실리콘 게르마늄(SiGe)을 포함하여, 상기 채널간 스페이서는 실리콘 게르마늄 산화물을 포함한다.
일실시예로서, 상기 예비 게이트 구조물을 형성하는 것은 상기 게이트 스페이서 및 채널 스페이서의 측벽과 상기 층간 절연막 패턴 및 상기 게이트 스페이서의 상면을 덮고 상기 단위 채널들을 개별적으로 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 상기 게이트 트렌치, 상기 채널간 트렌치 및 상기 채널 트렌치를 매립하여 상기 각 단위 채널을 둘러싸는 게이트 도전막을 평탄화하여 상기 게이트 트렌치 단위로 노드 분리된 게이트 절연막 패턴 및 예비 게이트 도전막 패턴을 형성한다.
일실시예로서, 상기 기판 절연층 및 상기 게이트 절연막은 실리콘 산화물을 포함하고 상기 게이트 스페이서는 실리콘 질화물을 포함하며 상기 채널 스페이서는 실리콘게르마늄 산화물을 포함하여, 상기 게이트 절연막은 상기 채널 표면과 상기 게이트 스페이서의 측벽을 따라 형성된다.
일실시예로서, 상기 게이트 구조물을 형성하는 것은 상면이 상기 소스 접합층 및 상기 드레인 접합층의 상면보다 낮아지도록 상기 예비 게이트 도전막 패턴의 상부를 제거하여 상기 게이트 트렌치의 상부영역에 대응하는 절연보충 홀을 형성한다.
일실시예로서, 상기 절연보충 홀을 매립하고 상기 층간절연막 패턴과 동일한 상면을 갖는 보충 절연부를 형성하고, 상기 층간절연막 패턴을 관통하여 상기 반도체 접합층과 접속하는 콘택 구조물을 더 형성한다.
일실시예로서, 상기 콘택 구조물은 하부 폭을 갖고 상기 반도체 접합층의 내부에 형성되는 하부 콘택 홀을 매립하는 하부 콘택 및 상기 하부 콘택 홀과 연통하고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 게이트 스페이서를 노출하는 상부 콘택 홀을 매립하는 상부 콘택을 형성한다.
본 발명에 의한 반도체 소자 및 이의 제조방법에 의하면, 채널의 하부에 배치된 기판 절연층에 형성된 채널 트렌치를 매립하고 채널을 둘러싸는 게이트 구조물을 배치한다. 이때, 채널의 하부에 배치되는 게이트 구조물의 두께가 채널의 상부에 배치되는 게이트 구조물의 두께보다 크게 되도록 구성한다. 따라서, 게이트 구조물의 상면이 게이스 스페이서의 상면보다 낮고 채널과 인접하게 위치하도록 구성하고, 게이트 구조물의 상부에는 게이트 스페이서와 나란하게 배치되는 보충 절연부를 배치한다.
이에 따라, 게이트 스페이서를 사이에 두고 콘택 구조물과 대칭적으로 배치되는 게이트 구조물의 면적을 축소하고 절연층의 면적을 증가함으로써 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스를 현저하게 감소시킬 수 있다. 특히, 반도체 소자의 사이즈 축소에 따라 게이트 스페이서의 폭이 축소되는 경우에도 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스가 증가하는 것을 효과적으로 방지할 수 있다.
또한, 콘택 구조물의 상부와 게이트 구조물의 하부 표면적을 확장하여 반도체 소자의 사이즈 축소에도 불구하고 콘택 저항 및 게이트 구동전압을 안정적으로 유지할 수 있다.
도 1a는 본 발명의 일실시예에 의한 반도체 소자를 나타내는 평면도이다.
도 1b 도 1a에 도시된 반도체 소자를 I-I' 선을 따라 절단한 단면도이다.
도 1c는 도 1a에 도시된 반도체 소자를 II-II'선을 따라 절단한 단면도이다.
도 2a는 도 1a에 도시된 반도체 소자의 변형 실시예를 나타내는 평면도이다.
도 2b는 도 2a에 도시된 반도체 소자를 I-I' 선을 따라 절단한 단면도이다.
도 2c는 도 2a에 도시된 반도체 소자를 II-II'선을 따라 절단한 단면도이다.
도 3a 내지 도 14b는 도 1a 내지 도 1c에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정도면들이다.
도 11c는 도 2b에 도시된 확장 트렌치를 형성하는 단계를 나타내는 공정 단면도이다.
도 15c는 도 2b에 도시된 확장 콘택 구조물을 형성하는 단계를 나타내는 공정 단면도이다.
도 16a는 본 발명의 다른 실시예에 의한 반도체 소자를 나타내는 평면도이다.
도 16b는 도 16a에 도시된 반도체 소자를 I-I' 선을 따라 절단한 단면도이다.
도 16c는 도 16a에 도시된 반도체 소자를 II-II'선을 따라 절단한 단면도이다.
도 17a는 도 16a에 도시된 반도체 소자의 변형 실시예를 나타내는 평면도이다.
도 17b는 도 17a에 도시된 반도체 소자를 I-I' 선을 따라 절단한 단면도이다.
도 17c는 도 17a에 도시된 반도체 소자를 II-II'선을 따라 절단한 단면도이다.
도 18a 내지 도 32b는 도 16a 내지 도 16c에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정도면들이다.
도 32c는 본 발명의 다른 실시예에 따라 확장 콘택 구조물을 형성하는 단계를 나타내는 공정 단면도이다.
도 33은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 디스플레이 장치의 구성도이다.
도 34는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS SRAM 소자의 회로도이다.
도 35는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS NAND 장치의 회로도이다.
도 36은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 메모리 장치의 구성도이다.
도 37은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 전자 시스템의 구성도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a는 본 발명의 일실시예에 의한 반도체 소자를 나타내는 평면도이다. 도 1b 및 도 1c는 도 1a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 절단한 단면도이다. 본 실시예에서 I-I'선은 돌출된 활성영역인 활성 핀(active fin)을 따라 연장하며, II-II'선은 반도체 소자의 게이트 라인을 따라 연장한다.
도 1a 내지 도 1c를 참조하면, 본 발명의 일실시예에 의한 반도체 소자(1000)는 베이스 몸체(101) 및 상기 베이스 몸체(101)를 덮고 제2 방향(y)을 따라 연장하는 채널 트렌치(CT)를 구비하는 기판 절연층(102)을 포함하는 반도체 기판(100), 상기 기판 절연층(102) 상에 제1 방향(x)을 따라 이격되어 상기 채널 트렌치(CT)의 양 측부에 배치되는 소스 접합층(310) 및 드레인 접합층(320)을 구비하는 반도체 접합층(300), 상기 채널 트렌치(CT)에 걸치도록 상기 제1 방향(x)을 따라 연장하고 상기 반도체 접합층(300)과 연결되는 채널(Ch), 및 상기 채널(Ch)을 부분적으로 둘러싸고 상기 채널 트렌치(CT)를 매립하도록 상기 제2 방향(y)을 따라 연장하며 상기 채널(Ch)의 상부에 위치하는 돌출부(520a) 및 상기 채널(Ch)의 하부에 위치하고 상기 돌출부(520a)보다 큰 두께를 갖는 매립부(520b)를 갖는 게이트 구조물(500)을 포함한다.
예를 들면, 상기 기판(100)은 기판의 상부와 하부를 구분하는 절연층을 구비하고 전기적으로 반도체 특성을 갖는다면 다양한 기판을 포함할 수 있다. 본 실시예의 경우, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI)기판을 포함한다. 이에 따라, 상기 기판(100)은 베이스 몸체(101)를 구비하고 상기 베이스 몸체(101)를 덮는 기판 절연층(102) 및 상기 기판 절연층(102)을 덮고 상기 채널(Ch)로 형성되는 상부 실리콘 층(미도시)을 구비할 수 있다.
본 실시예에 의한 반도체 소자(1000)는 로직(logic) 소자, CIS(CMOS imaging sensor)와 같은 이미지 센서소자, 플래시 메모리나 디램과 같은 메모리 소자 등 다양한 집적회로 소자를 포함한다. 따라서, 상기 기판(100)은 상기 반도체 소자(1000)의 특성과 기능에 따라 다양한 종류의 반도체 기판을 포함할 수 있음은 자명하다.
본 실시예의 경우, 상기 베이스 몸체(101)는 단결정 실리콘을 포함하고 상기 베이서 몸체(101)를 덮는 기판 절연층(102)은 실리콘 산화물을 포함한다. 상기 기판 절연층(102)을 덮는 반도체 층은 단결정 실리콘으로 구성되어 후술하는 바와 같은 공정에 의해 상기 채널(Ch)로 형성된다.
상기 채널 트렌치(CT)는 기판 절연층(102)의 표면으로부터 소정의 깊이까지 리세스 되고 게이트 라인이 연장하는 방향인 제2 방향(y)을 따라 연장한다. 상기 게이트 구조물(500)의 하부는 채널 트렌치(CT)에 부분적으로 매립되어 상기 제2 방향(y)을 따라 연장된다. 이에 따라, 상기 게이트 구조물(500)의 높이를 낮추고 게이트 스페이서(210)와의 접촉면적을 낮추고 콘택(620)과 게이트 도전막 패턴(520) 사이의 기생 커패시턴스를 현저하게 줄일 수 있다.
기판 절연층(102) 상의 반도체 층(미도시)은 제1 방향(x)을 따라 연장도록 돌출되어 핀(fin) 타입의 활성영역이 한정된다. 즉, 상기 반도체 층은 활성 핀(actifve fin, 미도시)으로 형성되고 상기 기판 절연층(102)은 활성 핀을 한정하는 절연막인 소자 분리막으로 기능하게 된다.
제1 방향(x)을 따라 연장하는 활성 핀의 양 단부에 반도체 접합층(300)이 배치되어 각각 소스 접합층(310) 및 드레인 접합층(320)으로 기능한다. 따라서, 상기 활성 핀은 소스 접합층(310) 및 드레인 접합층(320)과 각각 연결되고, 상기 소스 접합층 (310) 및 드레인 접합층(320) 사이에 배치된 활성 핀은 상기 소스 접합층(310) 및 드레인 접합층(320) 사이의 전자이동 경로인 채널(Ch)로 구성된다.
예를 들면, 상기 반도체 접합층(300)은 상기 활성 핀의 단부로부터 재성장한 반도체 물질을 포함하며 상기 반도체 소자(1000)의 특성에 따라 p형 또는 n형 불순물을 포함한다.
본 실시예의 경우, 상기 활성핀의 단부를 시드막으로 이용하는 에피택시얼 공정에 의해 기판 절연층(102)의 상부로 반도체 층을 성장시키고 성장된 반도체 층으로 이온 주입공정에 의해 불순물을 주입함으로써 상기 소스 접합층(310) 및 드레인 접합층(320)을 형성한다. 따라서, 상기 반도체 접합층(300)은 융기형 소스 드레인 구조(elevated source/drain (ESD) structure)로 제공되어 상기 반도체 접합층(300)의 상면은 채널(Ch)의 상면보다 높게 위치한다.
예를 들면, 상기 반도체 접합층(300)은 SiGe막, Ge막, SiC막 및 InGaAs 막 중의 어느 하나를 포함할 수 있다. 이때, 상기 불순물은 상기 채널(Ch)과 오버랩 되는 위치까지 충분히 깊게 형성될 수 있다.
제1 방향(x)을 따라 이격되어 대칭적으로 배치되는 소스 접합층(310) 및 드레인 접합층(320)은 상기 채널(Ch)에 의해 연결되고 상기 채널(Ch)은 게이트 구조물(500)에 의해 둘러싸이도록 배치된다. 따라서, 상기 채널(Ch)은 게이트 구조물(500)에 의해 선택적으로 허용되는 전자이동의 경로로 제공된다.
본 실시예의 경우, 상기 채널(Ch)은 상기 기판 절연층(102)의 상면에 배치되어 상기 소스 및 드레인 접합층(310,320)과 동일한 평면에 배치되는 단일한 나노 와이어(nanowire)를 포함한다. 상기 채널(Ch)은 기판 절연층(102) 상에 배치되는 반도체 층의 일부로 형성되므로, 상기 반도체 층에 따라 다양한 조성을 가질 수 있다. 예를 들면, 상기 채널(Ch)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), InGaAs, InAs, GaSb, InSb 및 이들의 조합중의 어느 하나를 포함할 수 있다. 본 실시예의 경우, 상기 기판 절연층(102)에 배치된 활성 핀은 실리콘(Si)을 포함하고, 채널(Ch)은 상기 활성 핀의 일부로 구성되므로 실리콘으로 구성된다.
나노 와이어 구조를 갖는 상기 채널(Ch)은 채널 트렌치(CT)를 매립하고 상부로 연장하는 게이트 구조물(500)에 의해 둘러싸이도록 구성되어 상기 채널(Ch)을 통과하는 전자의 흐름을 게이트 전류에 의해 선택적으로 조절한다.
예를 들면, 상기 게이트 구조물(500)은 채널(Ch)을 둘러싸는 게이트 절연막(510)과 상기 채널 트렌치(CT)를 매립하고 게이트 절연막(510) 상에 배치되는 게이트 도전막 패턴(520)을 포함한다. 게이트 도전막 패턴(520)의 상부에는 보충 절연부(611)가 추가적으로 구비되어 게이트 도전막 패턴(520)을 외부로부터 전기적으로 절연하고 후속공정으로부터 상기 게이트 도전막 패턴(520)을 보호한다.
상기 보충 절연부(611)는 게이트 구조물(500)의 양 측부에 배치된 게이트 스페이서(210)와 게이트 구조물(500)의 상면에 의해 한정되는 공간을 매립하여 콘택 구조물(620)과 게이트 구조물(500) 사이에 발생하는 기생 커패시턴스를 최소화할 수 있다. 예를 들면, 상기 보충 절연부(611)는 실리콘 산화물, 실리콘 질화물 및 실리콘산질화물 중의 어느 하나를 포함한다.
상기 게이트 구조물(500)은 채널(Ch)을 둘러싸고 제2 방향(y)을 따라 연장하는 라인 형상으로 제공되고 상기 게이트 구조물(500)의 상부를 덮는 보충 절연부(611)도 상기 게이트 구조물(500)을 따라 제2 방향(y)을 따라 연장하는 라인 형상으로 배치된다.
본 실시예의 경우, 게이트 스페이서(210)는 게이트 구조물(500) 및 보충 절연부(611)의 양 측부를 덮도록 제2 방향(y)을 따라 연장하며 보충 절연부(611)의 상면과 동일한 상면을 갖도록 배치된다.
상기 게이트 도전막 패턴(520)의 하부는 채널 트렌치(CT)에 매립되어 부분적으로 상기 기판 절연층(102)의 내부에 배치되고 게이트 도전막 패턴(520)의 상부는 상기 채널(Ch)과 인접하게 배치되어 게이트 도전막 패턴(520)의 상면은 반도체 접합층(300)의 상면보다 낮게 배치된다. 이에 따라, 상기 게이트 도전막 패턴(520)은 상기 채널(Ch)의 상부로부터 돌출하여 채널(Ch)의 상면을 덮는 돌출부(520a)와 채널(Ch)의 하면을 덮고 하방으로 연장하여 상기 채널 트렌치(CT)를 매립하는 매립부(520b)를 구비하고 상기 채널(Ch)을 둘러싸도록 배치된다.
특히, 상기 돌출부(520a)는 상기 매립부(520b)의 매립두께(b)보다 작은 돌출두께(a)를 갖도록 구성된다. 채널(Ch)의 상부에는 상기 채널(Ch)을 충분히 둘러쌀 수 있을 정도의 게이트 도전물질만 잔류하도록 게이트 도전막 패턴(520)의 돌출부(520a) 두께를 최소화하고, 채널(Ch)의 하부에는 채널의 상부에서 제거된 게이트 도전물질에 의해 손상된 게이트 전극특성을 보상할 수 있을 정도로 게이트 도전물질을 보충하여 상기 매립부(520b)를 제공한다. 따라서, 상기 매립부(520b)의 두께(b)는 돌출부(520a)의 두께(a)보다 크게 구성되어 상기 채널(Ch)을 기준으로 상기 게이트 구조물(500)은 역전(reverse)된 구조를 갖게 된다.
이에 따라, 상기 게이트 스페이서(210)는 도전층인 게이트 도전막 패턴(520)과의 접촉면적은 최소화하고 절연층인 보충 절연부(611)와의 접촉면적은 증가시킬 수 있다. 예를 들면, 상기 매립부(520b)의 두께(b)는 상기 돌출부(520a) 두께의 약 1.5배 내지 약 2.5배를 갖도록 배치한다.
본 실시예의 경우, 상기 채널 트렌치(CT)는 상기 채널(Ch) 두께(t)의 약 1.0배 내지 1.5배를 갖도록 과식각에 의해 형성하고 상기 게이트 도전막 패턴(520)의 상부를 부분적으로 제거하여 상기 매립부(520b)의 두께(b)가 돌출부(520a) 두께보다 크게 되도록 형성할 수 있다.
상기 게이트 절연막(510)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전상수를 가지는 고유전막, 또는 이들의 조합으로 구성된다. 예를 들면, 상기 게이트 절연막(510)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 도전막 패턴(520)은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트 도전막 패턴(520)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 구조물(500)과 반도체 접합층(300)은 제1 방향(x)을 따라 이격되게 배치되고 그 사이에 게이트 스페이서(210)가 배치되어 게이트 구조물(500)과 반도체 접합층(300)을 전기적으로 분리한다. 따라서, 상기 게이트 스페이서(210)의 일 측부는 상기 반도체 접합층(300)과 접촉하고 타측부는 상기 게이트 절연막(510)과 접촉하도록 배치된다. 상기 게이트 스페이서(210)는 실리콘 질화막을 포함하고, 게이트 절연막(510) 및 보충 절연부(611)의 상면과 동일한 평면상에 상면이 배치된다.
상기 반도체 접합층(300)의 상부에 층간 절연막 패턴(410)이 배치되어 반도체 접합층(300)과 상부에 배치되는 도전성 구조물은 전기적으로 분리된다. 상기 층간 절연막 패턴(410)을 관통하여 반도체 접합층(300)과 접속하는 콘택 구조물(620)이 배치된다. 본 실시예의 경우, 상기 콘택 구조물(620)은 상기 층간 절연막 패턴(410)을 관통하여 상기 반도체 접합층(300)의 내부까지 연장되는 단일한 플러그(plug) 구조물을 포함한다. 바람직하게는, 상기 채널(Ch)과 인접한 영역까지 연장될 수 있다.
이때, 상기 층간 절연막 패턴(410)의 상면은 게이트 스페이서(410) 및 보충 절연부(611)의 상면과 동일한 평면상에 배치된다. 상기 콘택 구조물(620)은 층간 절연막 패턴(410)의 상부에 배치되는 배선 구조물(미도시) 또는 커패시터(미도시)와 연결될 수 있다.
게이트 도전막 패턴(520)의 상부에는 절연물질로 구성되는 보충 절연부(611)가 배치되고 층간 절연막(410), 게이트 스페이서(410) 및 보충 절연부(611)의 상면은 동일한 상면을 가지므로, 상기 게이트 스페이서(210)는 도전층인 게이트 도전막 패턴(520)보다 절연층인 보충 절연부(611)와 상대적으로 더욱 넓은 영역에서 접촉하게 된다.
종래의 게이트 구조물에 의하면, 게이트 도전막 패턴은 채널의 상부에 위치하여 게이트 스페이서와 나란하게 배치되므로, 게이트 스페이서를 기준으로 콘택과 게이트 도전막 패턴이 대칭적으로 배치되는 구조를 갖는다. 이에 따라, 반도체 소자의 사이즈가 축소되는 경우 게이트 스페이서의 두께 축소에 따라 콘택과 게이트 도전막 패턴 사이의 기생 커패시턴스가 급격하게 증가한다.
그러나, 본 발명에 의한 반도체 소자(1000)는 채널(Ch)의 하부에 게이트 도전막 패턴(520)의 더 많은 부분이 배치되도록 높이가 축소되고 게이트 도전막 패턴(520)의 상부를 덮고 게이트 스페이서(210)와 동일한 상면을 갖는 보충 절연부(611)를 배치함으로써 게이트 스페이서(210)를 사이에 두고 콘택 구조물(620)에 대하여 대칭적으로 배치되는 게이트 도전막 패턴(520)의 점유면적을 줄일 수 있다.
본 실시예의 경우, 상기 게이트 도전막 패턴(520)은 상기 게이트 스페이서(210)의 상면으로부터 약 20nm 내지 약 30nm 정도 제거되고 게이트 도전막 패턴(520)이 제거된 영역을 상기 보충 절연부(611)로 대체한다. 이에 따라, 상기 보충 절연부(611)의 깊이는 약 20nm 내지 약 30nm 정도로 깊게 형성된다.
따라서, 상기 콘택 구조물(620)과 게이트 도전막 패턴(520) 사이의 기생 커패시턴스는 콘택 구조물(620)과 돌출부(520a) 사이에서만 형성되어 게이트 스페이서(210)의 폭(Wgs)이 축소된다 할지라도 콘택 구조물(620)과 게이트 도전막 패턴(520) 사이의 커패시턴스 증가를 충분하게 방지할 수 있다.
또한, 상기 콘택 구조물(620) 및 게이트 도전막 패턴(520)의 폭을 증가시킴으로써 콘택 저항 및 게이트 저항을 개선할 수 있다
상술한 바와 같이 상기 게이트 스페이서(210)에 대하여 상기 콘택 구조물(620)과 대칭적으로 배치되는 영역에는 게이트 도전막 패턴(520)이 아니라 보충 절연부(611)가 배치되므로 제1 방향(x)을 따라 콘택 구조물(620)을 게이트 스페이서 (210) 영역까지 확장함으로써 콘택 구조물(620)의 단면적을 확장할 수 있다. 이에 따라, 상기 콘택 구조물(620)의 저항을 낮출 수 있다. 뿐만 아니라, 상기 콘택 구조물(620)을 형성하기 위한 공정의 공정마진을 높일 수 있는 장점도 있다.
마찬가지로, 상기 기판 절연층(102)에 부분적으로 삽입된 게이트 도전막 패턴(520)의 하부를 기판 절연층(102)의 내부에서 과식각에 의해 단면적을 확장할 수 있다. 이에 따라, 게이트 구동전압을 낮출 수 있다.
도 2a는 도 1a에 도시된 반도체 소자의 변형 실시예를 나타내는 평면도이다. 도 2b 및 도 2c는 도 2a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 절단한 단면도이다. 도 2a 내지 도 2c에서 콘택 구조물 및 게이트 도전막 패턴이 확장된 것을 제외하고는 도 1a 내도 도 1c에 도시된 반도체 소자와 동일한 구성을 갖는다. 따라서, 도 2a 내지 도 2c에서 도 1a 내지 도 1c와 동일한 구성요소에 대해서는 동일한 참조부호를 설명하고 더 이상의 상세한 설명은 생략한다.
도 2a 내지 도 2c를 참조하면, 상기 게이트 구조물(500)은 하부가 확장된 확장 게이트 도전막 패턴(525)을 포함한다. 상기 확장 게이트 도전막 패턴(525)은 상기 채널(Ch)의 상부를 덮는 돌출부(525a), 상기 채널(Ch)의 하부를 덮고 상기 채널 트렌치(CT)를 매립하는 매립부(525b) 및 상기 매립부(525b)의 하부에 배치되고 상기 채널 트렌치(CT)의 폭이 상기 제1 방향(x)을 따라 확장된 확장 트렌치(ET)를 매립하는 확장부(525c)를 구비한다. 상기 돌출부(525a) 및 매립부(525b)는 도 1b에 도시된 돌출부(520a) 및 매립부(520b)와 동일한 구조를 가지므로 더 이상의 상세한 설명은 생략한다.
상기 채널 트렌치(CT)를 형성하는 식각공정이 진행되는 동안 기판 절연층(102)의 하부에 대한 과식각을 허용하여 상기 제1 방향(x)을 따라 채널 트렌치(CT)의 폭인 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는 확장 트렌치(ET)를 형성한다. 예를 들면, 상기 확장 트렌치(ET)는 약 2nm 내지 약 3nm의 깊이를 갖도록 형성될 수 있다.
따라서, 상기 게이트 도전막 패턴(520)은 매립부(525b)의 하부에 배치되어 폭이 확장된 확장부(525c)를 더 구비할 수 있다. 상기 확장부(525c)의 표면적 증가만큼 게이트 커패시턴스가 증가되어 게이트 구동전압을 저하시킬 수 있다. 상기 돌출부(525a) 및 매립부(525b)의 선폭이 축소된다 할지라도 기판 절연층(102)에 매립되는 상기 확장부(525c)의 표면적을 증가시킴으로써 상기 게이트 도전막 패턴(525)의 전체적인 커패시턴스 감소를 방지할 수 있다. 이에 따라, 게이트 선폭의 축소에도 불구하고 게이트 구동전압의 증가를 효과적으로 방지할 수 있다.
또한, 상기 콘택 구조물(620)의 상부는 제1 방향(x)을 따라 폭이 확장되어 게이트 스페이서(210)의 상면을 덮도록 변형될 수 있다. 즉, 폭이 확장된 확장 콘택 구조물(625)은 하부 폭(wl)을 갖고 상기 반도체 접합층(300)의 내부에 매립되는 하부 콘택(625a) 및 상기 하부 콘택(625a)과 일체로 구비되고 상기 하부 폭(wl)보다 큰 상부 폭(wu)을 갖고 상기 반도체 접합층(300) 및 상기 게이트 스페이서(210)의 상면에 배치되는 상부 콘택(625b)을 구비한다.
상기 하부 콘택(625a)은 반도체 접합층(300)을 관통하는 플러그 구조물로 제공되고 상기 상부 콘택(625b)은 하부 콘택(625a)과 일체로 제공되고 게이트 스페이스(210)의 상면에 배치되도록 제1 방향(x)을 따라 연장된다. 이에 따라, 상기 상부 콘택(625b)은 하부 콘택(625a)의 폭인 하부 폭(wl)보다 큰 상부 폭(wu)을 갖는다. 콘택 구조물의 폭을 확장함으로써 콘택 저항을 낮추고 콘택 구조물을 형성하기 위한 공정마진을 높일 수 있다.
본 실시예의 경우, 상기 상부 콘택(625b)은 게이트 스페이서(210)의 상면까지 연장되어 상기 보충 절연부(611)의 측부와 접촉하는 것을 개시하고 있지만, 인접한 확장 콘택 구조물(625)을 전기적으로 분리할 수 있기만 하다면 상기 보충 절연부(611)와 부분적으로 중첩(overlap)되도록 배치될 수 있음은 자명하다.
본 실시예에서 상기 확장 콘택 구조물(625)은 단일한 층간 절연막 패턴(410)을 관통하여 반도체 접합층(300)과 접속하는 것을 개시하고 있지만, 상기 층간 절연막 패턴(410)의 상부에 배치되는 도전성 구조물의 구성에 따라 다수의 층간 절연막을 관통하여 반도체 접합층(300)에 접속될 수 있다. 이때, 상기 상부 콘택(625b)은 적어도 하나의 층간 절연막을 관통하고 상기 게이트 스페이서(210)의 상면에 배치될 수 있다.
상술한 바와 같은 본 발명의 일실시예에 의한 반도체 소자(1000)에 의하면, 채널의 하부에 배치된 기판 절연층에 형성된 채널 트렌치를 매립하고 채널을 둘러싸는 게이트 구조물을 배치한다. 이때, 채널의 하부에 배치되는 게이트 구조물의 두께가 채널의 상부에 배치되는 게이트 구조물의 두께보다 크게 되도록 구성한다. 따라서, 게이트 구조물의 상면이 게이스 스페이서의 상면보다 낮고 채널과 인접하게 위치하도록 구성하고, 게이트 구조물의 상부에는 게이트 스페이서와 나란하게 배치되는 보충 절연부를 배치한다.
이에 따라, 게이트 스페이서를 사이에 두고 콘택 구조물과 대칭적으로 배치되는 게이트 구조물의 면적을 축소하고 절연층의 면적을 증가함으로써 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스를 현저하게 감소시킬 수 있다. 특히, 반도체 소자의 사이즈 축소에 따라 게이트 스페이서의 폭이 축소되는 경우에도 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스가 증가하는 것을 효과적으로 방지할 수 있다.
또한, 콘택 구조물의 상부와 게이트 구조물의 하부 표면적을 확장하여 반도체 소자의 사이즈 축소에도 불구하고 콘택 저항 및 게이트 구동전압을 안정적으로 유지할 수 있다.
도 3a 내지 도 14b는 도 1a 내지 도 1c에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정도면들이다. 도 3a 내지 도 14b에서, 첨자 a는 각 공정단계의 평면도이며 첨자 b는 각 공정단계에서 도 1a의 I-I' 방향을 따라 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 기판 절연층(102)을 구비하는 반도체 기판(100)을 준비한다.
예를 들면, 상기 기판(100)은 실리콘 기판으로 구성된 베이스 몸체(101)의 상면에 기판 절연층(102)을 형성하고 상기 기판 절연층(102)을 덮는 반도체 층(103)을 구비하는 실리콘 온 인슐레이터(silicon on insulator, SOI)기판을 준비한다.
상기 베이스 몸체(101)는 단결정 실리콘을 구비하는 실리콘 평판을 포함하고 상기 베이서 몸체(101)의 상면에 일정한 두께를 갖는 실리콘 산화막을 형성하여 상기 기판 절연층(102)으로 제공할 수 있다. 기판 절연층(102)은 후속공정에서 게이트 스페이서(210) 및 채널(Ch)에 대하여 식각 선택비를 갖고 활성영역을 한정하는 절연층으로 기능할 수 있으면 실리콘 산화물뿐만 아니라 다양한 물질로 구성될 수 있다.
상기 반도체 층(103)은 기판 절연층(102)을 덮고 일정한 두께를 갖도록 형성되며, 상기 반도체 소자(1000)의 단위소자가 형성되는 활성영역으로 기능할 수 있다면 다양한 반도체 물질로 이루어질 수 있다.
본 실시예에서, 상기 반도체 층(103)은 단결정 실리콘(Si)으로 이루어지고 후속공정에 의해 상기 채널(Ch)로 형성된다.
도 4a 및 도 4b를 참조하면, 상기 기판 절연층(102)으로부터 제1 방향(x)을 따라 연장하도록 돌출한 활성영역인 활성 핀(active fin, 110)을 형성한다.
예를 들면, 상기 반도체 층(103)의 상면에 활성영역을 덮는 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 반도체 층(103)을 부분적으로 제거하고, 기판 절연층(102)을 노출시킨다. 예를 들면, 상기 반도체 층(103)은 반응성 이온 식각(reactive ion etching, RIE)공정과 같은 건식 식각에 의해 제거될 수 있다.
이에 따라, 상기 기판 절연층(102) 상에 잔류하는 반도체 층(103)은 기판 절연층(102)으로부터 돌출하는 핀(fin) 타입의 활성영역인 활성 핀(110)으로 형성된다. 상기 활성 핀(110)은 기판 절연층(102)에 의해 한정되어 인접한 활성 핀과 분리되므로 상기 기판 절연층(102)은 활성 핀(110)을 한정하는 소자분리막으로 기능하게 된다.
도 5a 및 도 5b를 참조하면, 상기 활성 핀(110)이 형성된 반도체 기판(100)을 덮는 더미 게이트 막(120a)을 형성하고 상기 더미 게이트 막(120a)의 상면에 제2 방향을 따라 연장하는 라인형상의 더미 마스크 패턴(M)을 형성한다.
상기 더미 게이트 막(120a)은 활성 핀(110)에 대하여 상대적으로 식각율이 우수한 폴리실리콘(polysilicon)으로 구성하고 상기 더미 마스크 패턴(M)은 폴리실리콘에 대하여 식각 선택비를 갖는 실리콘 질화막으로 구성된다.
본 실시예의 경우, 상기 활성 핀(110)은 제1 방향(x)을 따라 연장하고 상기 더미 게이트 패턴(M)은 제1 방향과 수직한 제2 방향(y)을 따라 연장하는 라인 패턴으로 형성된다. 따라서, 상기 활성 핀(110)과 더미 게이트 패턴(M)은 서로 수직하게 배치된다.
도 6a 및 도 6b를 참조하면, 더미 마스크 패턴(M)을 식각 마스크로 이용하여 상기 더미 게이트 막(120a)을 부분적으로 제거하여 제2 방향(y)을 따라 연장하는 더미 게이트 라인(120)을 형성한다.
더미 마스크 패턴(M)에 의해 노출된 더미 게이트 막(120a)은 제거되어 활성 핀(110) 및 기판 절연층(102)이 노출되고 더미 마스크 패턴(M)으로 덮힌 더미 게이트 막(120a)은 제2 방향(y)을 따라 잔류하여 더미 게이트 라인(120)으로 형성된다. 이에 따라, 제1 방향(x)을 따라 연장하는 활성 핀(110)을 부분적으로 덮고 제2 방향(y)을 따라 연장하는 더미 게이트 라인(120)이 형성된다.
상기 더미 게이트 라인(120a)은 제2 방향을 따라 연장하므로 상기 활성 핀(110)은 더미 게이트 라인(120a)을 기준으로 양 단부 및 상기 단부를 둘러싸는 기판 절연층(102)이 노출된다.
도 7a 및 도 7b를 참조하면, 상기 더미 게이트 라인(120)의 측부에 제2 방향(y)을 따라 라인형상으로 연장하는 게이트 스페이서(210)를 형성한다. 예를 들면, 상기 게이트 스페이서(210)는 실리콘 질화막으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 노출된 활성 핀(110)의 양 단부를 시드로 이용한 에피택시얼(epitaxial) 공정을 수행하여 단결정막을 성장시킨다. 이에 따라, 상기 활성 핀(110)의 양 단부에 활성 핀(110)으로부터 상면을 따라 성장하여 게이트 스페이서(210)의 측면과 접촉하는 반도체 층을 형성한다. 상기 반도체 층은 반도체 소자(1000)의 특성에 따라 실리콘 게르마늄(SiGe)층, 게르마늄(Ge)층, 실리콘 카바이드(SiC)층을 포함할 수 있다.
이온주입공정에 의해 상기 반도체 층으로 불순물을 주입하여 소스 접합층(310) 및 드레인 접합층(320)을 구비하는 반도체 접합층(300)을 형성한다. 상기 불순물은 반도체 소자(1000)의 구성에 따라 n 타입 또는 p 타입을 선택적으로 주입한다. 본 실시예의 경우, 상기 소스 및 드레인 접합층(310,320)은 에피택시얼 공정에 의해 기판 절연층(102)의 상면으로 성장하는 융기형 소스/드레인 구조(elevated source/drain structure)를 가지므로 불순물을 활성 핀(110)과 인접한 영역까지 주입하여 접합층의 깊이를 채널(Ch)과 인접하게 형성할 수 있다.
바람직하게는, 반도체 층을 형성하기 위한 에피택시얼 공정과 불순물 주입공정을 인-시튜(in-situ)로 수행하여 접합층의 불순물 농도를 일정하게 유지하고 저항을 감소시킬 수 있다.
이때, 상기 소스 접합층(310) 및 드레인 접합층(320)을 형성하는 활성 핀(110)의 단부를 제외한 중앙부는 상기 반도체 접합층(300)으로 접속하는 상기 소스 접합층(310) 및 드레인 접합층(320)을 연결하는 채널로 기능하게 된다.
도 9a 및 도 9b를 참조하면, 반도체 접합층(300)의 상면을 덮고 게이트 스페이서(210) 및 더미 게이트 라인(120)과 동일한 상면을 구비하는 층간 절연막 패턴(410)을 형성한다.
반도체 접합층(300), 게이트 스페이서(210) 및 더미 마스크 패턴(M)을 덮도록 기판(100)의 전면을 덮는 층간 절연막(미도시)을 형성하고, 평탄화 공정에 의해 상기 게이트 스페이서(210) 및 더미 게이트 라인(120)이 노출되도록 층간 절연막 및 더미 마스크 패턴(M)을 제거한다.
이에 따라, 게이트 스페이서(210) 및 더미 게이트 라인(120)에 의해 분리되고 동일한 상면을 갖는 상기 층간 절연막 패턴(410)이 형성되고, 상기 더미 게이트 라인(120)은 외부로 노출된다.
상기 층간 절연막은 더미 게이트 라인(120)에 대하여 식각 선택비를 갖고 게이트 트렌치(GT)을 형성하기 위한 식각공정으로부터 반도체 접합층(300)을 보호할 수 있다면 다양한 막질로 형성될 수 있다. 예를 들면, 상기 층간 절연막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중의 어느 하나로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 노출된 더미 게이트 라인(120)을 제거하여 상기 활성 핀(110)을 노출하는 게이트 트렌치(GT) 및 상기 제1 방향(x)을 따라 상기 게이트 트렌치(GT)를 관통하고 상기 반도체 접합층(300)과 연결되는 채널(Ch)을 형성한다.
상기 게이트 스페이서(210), 층간 절연막 패턴(410) 및 상기 활성 핀(110)보다 상기 더미 게이트 라인(120)에 대하여 상대적으로 식각율이 높은 식각 공정을 이용하여 노출된 더미 게이트 라인(120)을 제거한다. 이에 따라, 제2 방향(y)을 따라 한 쌍의 게이트 스페이서(210)에 의해 한정되는 제1 게이트 공간(GS1)을 구비하는 게이트 트렌치(GT)가 형성되고, 상기 게이트 트렌치(GT)을 통하여 활성 핀(110)은 노출된다.
게이트 트렌치(GT)를 통하여 노출된 활성 핀(110)은 후속공정에 의해 제1 방향(x)을 따라 이격되는 소스 및 드레인 접합층(310,320)과 연결되어 전자 이동경로로 기능하는 채널(Ch)로 형성된다.
상기 채널(Ch)은 기판 절연층(102)의 상면에 배치된 반도체 층(103)의 일부이고, 상기 소스 및 드레인 접합층(310,320)은 상기 반도체 층(103)의 양 단부에서 성장되므로 상기 채널(Ch)과 소스 및 드레인 접합층(310,320)은 상기 기판 절연층(102)의 상면에서 서로 연결된다.
도 11a 및 도 11b를 참조하면, 상기 게이트 트렌치(GT)를 통하여 노출되는 상기 기판 절연층(102)을 부분적으로 제거하여 상기 게이트 트렌치(GT)와 연통되고 바닥면이 상기 채널(Ch)과 이격되는 채널 트렌치(CT)를 형성한다.
예를 들면, 상기 게이트 스페이서(210)를 식각 마스크로 이용하고 단결정 실리콘으로 구성된 상기 채널(Ch)에 대하여 실리콘 산화막으로 구성된 기판 절연층(102)에 대하여 상대적으로 높은 식각율을 갖는 이방성 식각 공정을 수행하여 상기 기판 절연층(102)을 추가적으로 제거한다. 이에 따라, 상기 게이트 트렌치(GT)와 동일한 폭을 갖고 제2 방향(y)을 따라 연장하며 상기 제1 게이트 공간(GS1)과 연통하는 제2 게이트 공간(GS2)을 갖는 채널 트렌치(CT)를 형성한다.
이때, 상기 채널(Ch)보다 하부에 위치하는 기판 절연층(102)이 더욱 빠르게 식각되어 채널(Ch)과 상기 채널 트렌치(CT)의 바닥면은 서로 이격된다. 즉, 상기 채널(Ch)은 제1 방향(x)을 따라 상기 채널 트렌치(CT)의 폭만큼 제2 게이트 공간(GS2)을 가로지르도록(cross over) 형성된다.
상기 채널 트렌치(CT)의 높이는 식각조건을 제어하여 기판 절연층(102)으로 매립된 게이트 전극의 채널특성을 훼손하지 않도록 조절할 수 있다. 본 실시예의 경우, 상기 채널 트렌치(CT)는 상기 채널(Ch)의 두께와 동일한 높이를 갖도록 형성할 수 있다.
본 실시예에서, 상기 반도체 층(103)은 나노 와이어 구조를 갖도록 제공되어 상기 채널(Ch)은 제1 방향(x)을 따라 상기 게이트 트렌치(GT) 및 채널 트렌치(CT)를 가로지르는 나노 와이어 채널로 형성된다. 또한, 상기 채널(Ch)은 게이트 도전막으로 둘러싸이는 게이트 포집형 채널(gate all-around channel, GAA channel)로 형성된다.
선택적으로, 상기 채널 트렌치(CT)의 바닥부에 상기 제1 방향(x)을 따라 확장된 폭을 구비하는 확장 트렌치(ET)를 더 형성할 수 있다.
도 11c는 본 발명의 다른 실시예에 따라 채널 트렌치의 하부에 확장 트렌치를 형성하는 단계를 나타내는 공정 단면도이다.
도 11c에 도시된 바와 같이, 상기 채널 트렌치(CT)를 형성하는 식각공정이 채널 트렌치(CT)의 바닥부에서 등방성 과식각이 수행되도록 제어한다. 이에 따라, 제1 폭(w1)을 갖는 채널 트렌치(CT)의 하부에 제1 방향(x)을 따라 확장되어 상기 채널 트렌치(CT)와 연통하고 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는 확장 트렌치(ET)를 형성할 수 있다. 따라서, 상기 과식각 조건을 조절함으로써 상기 확장 트렌치(ET)의 사이즈를 조절할 수 있고, 이에 따라 상기 기판 절연층(102)으로 매립되는 게이트 구조물(500)의 사이즈를 조절할 수 있다.
상기 확장 트렌치(ET)를 게이트 도전막으로 매립함으로써 도 2b에 도시된 바와 같은 확장 게이트 도전막 패턴(525)의 확장부(252c)를 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 채널 트렌치(CT) 및 상기 게이트 트렌치(GT)를 매립하고 상기 채널(Ch)을 둘러싸는 예비 게이트 구조물(500a)을 형성한다.
예를 들면, 상기 게이트 트렌치(GT)의 측벽, 상기 채널 트렌치(CT)의 측벽 및 바닥면과 상기 층간 절연막 패턴(410) 및 상기 게이트 스페이서(210)의 상면을 덮고 상기 채널(Ch)을 둘러싸는 게이트 절연막(미도시)을 형성하고, 상기 게이트 절연막 상에 상기 게이트 트렌치(GT) 및 상기 채널 트렌치(CT)를 매립하여 상기 채널(Ch)을 둘러싸는 게이트 도전막(미도시)을 형성한다. 이어서, 상기 층간 절연막 패턴(410) 및 상기 게이트 스페이서(210)의 상면이 노출되도록 상기 게이트 도전막 및 게이트 절연막을 평탄화하여 상기 게이트 트렌치(GT) 단위로 노드 분리된 게이트 절연막 패턴(510) 및 예비 게이트 도전막 패턴(529)을 구비하는 예비 게이트 구조물(500a)을 형성한다.
상기 게이트 절연막은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전상수를 가지는 고유전막 또는 이들의 조합으로 구성된다. 예를 들면, 상기 게이트 절연막(510)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물 (zirconium oxide), 알루미늄 산화물 (aluminum oxide), HfO2 - Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘, 금속, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 게이트 도전막 패턴(520)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있다.
본 실시예의 경우, 상기 기판 절연층(102) 및 게이트 절연막은 실리콘 산화물을 포함하고 상기 게이트 스페이서(210)는 실리콘 질화물을 포함하여, 상기 게이트 절연막은 상기 채널 표면과 상기 게이트 트렌치의 측벽에만 형성되고 상기 채널 트렌치(CT)의 측벽 및 바닥에는 형성되지 않을 수 있다. 그러나, 상기 게이트 절연막 및 상기 기판 절연층(102)의 조성에 따라 채널 트렌치의 측벽 및 바닥에도 게이트 절연막이 형성될 수도 있음은 자명하다.
도 13a 및 도 13b를 참조하면, 상기 예비 게이트 구조물(500a)의 상부를 제거하여 상기 채널 트렌치(CT)를 매립하고 채널(Ch)과 인접한 게이트 트렌치(GT)의 하부를 부분적으로 매립하는 게이트 구조물(500)을 형성한다.
예를 들면, 상기 게이트 스페이서(210) 및 층간 절연막(410)에 대하여 식각 선택비를 갖고 상기 예비 게이트 도전막 패턴(529)을 부분적으로 제거하는 식각 공정을 수행하여 게이트 트렌치(GT)의 상부영역을 다시 개방시킨다.
이때, 잔류하는 예비 게이트 도전막 패턴(529)이 상기 채널(Ch)을 충분히 둘러쌀 수 있도록 채널(Ch)의 상부로부터 일정한 높이를 갖도록 제거한다. 즉, 상기 예비 게이트 도전막 패턴(529)은 상면이 상기 반도체 접합층(300)의 상면보다 낮고 상기 채널(Ch)의 상면과 인접하게 배치되도록 상부영역을 제거하여 절연보충 홀(H)을 형성한다.
본 실시예의 경우, 상기 예비 게이트 도전막 패턴(529)의 상부는 게이트 스페이서(210)의 표면으로부터 약 20nm 내지 40nm 정도 제거되어 약 20nm 내지 40nm의 깊이를 갖는 절연 보충 홀(H)을 형성할 수 있다.
이에 따라, 상기 예비 게이트 도전막 패턴(529)은 채널(Ch)의 상부를 덮고 돌출두께(a)를 갖는 돌출부(520a) 및 상기 채널(Ch)의 하부를 덮고 돌출두께(a)보다 큰 매립두께(b)를 갖도록 채널 트렌치(CT)를 매립하는 매립부(520b)를 갖는 게이트 구조물(500)로 형성된다. 상기 돌출부(520a)는 상기 절연보충 홀(H)을 통하여 외부로 노출된다.
이때, 필요에 따라 상기 절연보충 홀(H)을 한정하는 게이트 스페이서(210)의 측벽으로부터 상기 게이트 절연막 패턴(510)을 추가적으로 제거할 수 있음은 자명하다.
도 11c에 도시된 바와 같은 확장 트렌치(ET)를 구비하는 기판(100) 에 대하여 도 12a 내지 도 13b를 참조하여 설명한 바와 같은 공정을 수행함으로써 도 2b에 도시된 바와 같은 확장부(525c)를 구비하는 확장 게이트 도전막 패턴(525)을 형성할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 절연보충 홀(H)을 매립하고 상기 층간 절연막 패턴(410)과 동일한 상면을 갖는 보충 절연부(611)를 형성한다.
예를 들면, 상기 층간절연막 패턴(410)의 상면에 상기 절연 보충 홀(H)을 매립하기에 충분한 두께를 갖도록 보충 절연막(미도시)을 형성하고 상기 층간 절연막 패턴(410)의 상면이 노출되도록 상기 보충 절연막을 평탄화시켜 절연 보충 홀(H)을 매립하는 보충 절연부(611)를 형성할 수 있다. 이에 따라, 상기 보충 절연부(611)는 상기 절연 보충 홀(H)의 깊이에 대응하는 약 20nm 내지 40nm의 높이를 갖도록 형성된다.
상기 보충 절연막은 게이트 구조물과의 접착특성이 충분하다면 다양한 절연물질을 포함할 수 있다. 예를 들면, 상기 보충 절연막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 및 이들의 조합으로 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 층간절연막 패턴(410)을 관통하여 상기 반도체 접합층(300)과 접속하는 콘택 구조물(620)을 형성한다.
예를 들면, 상기 층간 절연막 패턴(410), 게이트 스페이서(210) 및 보충 절연부(611)를 덮는 추가 층간 절연막(612)을 형성하고 상기 추가 층간 절연막(612) 및 층간 절연막 패턴(410)을 관통하는 콘택 구조물(620)을 형성한다.
추가 층간절연막(612)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중의 어느 하나를 포함하며, 층간 절연막 패턴(410)과 동일한 물질로 형성될 수도 있다.
특히, 상기 보충 절연부(611)와 상기 추가 층간절연막(612)은 동일한 공정을 통하여 동일한 물질로 형성될 수도 있다. 상기 절연 보충 홀(H)을 매립하는 보충 절연막의 상면을 평탄화하여 상기 층간 절연막 패턴(410)의 상면으로부터 일정한 두께를 갖고 상면이 평탄한 추가 층간 절연막(612)을 형성할 수도 있다. 따라서, 상기 보충 절연부(611)와 상기 추가 층간 절연막(612)은 서로 일체로 형성된다.
상기 콘택 구조물(620)은 추가 층간 절연막(612) 및 상기 층간 절연막 패턴(410)을 관통하는 콘택 홀(618)을 형성하고 상기 콘택 홀(618)을 매립할 정도로 충분한 두께를 갖는 도전막(미도시)을 형성한다. 이어서, 상기 콘택 홀(618)에 의해 노드 분리되어 콘택 홀(618)에만 잔류하도록 상기 도전막을 평탄화 한다. 상기 콘택 구조물(620)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 및 알루미늄(Al)과 같이 도전성이 우수한 저저항 금속물질을 포함한다.
도시되지는 않았지만, 상기 반도체 접합층(300)과 콘택 구조물(620)의 경계면에는 콘택 저항을 저하시키도록 금속 실리사이드층(미도시)을 더 형성할 수도 있다.
이후, 상기 콘택 구조물(620)과 접속하는 배선 구조물이나 도전성 구조물을 상기 추가 층간 절연막(612)의 상부에 형성함으로써 상기 반도체 소자(1000)를 완성한다.
선택적으로, 상기 콘택 구조물(620)은 폭을 증가시켜 콘택 저항을 낮추도록 변형될 수 있다.
도 15c는 본 발명의 다른 실시예에 따라 확장 콘택 구조물을 형성하는 단계를 나타내는 공정 단면도이다.
도 15c에 도시된 바와 같이, 상기 추가 층간 절연막(612) 및 층간 절연막 패턴(410)을 관통하는 상부 콘택 홀(619b) 및 상기 반도체 접합층(300)을 관통하는 하부 콘택 홀(619a)을 구비하는 확장 콘택 홀(619)을 형성한다.
예를 들면, 도 15b에 도시된 콘택 홀(618)을 형성한 후 층간 절연막 패턴(410) 및 추가 층간절연막(612)을 제1 방향(x)을 따라 추가적으로 제거하여 상기 콘택 홀(618) 상부의 폭을 확장한다. 따라서, 반도체 접합층(300)에 형성된 콘택 홀(618)은 하부 폭(wl)을 갖는 하부 콘택 홀(619a)로 형성되고 상기 층간 절연막 패턴(410) 및 추가 층간절연막(612)에 형성된 콘택 홀은 상부 폭(wu)을 갖도록 확장되어 상부 콘택 홀(619b)로 형성된다.
특히, 상기 상부 콘택 홀(619b)을 형성하는 식각공정에 의해 인접한 게이트 스페이서(210)의 상부도 함께 제거하여 게이트 스페이서(210)의 상면도 상부 콘택 홀(619b)을 통하여 노출할 수 있다. 층간 절연막 패턴(410) 및 게이트 스페이서(210)를 동일한 물질로 형성하고 보충 절연부(611)를 층간 절연막 패턴(410) 및 게이트 스페이서(210)와 상이한 물질로 형성함으로써 용이하게 식각 선택비에 의해 상부 콘택 홀(619b)을 게이트 스페이서(210)의 상부까지 연장할 수 있다.
확장 콘택 홀(619)을 도전물질로 매립하여 제1 방향(x)을 따라 상부 폭이 확장되어 게이트 스페이서(210)의 상면을 덮는 확장 콘택 구조물(625)로 형성한다.
상기 하부 콘택 홀(619a)에 매립된 도전막은 하부 폭(wl)을 갖고 상기 반도체 접합층(300)의 내부에 매립되는 하부 콘택(625a)으로 형성되고 상부 콘택 홀(619b)을 매립하는 도전막은 하부 폭(wl)보다 큰 상부 폭(wu)을 갖고 상기 반도체 접합층(300) 및 상기 게이트 스페이서(210)의 상면에 배치되는 상부 콘택(625b)으로 형성된다. 따라서, 상기 확장 콘택 구조물(625)은 반도체 접합층(300)을 관통하는 플러그 구조물인 하부 콘택(625a)과 하부 콘택(625a)과 일체로 제공되고 하부 콘택(625a)보다 확장된 표면적을 갖는 상부 콘택(625b)으로 구성된다.
확장 콘택 구조물(625)은 상기 콘택 구조물(620)과 비교하여 콘택 구조물의 접촉면적을 확장함으로써 콘택 저항을 낮추고 콘택 구조물을 형성하기 위한 공정마진을 높일 수 있다.
본 실시예의 경우, 상기 상부 콘택 홀(619b)을 형성하기 위한 식각공정에 의해 게이트 스페이서(210) 및 게이트 절연막(510)의 상부까지 제거되어 상기 보충 절연부(611)에 의해 상부 콘택 홀(619b)이 한정되는 것을 개시하고 있지만, 상기 게이트 구조물(500)과 인접한 확장 콘택 구조물(625)을 전기적으로 분리할 수만 있다면 상기 보충 절연부(611)의 일부도 함께 제거하여 보충 절연부(611)와 부분적으로 중첩(overlap)되도록 상부 콘택 홀(619b)을 형성할 수 있음은 자명하다.
상술한 바와 같은 본 발명의 일실시예에 의한 반도체 소자의 제조방법에 의하면, 채널의 하부에 배치된 기판 절연층에 채널 트렌치를 형성하고 상기 채널 트렌치를 매립하고 채널을 둘러싸는 게이트 구조물을 배치한다. 이때, 채널의 상부에는 채널을 둘러싸기에 적당한 정도의 게이트 도전막만 잔류시키고 상부를 제거하여 채널의 하부에 배치되는 게이트 도전막 패턴의 두께가 채널의 상부에 배치되는 두께보다 크게 되도록 구성한다.
게이트 도전막 패턴의 상부가 제거되어 형성된 절연보충 홀에 절연물질로 매립하여 보충 절연부를 형성함으로써 게이트 스페이서를 사이에 두고 콘택 구조물과 대칭적으로 배치되는 게이트 구조물의 면적은 축소하고 절연층의 면적을 증가시킬 수 있다. 따라서, 콘택 구조물과 게이트 도전막 패턴 사이의 기생 커패시턴스를 현저하게 감소시킬 수 있다. 특히, 반도체 소자의 사이즈 축소에 따라 게이트 스페이서의 폭이 축소되는 경우에도 콘택 구조물과 게이트 도전막 패턴 사이의 기생 커패시턴스가 증가하는 것을 효과적으로 방지할 수 있다.
뿐만 아니라, 콘택 구조물의 상부와 게이트 구조물의 하부 표면적을 확장하여 반도체 소자의 사이즈 축소에도 불구하고 콘택 저항 및 게이트 구동전압을 안정적으로 유지할 수 있다.
도 16a는 본 발명의 다른 실시예에 의한 반도체 소자를 나타내는 평면도이다. 도 16b 및 도 16c는 도 16a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 절단한 단면도이다. 본 실시예에서 I-I'선은 돌출된 활성영역인 활성 핀(active fin)을 따라 연장하며, II-II'선은 반도체 소자의 게이트 라인을 따라 연장한다. 도 16a 내지 도 16c에 도시된 반도체 소자는 채널이 다수의 나노 와이어로 구성된 것을 제외하고는 도 1a 내지 도 1c에 도시된 반도체 소자와 동일한 구조를 갖는다. 따라서, 도 16a 내지 도 16c에서, 도 1a 내지 도 1c와 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서는 더 이상의 상세한 설명은 생략한다.
도 16a 내지 도 16c를 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자(1001)는 채널 트렌치(CT)를 구비하는 기판 절연층(102) 상에 일정한 간격으로 적층된 다수의 단위 채널로 구성된 채널(Ch)을 포함한다.
본 실시예의 경우, 상기 채널(Ch)은 상기 채널 트렌치(CT)에 걸치도록 기판 절연층(102) 상에 배치되는 최하부 채널(Ch1), 상기 최하부 채널Ch1)로부터 제3 방향(z)을 따라 일정거리만큼 이격되어 최하부 채널(Ch1)과 서로 평행하게 위치하는 중간 채널(Ch2) 및 상기 중간 채널(Ch2)로부터 제3 방향(z)을 따라 일정거리만큼 이격되어 중간 채널(Ch2)과 서로 평행하게 위치하는 최상부 채널(Ch3)을 포함한다. 본 실시예에서는 3개의 단위 채널을 구비하는 채널(Ch)을 예시적으로 개시하지만, 상기 채널은 3개 이상의 단위채널을 갖도록 구성될 수 있음은 자명하다. 이때, 상기 중간 단위채널은 상기 최하부 및 최상부 채널을 제외한 나머지 단위 채널들을 포괄적으로 포함할 수 있다.
상기 최하부 채널(Ch1), 중간 채널(Ch2) 및 최상부 채널(Ch3)은 각각 개별적으로 소스 및 드레인 접합층(310,320)과 연결되어 전자전달 경로를 제공된다. 본 실시예에서 상기 각 단위 채널은 나노 와이어 구조를 가질 수있다.
상기 제3 방향(z)으로 이격된 각 단위채널들의 사이에는 채널간 이격공간이 제공되고 상기 채널간 이격공간은 후술하는 게이트 도전막 패턴(520)으로 매립된다. 이에 따라, 상기 최하부 채널(Ch1), 중간 채널(Ch2) 및 최상부 채널(Ch3)은 각각 게이트 도전막 패턴(520)에 의해 둘러싸이도록 배치되어 상기 채널(Ch)은 게이트 포집형 채널(gate all-around channel, GAA channel)로 형성된다.
상기 채널간 이격공간을 매립하는 게이트 도전막 패턴(520)과 반도체 접합층(300) 사이에는 채널 스페이서(290)가 배치되어 반도체 접합층(300)과 게이트 도전막 패턴(520)을 전기적으로 분리한다.
상기 채널 스페이서(290)는 제3 방향(z)을 따라 서로 인접한 한 쌍의 나노 와이어, 상기 반도체 접합층(300) 및 상기 게이트 도전막 패턴(520)에 의해 한정되는 공간에 배치되어 서로 인접한 단위 채널들, 반도체 접합층(300) 및 게이트 도전막 패턴(520)을 서로 전기적으로 분리한다.
상기 게이트 구조물(500)은 각 단위 채널을 둘러싸는 게이트 절연막(510) 및 제1 및 제2 하부 게이트 공간(GS1, GS2)과 상기 채널간 이격공간을 매립하고 상기 게이트 절연막(510)을 덮는 게이트 도전막 패턴(520)을 포함하고 상기 제2 방향(y)을 따라 연장하는 라인형상으로 제공된다.
특히, 상기 게이트 도전막 패턴(520)의 하부는 채널 트렌치(CT)에 매립되어 부분적으로 상기 기판 절연층(102)의 내부에 배치되고 게이트 도전막 패턴(520)의 상부는 상기 최상부 채널(Ch3)과 인접하게 배치되어 게이트 도전막 패턴(520)의 상면은 반도체 접합층(300)의 상면보다 낮게 배치된다. 이에 따라, 상기 게이트 도전막 패턴(520)은 상기 최상부 채널(Ch3)의 상부로부터 돌출하여 최상부 채널(Ch3)의 상면을 덮는 돌출부(520a)와 최하부 채널(Ch1)의 하면을 덮고 하방으로 연장하여 상기 채널 트렌치(CT)를 매립하는 매립부(520b)를 구비한다.
이때, 상기 매립부(520b)의 매립두께(b)는 상기 돌출부(520a)의 돌출두께(a)보다 크게 구성하여 상기 게이트 도전막 패턴(520)은 기판 절연층(102)에 부분적으로 삽입되도록 배치된다.
상기 돌출부(520a)와 반도체 접합층(300)사이에는 게이트 스페이서(210)가 배치되어 서로 전기적으로 분리되고 채널간 이격공간에 배치된 게이트 도전막 패턴(520)은 채널 스페이서(290)에 의해 상기 반도체 접합층(300)으로부터 절연된다. 본 실시예의 경우, 상기 채널 스페이서(290)는 상기 게이트 스페이서(210)와 상기 각 나노 와이어에 대하여 수직한 방향을 따라 서로 오버랩 되도록 배치된다. 따라서, 게이트 스페이서(210)와 채널 스페이서(290)는 서로 동일한 폭을 갖는다. 상기 매립부(520b)는 기판 절연층에 의해 외부와 전기적으로 절연된다.
게이트 도전막 패턴(520)의 상부에는 보충 절연부(611)가 구비되어 게이트 도전막 패턴(520)을 외부로부터 전기적으로 절연하고 후속공정으로부터 상기 게이트 도전막 패턴(520)을 보호한다. 이때, 보충 절연부(611)는 게이트 스페이서(210)와 동일한 상면을 갖도록 구성된다.
따라서, 상기 게이트 스페이서(210)는 도전체인 돌출부(520a)보다 절연체인 보충 절연부(611)와의 접촉면적이 확장되어, 게이트 스페이서(210)를 사이에 두고 대칭적으로 배치된 콘택 구조물(620)과 게이트 구조물(500) 사이의 기생 커패시턴스를 최소화할 수 있다. 즉, 상기 콘택 구조물(620)과 게이트 도전막 패턴(520) 사이의 기생 커패시턴스는 콘택 구조물(620)과 돌출부(520a) 사이에서만 형성되어 게이트 스페이서(210)의 폭(Wgs)이 축소된다 할지라도 콘택 구조물(620)과 게이트 도전막 패턴(520) 사이의 커패시턴스 증가를 충분하게 방지할 수 있다.
뿐만 아니라, 상기 매립부(520b)의 매립두께(b)를 돌출부(520a)의 돌출두께(a)보다 크도록 구성한다. 상기 채널(Ch)의 상부에는 상기 최상부 채널(Ch3)을 충분히 둘러쌀 수 있을 정도의 게이트 도전물질만 잔류하도록 게이트 도전막 패턴(520)의 돌출부(520a) 두께를 최소화하고, 최하부 채널(Ch1)의 하부에는 최상부 채널(Ch3)의 상부에서 제거된 게이트 도전물질에 의해 손상된 게이트 전극특성을 보상할 수 있을 정도로 게이트 도전물질을 보충하여 상기 매립부(520b)를 제공한다.
따라서, 상기 매립부(520b)의 두께(b)는 돌출부(520a)의 두께(a)보다 크게 구성되어 상기 채널(Ch)을 기준으로 상기 게이트 구조물(500)은 역전(reverse)된 구조를 갖게 된다.
이에 따라, 상기 게이트 스페이서(210)는 도전층인 게이트 도전막 패턴(520)과의 접촉면적은 최소화하고 절연층인 보충 절연부(611)와의 접촉면적은 증가시켜 콘택 구조물(620)과 게이트 구조물(500) 사이의 기생 커패시턴스를 최소화 시킬 수 있다.
또한, 상기 콘택 구조물(620) 및 게이트 도전막 패턴(520)의 폭을 증가시킴으로써 콘택 저항 및 게이트 저항을 개선할 수 있다.
상기 게이트 스페이서(210)에 대하여 상기 콘택 구조물(620)과 대칭적으로 배치되는 영역에는 게이트 도전막 패턴(520)이 아니라 보충 절연부(611)가 배치되므로 제1 방향(x)을 따라 콘택 구조물(620)을 게이트 스페이서(210) 영역까지 확장함으로써 콘택 구조물(620)의 단면적을 확장할 수 있다. 이에 따라, 상기 콘택 구조물(620)의 저항을 낮출 수 있다. 뿐만 아니라, 상기 콘택 구조물(620)을 형성하기 위한 공정의 공정마진을 높일 수 있는 장점도 있다.
마찬가지로, 상기 기판 절연층(102)에 부분적으로 삽입된 게이트 도전막 패턴(520)의 하부 표면적을 확장하여 게이트 구동전압을 낮출 수 있다.
도 17a는 도 16a에 도시된 반도체 소자의 변형 실시예를 나타내는 평면도이다. 도 17b 및 도 17c는 도 17a에 도시된 반도체 소자를 I-I' 선 및 II-II'선을 따라 절단한 단면도이다.
도 17a 내지 도 17c에 도시된 바와 같이, 상기 게이트 구조물(500)은 하부가 확장된 확장 게이트 도전막 패턴(525)을 포함한다. 상기 확장 게이트 도전막 패턴(525)은 상기 채널(Ch)의 상부를 덮는 돌출부(525a), 상기 채널(Ch)의 하부를 덮고 상기 채널 트렌치(CT)를 매립하는 매립부(525b) 및 상기 매립부(525b)의 하부에 배치되고 상기 채널 트렌치(CT)의 폭이 상기 제1 방향(x)을 따라 확장된 확장 트렌치(ET)를 매립하는 확장부(525c)를 구비한다.
상기 채널 트렌치(CT)를 형성하는 식각공정이 진행되는 동안 기판 절연층(102)의 하부에 대한 과식각을 허용하여 상기 제1 방향(x)을 따라 채널 트렌치(CT)의 폭인 제1 폭(w1)보다 큰 제2 폭(w2)을 갖는 확장 트렌치(ET)를 형성한다. 상기 돌출부(525a), 매립부(525b) 및 확장부(525c)는 도 2b에 도시된 돌출부(520a), 매립부(520b)와 동일한 구조를 가지므로 더 이상의 상세한 설명은 생략한다.
따라서, 상기 확장부(525c)의 표면적 증가만큼 게이트 커패시턴스가 증가되어 게이트 구동전압을 저하시킬 수 있다. 상기 돌출부(525a) 및 매립부(525b)의 선폭이 축소된다 할지라도 기판 절연층(102)에 매립되는 상기 확장부(525c)의 표면적을 증가시킴으로써 상기 게이트 도전막 패턴(525)의 전체적인 커패시턴스 감소를 방지할 수 있다. 이에 따라, 게이트 선폭의 축소에도 불구하고 게이트 구동전압의 증가를 효과적으로 방지할 수 있다.
또한, 상기 콘택 구조물(620)은 하부 폭(wl)을 갖고 상기 반도체 접합층(300)의 내부에 매립되는 하부 콘택(625a) 및 상기 하부 콘택(625a)과 일체로 구비되고 상기 하부 폭(wl)보다 큰 상부 폭(wu)을 갖고 상기 반도체 접합층(300) 및 상기 게이트 스페이서(210)의 상면에 배치되는 상부 콘택(625b)을 구비하는 확장 콘택 구조물(625)로 변형된다.
상기 하부 콘택(625a) 및 상부 콘택(625b)은 도 2b에 도시된 상부콘택 및 하부 콘택과 실질적으로 동일한 구조를 가지므로 더 이상의 상세한 설명은 생략한다.
이에 따라, 콘택 구조물(625)의 폭을 확장함으로써 콘택 저항을 낮추고 콘택 구조물을 형성하기 위한 공정마진을 높일 수 있다.
따라서, 다수의 나노 와이어를 구비하는 경우에도 상기 나노 와이어들을 둘러싸는 게이트 구조물의 하부는 기판 절연층에 부분적으로 매립하고 최상위 나노 와이어의 상부로 돌출하는 게이트 구조물의 두께를 최소화할 수 있다. 이에 따라, 게이트 스페이서를 사이에 두고 콘택 구조물과 게이트 구조물 사이에 발생하는 기생 커패시턴스를 최소화하고, 반도체 소자의 사이즈 축소에 따라 게이트 스페이서의 축소되는 경우에도 콘택 구조물과 게이트 구조물 사이의 커패시턴스 증가를 효과적으로 방지할 수 있다.
도 18a 내지 도 32b는 도 16a 내지 도 16c에 도시된 반도체 소자를 제조하는 방법을 나타내는 공정도면들이다. 도 18a 내지 도 32b에서, 첨자 a는 각 공정단계의 평면도이며 첨자 b는 각 공정단계에서 도 16a의 I-I' 방향을 따라 절단한 단면도이다.
도 18a 및 도 18b를 참조하면, 기판 절연층(102)을 구비하는 반도체 기판(100) 상에 희생막(104)과 추가 반도체 층(105)을 형성한다.
상기 반도체 기판(100)은 실리콘 기판으로 구성된 베이스 몸체(101)의 상면에 기판 절연층(102)을 형성하고 상기 기판 절연층(102)을 덮는 반도체 층(103)을 구비하는 실리콘 온 인슐레이터(silicon on insulator, SOI)기판으로 이용될 수 있다. 상기 반도체 기판(100)은 도 3a 및 도 3b에 도시된 반도체 기판(100)과 실질적으로 동일한 구조를 갖고 가지므로 더 이상의 상세한 설명은 생략한다.
상기 반도체 층(103)의 상면에 상기 희생막(104)과 추가 반도체 층(105)을 교호적으로 적층한다. 이에 따라, 상기 반도체 층(103) 상에 제1 희생막(104a)이 형성되고 상기 제1 희생막(104a) 상에 제1 추가 반도체 층(105a)이 형성된다. 제1 추가 반도체 층(105a) 상에 제2 희생막(104b)이 형성되고 상기 제2 희생막(104b)상에 제2 추가 반도체 층(105a)이 형성된다. 제2 추가 반도체 층(105a) 상에 제3 희생막(104c)이 형성된다.
예를 들면, 상기 희생막(104)이나 추가 반도체 층(105)은 물리기상증착공정이나 화학기상증착공정에 의해 형성될 수 있다. 상기 희생막(104)은 실리콘게르마늄(SiGe)이나 인화인듐(InP)을 포함하고 상기 추가 반도체 층(105)은 상기 반도체 층(103)과 같이 단결정 실리콘(Si)으로 구성된다. 그러나, 상기 추가 반도체 층(105)은 상기 희생막(104)에 대하여 식각 선택비를 갖고 후속공정에 의해 상기 반도체 소자(1001)의 채널로 기능할 수 있다면 다양한 반도체 물질로 구성될 수 있다. 예를 들면, 상기 추가 반도체 층(105)은 III-V족 화합물 반도체로 구성될 수 있음은 자명하다.
상기 반도체 층(103) 및 추가 반도체 층(105)은 후속공정에 의해 개별적으로 반도체 소자(1001)의 채널(Ch)을 구성하는 단위 채널로 형성되므로 형성하고자 하는 단위 채널의 개수만큼 상기 추가 반도체 층(105)을 적층한다. 본 실시예의 경우, 3개의 단위 채널로 구성되는 채널(Ch)을 개시하므로, 상기 기판(100) 상에 제1 및 제2 추가 반도체 층(105a, 105b)을 형성하는 것으로 충분하다.
도 19a 및 도 19b를 참조하면, 도 4a 및 도 4b에 도시된 바와 같은 공정을 수행하여 상기 기판 절연층(102)으로부터 제1 방향(x)을 따라 연장하도록 돌출하고 다수의 반도체 층 패턴(107a 재지 107c) 및 희생막 패턴(106a 내지 106c)이 교호적으로 적층된 활성영역인 적층 활성 핀(stacked active fin, 112)을 형성한다.
이에 따라, 기판 절연층(102) 상에 형성된 상기 반도체 층(103)은 제1 반도체층 패턴(107a)으로 형성되고 상기 제1 및 제2 추가 반도체 층(10a,105b)은 각각 제2 및 제3 반도체 층 패턴(107b,107c)으로 형성된다. 또한, 상기 제1 내지 제3 희생막(104a,104b,104c)은 각각 제1 내지 제3 희생막 패턴(106a,106b,106c)으로 형성된다. 상기 제1 내지 제3 반도체 층 패턴(107a, 107b,107c)의 사이에 제1 내지 제3 희생막 패턴(106a 내지 106c)이 형성되어 상기 반도체 층 패턴(107a 내지 107c) 및 상기 희생막 패턴(106a 내지 106c)이 서로 교호적으로 배치된다.
도 20a 내지 도 22b를 참조하면, 상기 적층 활성 핀(112)이 형성된 반도체 기판(100)을 덮는 더미 게이트 막(120a)을 형성하고 상기 더미 게이트 막(120a)의 상면에 제2 방향(y)을 따라 연장하는 라인형상의 더미 마스크 패턴(M)을 형성한다. 상기 더미 마스크 패턴(M)을 식각 마스크로 이용하여 상기 더미 게이트 막(120a)을 부분적으로 제거하여 제2 방향(y)을 따라 연장하는 더미 게이트 라인(120)을 형성하고, 상기 더미 게이트 라인(120)의 측부에 제2 방향(y)을 따라 라인형상으로 연장하는 게이트 스페이서(210)를 형성한다.
이에 따라, 상기 더미 게이트 라인(120) 및 상기 게이트 스페이서(210)는 상기 제2 방향(y)을 따라 연장되어 상기 적층 활성 핀(112)의 최상위 패턴인 제3 희생막 패턴(106c)을 부분적으로 덮도록 형성된다.
상기 더미 게이트 막(120a), 더미 게이트 라인(120) 및 게이트 스페이서(210)는 도 5a 내지 도 7b를 참조하여 설명한 공정과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
이어서, 도 8a 및 도 8b에 도시된 바와 같은 공정을 수행하여 노출된 상기 적층 활성 핀(112)의 양 단부를 시드로 이용한 에피택시얼(epitaxial) 공정을 수행하여 단결정막을 성장시킨다. 이에 따라, 도 23a 및 도 24b에 도시된 바와 같이 상기 적층 활성 핀(112)의 양 단부에 적층 활성 핀(112)으로부터 상면을 따라 성장하여 게이트 스페이서(210)의 측면과 접촉하는 반도체 층을(300) 형성한다. 이어서, 상기 반도체 소자(1001)의 구성에 따라 n 타입 또는 p 타입을 선택적으로 주입한다.
본 실시예의 경우, 상기 소스 및 드레인 접합층(310,320)은 에피택시얼 공정에 의해 기판 절연층(102)의 상면으로 성장하는 융기형 소스/드레인 구조(elevated source/drain structure)를 가지므로 불순물을 적층 활성 핀(112)과 인접한 영역까지 주입하여 접합층의 깊이를 상기 채널(Ch)과 인접하게 형성할 수 있다.
이어서, 도 24a 내지 도 25b에 도시된 바와 같이, 상기 반도체 접합층(300)을 덮고 상기 게이트 스페이서(210) 및 상기 더미 게이트 라인(120)과 동일한 상면을 갖는 층간 절연막 패턴(410)을 형성한다. 이에 따라, 상기 층간 절연막 패턴(410)에 의해 상기 반도체 접합층(300)은 덮이고, 게이트 스페이서(210) 및 더미 게이트 라인(120)은 층간 절연막 패턴(410)을 통하여 노출된다. 이어서, 노출된 상기 더미 게이트 라인(120)을 제거하여 상기 적층 활성핀(112)을 노출하는 게이트 트렌치(GT)를 형성한다.
상기 층간 절연막 패턴(410) 및 게이트 트렌치(GT)를 형성하는 공정은 도 9a 내지 도 10b를 참조하여 설명한 공정과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
상기 게이트 트렌치(GT)는 제2 방향(y)을 따라 연장하는 한 쌍의 게이트 스페이서(210)에 의해 한정되는 제1 게이트 공간(GS1)을 구비하고 상기 적층 활성 핀(112)은 상기 게이트 트렌치(GT)를 통하여 외부로 노출된다.
도 26a 및 도 26b를 참조하면, 노출된 상기 활성 핀(112)으로부터 상기 희생막 패턴(106)을 부분적으로 제거하여 상기 게이트 트렌치(GT)와 연결되는 채널간 트렌치(inter-channel trench, IT) 및 상기 게이트 스페이서(210)에 대응하여 상기 반도체 층 패턴(107) 상에 잔류하여 상기 채널간 트렌치(IT)를 한정하는 잔류 희생막 패턴(290a)을 형성한다.
상기 희생막 패턴(106)은 반도체 층 패턴(107)에 대하여 선택비를 갖는 습식 식각 또는 건식 식각 공정을 이용하여 제거할 수 있다.
상기 희생막 패턴(106)이 실리콘 게르마늄(SiGe)으로 이루어지고, 상기 반도체 층 패턴(107)이 실리콘(Si)으로 이루어지는 경우, 실리콘(Si)에 대한 실리콘 게르마늄(SiGe)의 선택적 식각 속도가 충분히 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액이나 과초산(peracetic acid)을 포함하는 식각액을 이용하는 습식식각을 이용할 수 있다.
이때, 상기 희생막 패턴(106)은 게이트 스페이서(210)를 식각 마스크로 이용하는 이방성 식각공정에 의해 제거되므로, 상기 희생막 패턴(106)은 상기 게이트 트렌치(GT)의 형상을 따라 제거되어 제1 게이트 공간(GS1)과 연통하는 채널간 이격공간(ICS)으로 형성되고 수직방향을 따라 게이트 스페이서(210)와 오버랩 되는 희생막 패턴(106)은 상기 식각공정에 의해 제거되지 않고 잔류하게 된다. 즉, 상기 희생막 패턴(106)은 상기 채널간 이격공간(ICS)을 한정하고 상기 반도체 층 패턴 사이에서 상기 반도체 접합층(300)과 접촉하는 잔류 희생막 패턴(290a)으로 형성된다.
도 27a 및 도 27b를 참조하면, 상기 잔류 희생막 패턴(290a)을 채널 스페이서(channel spacer,290)로 형성하여 상기 반도체 층 패턴(107)을 상기 채널간 이격공간(ICS)에 의해 이격되고 상기 게이트 트렌치(GT)를 가로질러 상기 채널 스페이서(290)와 접촉하는 채널(Ch)로 형성한다.
예를 들면, 상기 잔류 희생막 패턴(290a)을 구비하는 기판(100)에 대하여 일정시간 산화공정을 수행하여 실리콘 게르마늄(SiGe)을 산화시킨다. 이에 따라, 실리콘 게르마늄 산화물로 구성된 채널 스페이서(290)을 형성한다. 실리콘 게르마늄(SiGe)으로 구성된 희생막 패턴(290a)에 대한 산화는 실리콘(Si)으로 구성된 반도체 층 패턴(107)과 비교하여 훨씬 빠르게 진행되어 반도체 층 패턴(107)에 대한 표면 산화막은 훨씬 얇게 형성된다.
이에 따라, 상기 반도체 층 패턴(107a, 107b, 107c)은 상기 채널간 이격공간(ICS)에 의해 이격되고 게이트 트렌치(GT)를 가로질러 상기 채널 스페이서(290)와 접촉하는 다수의 단위채널(Ch1,Ch2,Ch3)로 형성된다. 즉, 상기 반도체 층 패턴(107)은 상기 게이트 트렌치(GT)를 가로질러 반도체 접합층(300)과 연결되는 채널(Ch)로 형성되고, 상기 채널간 트렌치(IT)는 상기 채널 스페이스(290)에 의해 반도체 접합층(300)과 분리된다.
도 28a 및 도 28b를 참조하면, 상기 게이트 트렌치(GT) 및 채널간 트렌치(IT)를 통하여 노출되는 상기 기판 절연층(102)을 부분적으로 제거하여 상기 게이트 트렌치(GT) 및 채널간 트렌치(IT)와 연결되고 바닥면이 상기 채널(Ch)과 이격되는 채널 트렌치(CT)를 형성한다.
예를 들면, 상기 게이트 트렌치(GT) 및 채널간 트렌치(IT)를 통하여 노출된 상기 기판 절연층(102)을 상기 채널(Ch), 상기 게이트 스페이서(210) 및 상기 채널 스페이서(290)에 대하여 식각 선택비를 갖는 이방성 식각 공정을 수행하여 제거한다.
이에 따라, 상기 게이트 트렌치(GT) 및 채널간 트렌치(IT)와 동일한 폭을 갖고 제2 방향(y)을 따라 연장하며 상기 제1 게이트 공간(GS1) 및 채널간 이격공간(ICS)과 연통하는 제2 게이트 공간(GS2)을 갖는 채널 트렌치(CT)가 형성되고, 상기 채널(Ch)은 게이트 도전막으로 둘러싸이는 게이트 포집형 채널(gate all-around channel, GAA channel)로 형성된다.
본 실시예의 경우, 상기 반도체 층 패턴(107)은 나노 와이어 구조를 갖도록 제공되어 상기 단위 채널들(Ch1 내지 Ch3)은 각각 제1 방향(x)을 따라 게이트 트렌치(GT), 채널간 트렌치(IT) 및 채널 트렌치(CT)를 가로지르는 나노 와이어 채널로 형성된다. 이때, 상기 채널 트렌치는 상기 단위 채널(Ch1 내지 Ch3)의 폭과 동일한 높이를 갖도록 형성할 수 있다.
상기 채널 트렌치(CT)를 형성하는 것은 도 11a 및 도 11b에 도시된 공정과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
도시되지는 않았지만, 도 11c에 도시된 바와 같은 공정으로 도 28b에 도시된 채널 트렌치(CT) 폭을 제1 방향(x)을 따라 확장하여 확장 트렌치를 더 형성할 수도 있다. 상기 확장 트렌치를 후술하는 바와 같은 게이트 도전막으로 매립하여 도 17b에 도시된 바와 같은 확장 게이트 도전막 패턴(525)의 확장부(525c)를 형성할 수 있다.
도 29a 및 도 29b를 참조하면, 도 12a 및 도 12b에 도시된 바와 같은 공정에 의해 상기 채널 트렌치(CT), 채널간 트렌치(IT) 및 게이트 트렌치(GT)를 매립하고 상기 단위 채널들(Ch1 내지 Ch3)들을 각각 둘러싸는 예비 게이트 구조물(500a)을 형성한다.
예를 들면, 상기 게이트 스페이서(210) 및 채널 스페이서(290)의 측벽과 상기 층간 절연막 패턴(410) 및 상기 게이트 스페이서(210)의 상면을 덮고 상기 단위 채널(Ch1 내지 Ch3)들을 개별적으로 둘러싸는 게이트 절연막(미도시) 및 상기 게이트 절연막 상에 상기 게이트 트렌치(GT), 상기 채널간 트렌치(IT) 및 상기 채널 트렌치(CT)를 매립하여 상기 각 단위 채널(Ch1 내지 Ch3)을 둘러싸는 게이트 도전막(미도시)을 평탄화하여 상기 게이트 트렌치(GT) 단위로 노드 분리된 게이트 절연막 패턴(510) 및 예비 게이트 도전막 패턴(529)을 형성한다.
본 실시예의 경우, 상기 게이트 스페이서(210)는 실리콘 질화물로 구성되는 반면, 상기 채널 스페이서(290)는 실리콘 게르마늄 산화물을 포함하고 상기 기판 절연층(102)은 실리콘 산화물을 포함하여, 실리콘 산화물로 구성되는 상기 게이트 절연막(510)은 상기 채널(Ch)의 표면과 게이트 트렌치(GT)의 측벽을 구성하는 게이트 스페이서(210)의 표면에 집중적으로 형성될 수 있다.
도 30a 및 도 30b를 참조하면, 상기 예비 게이트 구조물(500a)의 상부를 제거하여 상기 각 단위 채널(Ch1 내지 Ch3)들을 둘러싸고 상기 채널(Ch)의 상부에 배치되는 돌출부(520a)의 돌출두께(a)가 상기 채널(Ch)의 하부에 배치되어 상기 채널 트렌치(CT)로 매립되는 매립부(520b)의 매립두께(b)보다 작은 게이트 구조물(500)을 형성한다.
예를 들면, 상기 게이트 스페이서(210) 및 층간 절연막(410)에 대하여 식각 선택비를 갖고 상기 예비 게이트 도전막 패턴(529)을 부분적으로 제거하는 식각 공정을 수행하여 게이트 트렌치(GT)의 상부영역을 다시 개방시킨다.
이때, 잔류하는 예비 게이트 도전막 패턴(529)이 최상부 단위 채널(Ch3)을 충분히 둘러쌀 수 있도록 최상부 단위채널(Ch3)의 상부로부터 일정한 높이를 갖도록 제거한다. 즉, 상기 예비 게이트 도전막 패턴(529)은 상면이 상기 반도체 접합층(300)의 상면보다 낮고 상기 최상부 단위 채널(Ch3)의 상면과 인접하게 배치되도록 상부 영역을 제거하여 절연보충 홀(H)을 형성한다.
이에 따라, 상기 예비 게이트 도전막 패턴(529)은 상기 채널 트렌치(CT)를 매립두께(b)를 갖고 매립하는 매립부(520b)와 상기 최상부 단위채널(Ch3)의 상부로부터 돌출높이(a)까지 돌출하는 돌출부(520a)를 갖는 게이트 도전막 패턴(520)으로 형성된다. 상기 돌출부(520a)와 매립부(520b)는 상기 채널간 이격공간(ICS)을 매립하도록 일체로 연결되어 게이트 도전막 패턴(520)을 구성하고 각 단위 채널(Ch1 내지 Ch3)을 둘러싸도록 형성된다.
도 31a 및 도 31b를 참조하면, 상기 절연보충 홀(H)을 매립하고 상기 층간 절연막 패턴(410)과 동일한 상면을 갖는 보충 절연부(611)를 형성한다. 상기 보충 절연부(611)는 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 및 이들의 조합으로 형성될 수 있다. 상기 보충 절연부(611)는 도 14a 및 도 14b에 도시된 공정과 실질적으로 동일한 공정에 의해 형성할 수 있으므로 더 이상의 상세한 설명은 생략한다.
도 32a 및 도 32b를 참조하면, 도 15a 및 도 15b에 도시된 공정과 동일한 공정을 수행하여 상기 층간절연막 패턴(410)을 관통하여 상기 반도체 접합층(300)과 접속하는 콘택 구조물(620)을 형성한다. 상기 콘택 구조물(620)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 및 알루미늄(Al)과 같이 도전성이 우수한 저저항 금속물질을 포함한다. 도시되지는 않았지만, 상기 반도체 접합층(300)과 콘택 구조물(620)의 경계면에는 콘택 저항을 저하시키도록 금속 실리사이드층(미도시)을 더 형성할 수도 있다.
이후, 상기 콘택 구조물(620)과 접속하는 배선 구조물이나 도전성 구조물을 상기 추가 층간 절연막(612)의 상부에 형성함으로써 상기 반도체 소자(1001)를 완성한다.
선택적으로, 상기 콘택 구조물(620)의 폭을 증가시켜 콘택 저항을 낮추도록 변형될 수 있다.
도 32c는 본 발명의 다른 실시예에 따라 확장 콘택 구조물을 형성하는 단계를 나타내는 공정 단면도이다.
도 32c에 도시된 바와 같이, 상기 추가 층간 절연막(612) 및 층간 절연막 패턴(410)을 관통하는 상부 콘택 홀(619b) 및 상기 반도체 접합층(300)을 관통하는 하부 콘택 홀(619a)을 구비하는 확장 콘택 홀(619)을 형성하고, 상기 확장 콘택 홀(619)을 도전물질로 매립하여 제1 방향(x)을 따라 상부 폭이 확장되어 게이트 스페이서(210)의 상면을 덮는 확장 콘택 구조물(625)을 형성한다.
상기 확장 콘택 구조물(625)은 반도체 접합층(300)을 관통하는 플러그 구조물인 하부 콘택(625a)과 하부 콘택(625a)과 일체로 제공되고 하부 콘택(625a)보다 확장된 표면적을 갖는 상부 콘택(625b)으로 구성된다.
확장 콘택 구조물(625)은 상기 콘택 구조물(620)과 비교하여 콘택 구조물의 접촉면적을 확장함으로써 콘택 저항을 낮추고 콘택 구조물을 형성하기 위한 공정마진을 높일 수 있다.
상기 확장 콘택 구조물(625)을 형성하는 공정과 조성은 도 15c에 도시된 확장 콘택 구조물의 제조공정 및 조성과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
상술한 바와 같은 본 발명의 일실시예에 의한 반도체 소자 및 이의 제조방법에 의하면, 다수의 나노 와이어 채널들이 채널 트렌치를 구비하는 기판 절연층의 상부에 적층되고 게이트 구조물은 상기 채널 트렌치를 매립하고 각 나노 와이어 채널들을 둘러싸도록 형성된다. 이때, 최상부 나노 와이어 채널의 상부에는 최상부 나노 와이어 채널을 둘러싸기에 적당한 정도의 게이트 도전막만 잔류시키고 상부를 제거하여 최하부 채널의 하부에 매립되는 게이트 도전막 패턴의 매립두께가 최상부 채널 상부의 돌출두께보다 크게 되도록 형성한다.
게이트 도전막 패턴의 상부가 제거되어 형성된 절연보충 홀에 절연물질로 매립하여 보충 절연부를 형성함으로써 게이트 스페이서를 사이에 두고 콘택 구조물과 대칭적으로 배치되는 게이트 구조물의 면적은 축소하고 절연층의 면적을 증가시킬 수 있다. 따라서, 콘택 구조물과 게이트 도전막 패턴 사이의 기생 커패시턴스를 현저하게 감소시킬 수 있다.
도 1a 내지 도 32c를 참조하여 상술한 본 발명의 예시적 실시예들에 의한 반도체 소자들은 디지탈 회로 또는 아날로그 회로를 구성하는 트랜지스터를 구성할 수 있다. 또한, 본 발명의 예시적 실시예들에 의한 반도체 소자들은 고전압 트랜지스터 또는 저전압 트랜지스터로서 사용될 수 있다.
예를 들면, 본 발명의 예시적 실시예들에 의한 반도체 소자들은 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자 또는 EEPROM(electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터를 구성할 수 있다.
또한, 본 발명의 기술적 사상에 의한 반도체 소자들은 10 V 이상의 동작 전압, 예를 들면 20 ∼ 30V의 동작 전압을 요구하는 LCD (liquid crystal display)용 IC 장치, 또는 100 V의 동작 전압을 요구하는 PDP (plasma display panel)에 이용되는 집적회로(integrated circuit, IC) 칩 등에 포함되는 트랜지스터를 구성할 수 있다.
도 33은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 디스플레이 장치의 구성도이다.
도 33을 참조하면, 본 발명의 일실시예에 의한 디스플레이 장치(2000)는 디스플레이 구동 집적회로 (display driver IC: DDI)(2100) 및 상기 DDI(2100)와 연결되어 이미지 신호를 처리하는 중앙처리장치(main processing unit, MPU, 2200) 및 상기 DDI(2100)에 의해 구동되어 상기 이미지를 표시하는 디스플레이 패널(2300)을 포함한다.
상기 DDI(2100)는 제어부(controller)(2110), 파워 공급 회로부 (power supply circuit)(2120), 드라이버 블록 (driver block)(2130) 및 메모리 블록 (memory block)(2140)을 포함한다.
상기 제어부(2110)는 중앙 처리 장치 (main processing unit: MPU)(2200)로부터 인가되는 명령을 수신하여 디코딩하고 상기 명령에 따른 동작을 구현하기 위해 DDI(2100)의 각 블록들을 제어한다. 파워 공급 회로부(2120)는 제어부(2110)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(2130)은 제어부(2110)의 제어에 응답하여 파워 공급 회로부(2120)에서 생성된 구동 전압을 이용하여 디스플레이 패널(2300)을 구동한다. 디스플레이 패널(2300)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다.
메모리 블록(2140)은 제어부(2110)로 입력되는 명령 또는 제어부(2110)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, 랜덤 액세스 메모리(random access memory, RAM)이나 읽기전용 메모리(read only memory, ROM)와 같은 다양한 메모리 소자를 구비할 수 있다.
이때, 상기 파워 공급 회로부(2120), 드라이버 블록(2130) 및 메모리 블록(2140)은 도 1a 및 내지 도 32c를 참조하여 상술한 본 발명의 예시적인 실시예들에 의한 반도체 소자를 포함할 수 있다.
디스플레이 장치(2000)의 경박 단소 경향에 따라 상기 DDI(2100)의 사이즈는 축소되고 실장밀도는 증가하여 파워공급 회로부(2120), 드라이버 블록(2130) 및 메모리 블록(2140)의 점유면적이 축소되고 이에 따라 개별적인 반도체 소자의 선폭이 축소된다 할지라도 본 발명의 실시예들에 의한 반도체 소자의 콘택 구조물과 게이트 도전막 패턴 사이의 기생 커패시턴스 증가는 효과적으로 방지된다. 이에 따라, 점유면적의 축소에도 불구하고 반도체 소자의 동작 안정성을 보장할 수 있다.
뿐만 아니라, 콘택 구조물의 상부와 게이트 구조물의 하부 표면적을 확장하여 반도체 소자의 사이즈 축소에도 불구하고 콘택 저항 및 게이트 구동전압을 안정적으로 유지할 수 있다.
도 34는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS SRAM 소자의 회로도이다.
도 34를 참조하면, 상기 CMOS SRAM 소자(3000)는 한 쌍의 구동 트랜지스터(3100)를 포함한다. 상기 한 쌍의 구동 트랜지스터(3100)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(3110) 및 NMOS 트랜지스터(3120)로 이루어진다. 상기 CMOS SRAM 소자(3000)는 한 쌍의 전송 트랜지스터(3130)를 더 포함한다. 상기 구동 트랜지스터(3100)를 구성하는 PMOS 트랜지스터(3110) 및 NMOS 트랜지스터(3120)의 공통 노드에 상기 전송 트랜지스터(3130)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(3110)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(3120)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(3130)의 게이트에는 워드 라인(WL)이 연결되고 한 쌍의 전송 트랜지스터(3130) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(3000)의 구동 트랜지스터(3100) 및 전송 트랜지스터(3130) 중 적어도 하나는 본 발명의 일실시예에 의한 반도체 소자를 적어도 하나 포함할 수 있다.
반도체 소자의 사이즈 축소에도 불구하고 기생 커패시턴스를 방지함으로써 동작 안정성을 현저하게 높일 수 있으므로 동작 안정성을 훼손하지 않으면서 상기 CMOS SRAM 소자(3000)의 사이즈를 효과적으로 줄일 수 있다.
도 35는 본 발명의 일실시예에 의한 반도체 소자를 구비하는 CMOS NAND 장치의 회로도이다.
도 35를 참조하면, CMOS NAND 장치(4000)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 장치(4000)는 도 1a 내지 도 32c를 참조하여 상술한 본 발명의 일실시예에 의한 반도체 소자를 PMOS 트랜지스터 및 NMOS 트랜지스터로 이용할 수 있다.
이에 따라, 상기 CMOS NAND 장치(4000)의 게이트-콘택간 커패시턴스의 증가를 억제하면서 효과적으로 사이즈를 줄일 수 있다. 이에 따라, CMOS NAND 장치(4000)의 동작 안정성을 훼손하지 않으면서 메모리 용량을 현저하게 높일 수 있다.
도 36은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 메모리 장치의 구성도이다.
도 36을 참조하면, 상기 메모리 장치(5000)는 메모리 유닛(5100) 및 상기 메모리 유닛(5100)의 동작을 제어하는 메모리 콘트롤러(5200)를 포함한다. 상기 메모리 콘트롤러(5200)는 외부 호스트(5300)의 요청에 응답하여 상기 메모리 유닛(5100)으로부터의 데이타 독출 및/또는 상기 메모리 유닛(5100)으로의 데이타 기입을 위하여 상기 메모리 유닛(5100)을 제어한다.
상기 메모리 유닛(5100) 및 메모리 콘트롤러(5200)를 구성하는 반도체 소자는 도 1a 내지 32c를 참조하여 상술한 반도체 소자로 구성될 수 있다.
본 발명에 의한 반도체 소자는 축소된 게이트 선폭에도 불구하고 게이트-콘택간 기생 커패시턴스를 충분히 방지할 수 있으므로 동작 안정성의 훼손없이 상기 메모리 장치(5000)의 사이즈를 충분히 줄일 수 있다. 이에 따라, 상기 메모리 장치(5000)의 용량을 안정적으로 높일 수 있다.
도 37은 본 발명의 일실시예에 의한 반도체 소자를 구비하는 전자 시스템의 구성도이다.
상기 전자 시스템(6000)은 무선 통신 장치 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다.
상기 전자 시스템(6000)은 콘트롤러(6100), 입출력 장치(6200), 메모리(6300) 및 무선 인터페이스(6400)를 포함하며 이들은 각각 버스 라인(6500)을 통해 상호 연결되어 있다.
상기 콘트롤러(6100)는 마이크로프로세서(microprocessor), 디지탈 신호 프로세서 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(6200)는 키패드(keypad), 키보드(keyboard), 또는 디스플레이(display) 중 적어도 하나를 포함할 수 있다.
상기 메모리(6300)는 콘트롤러(6100)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(6300)는 사용자 데이터(user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(6000)은 무선 커뮤니케이션 네트워크를 통해 데이터를 전송/수신하기 위하여 무선 인터페이스(6400)를 이용할 수 있다. 상기 무선 인터페이스(6400)는 안테나 및/또는 무선 트랜시버(wireless transceiver)를 포함할 수 있다.
예를 들면, 상기 전자 시스템(6000)은 CDMA(code division multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(extended-time division multiple access), 및/또는 WCDMA(wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다.
상기 전자 시스템(6000)은 도 1a 내지 도 32c에 도시된 본 발명의 일실시예에 의한 반도체 소자를 이용하여 구현할 수 있다.
이에 따라, 상기 전자 시스템(6000)을 구성하는 단위 반도체 소자들은 사이즈의 축소에도 불구하고 높은 동작 안정성을 확보할 수 있으므로 높은 동작 안정성과 고성능을 갖는 전자 시스템(6000)을 얇고 작게 제조할 수 있다.
본 발명의 일실시예에 의한 반도체 소자 및 이의 제조방법에 의하면, 채널의 하부에 배치된 기판 절연층에 형성된 채널 트렌치를 매립하고 채널을 둘러싸는 게이트 구조물을 배치한다. 이때, 채널의 하부에 배치되는 게이트 구조물의 두께가 채널의 상부에 배치되는 게이트 구조물의 두께보다 크게 되도록 구성한다. 따라서, 게이트 구조물의 상면이 게이스 스페이서의 상면보다 낮고 채널과 인접하게 위치하도록 구성하고, 게이트 구조물의 상부에는 게이트 스페이서와 나란하게 배치되는 보충 절연부를 배치한다.
이에 따라, 게이트 스페이서를 사이에 두고 콘택 구조물과 대칭적으로 배치되는 게이트 구조물의 면적을 축소하고 절연층의 면적을 증가함으로써 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스를 현저하게 감소시킬 수 있다. 특히, 반도체 소자의 사이즈 축소에 따라 게이트 스페이서의 폭이 축소되는 경우에도 콘택 구조물과 게이트 구조물 사이의 기생 커패시턴스가 증가하는 것을 효과적으로 방지할 수 있다.
또한, 콘택 구조물의 상부와 게이트 구조물의 하부 표면적을 확장하여 반도체 소자의 사이즈 축소에도 불구하고 콘택 저항 및 게이트 구동전압을 안정적으로 유지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 베이스 몸체 및 상기 베이스 몸체를 덮고 제2 방향을 따라 연장하는 채널 트렌치를 구비하는 기판 절연층을 포함하는 반도체 기판;
    상기 기판 절연층 상에 제1 방향을 따라 이격되어 상기 채널 트렌치의 양 측부에 배치되는 소스 접합층 및 드레인 접합층을 구비하는 반도체 접합층;
    상기 채널 트렌치에 걸치도록 상기 제1 방향을 따라 연장하고 상기 소스/드레인 접합층과 연결되는 채널; 및
    상기 채널을 부분적으로 둘러싸고 상기 채널 트렌치를 매립하도록 상기 제2 방향을 따라 연장하며 상기 채널의 상부에 위치하는 돌출부 및 상기 채널의 하부에 위치하고 상기 돌출부보다 큰 두께를 갖는 매립부를 구비하는 게이트 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 기판은 상기 베이스 몸체 및 상기 기판 절연층과 상기 기판 절연층 상에 배치된 반도체 층을 구비하는 절연 실리콘 (silicon on insulator, SOI) 기판을 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 채널은 상기 반도체 층에 배치된 단일한 나노 와이어(nanowire)를 포함하고, 상기 나노 와이어의 양 단부는 상기 기판 절연층의 상면에 배치되어 상기 반도체 접합층과 접속하는 반도체 소자.
  4. 제3항에 있어서, 상기 돌출부와 상기 반도체 접합층 사이에 배치되고 상기 채널의 양 단부 상면으로부터 상부로 연장하는 게이트 스페이서(gate spacer);
    상기 게이트 구조물 및 상기 게이트 스페이서에 의해 한정되는 게이트 공간을 매립하고 상기 게이트 스페이서와 동일한 상면을 갖는 보충 절연부; 및
    상기 게이트 스페이서와 인접하게 배치되어 상기 반도체 접합층과 접촉하는 콘택 구조물을 더 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 돌출부의 상면은 상기 반도체 접합층의 상면보다 낮게 배치되어, 상기 스페이서를 기준으로 상기 콘택에 대하여 대칭적으로 배치되는 상기 게이트 구조물의 점유면적이 축소되는 반도체 소자.
  6. 제4항에 있어서, 상기 반도체 접합층을 덮는 층간 절연막을 더 포함하고, 상기 콘택 구조물의 상면, 상기 스페이서의 상면 및 상기 보충 절연부의 상면은 동일한 평면에 배치되는 반도체 소자.
  7. 제4항에 있어서, 상기 콘택 구조물은 하부 폭을 갖고 상기 반도체 접합층의 내부에 매립되는 하부 콘택 및 상기 하부 콘택과 일체로 구비되고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 반도체 접합층 및 상기 게이트 스페이서의 상면에 배치되는 상부 콘택을 구비하는 반도체 소자.
  8. 제7항에 있어서, 상기 게이트 구조물은 상기 매립부의 하부에 배치되고 상기 채널 트렌치의 폭이 상기 제1 방향을 따라 확장된 확장 트렌치를 매립하는 확장부를 더 구비하는 반도체 소자.
  9. 제2항에 있어서, 상기 채널은 상기 기판 절연층 상에 일정한 간격으로 적층된 다수의 단위 채널들을 포함하고,
    최하부 단위 채널의 양 단부는 상기 기판 절연층의 상면에 배치되어 상기 반도체 접합층과 동일한 평면에서 접속하고 상기 돌출부는 최상부 단위채널의 상부로부터 돌출하고 상기 매립부는 상기 최하부 단위채널의 하부에서 상기 채널 트렌치를 매립하는 반도체 소자.
  10. 제9항에 있어서, 상기 돌출부와 상기 반도체 접합층 사이에 배치되고 상기 최상부 단위채널의 양 단부 상면으로부터 상부로 연장하는 게이트 스페이서(gate spacer);
    서로 인접하는 상기 단위채널 사이의 채널간 이격공간에 배치되고 상기 게이트 구조물과 상기 반도체 접합층 사이에 배치되는 채널 스페이서;
    상기 게이트 구조물 및 상기 게이트 스페이서에 의해 한정되는 상부 게이트 공간을 매립하고 상기 게이트 스페이서와 동일한 상면을 갖는 보충 절연부; 및
    상기 게이트 스페이서와 인접하게 배치되어 상기 소스/드레인 접합층을 관통하는 콘택 구조물을 더 포함하는 반도체 소자.
  11. 제10항에 있어서, 상기 게이트 스페이서와 상기 채널 스페이서는 상기 단위채널에 대하여 수직한 방향을 따라 오버랩 되도록 배치되는 반도체 소자.
  12. 제10항에 있어서, 상기 콘택 구조물은 하부 폭을 갖고 상기 반도체 접합층의 내부에 매립되는 하부 콘택 및 상기 하부 콘택과 일체로 구비되고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 반도체 접합층 및 상기 게이트 스페이서의 상면에 배치되는 상부 콘택을 구비하는 반도체 소자.
  13. 제12항에 있어서, 상기 게이트 구조물은 상기 매립부의 하부에 배치되고 상기 채널 트렌치의 폭이 상기 제1 방향을 따라 확장된 확장 트렌치를 매립하는 확장부를 더 구비하는 반도체 소자.
  14. 기판 절연층으로부터 제1 방향을 따라 연장하도록 돌출한 활성영역인 활성 핀(active fin)을 부분적으로 덮도록 제2 방향을 따라 연장하는 더미 게이트 라인을 형성하고;
    게이트 스페이서에 의해 상기 더미 게이트 라인과 분리되는 소스 접합층 및 드레인 접합층인 반도체 접합층을 상기 활성 핀의 양 단부에 형성하고;
    상기 더미 게이트 라인을 제거하여 상기 활성 핀을 노출하는 게이트 트렌치 및 상기 제1 방향을 따라 상기 게이트 트렌치를 관통하고 상기 반도체 접합층과 연결되는 채널을 형성하고;
    상기 게이트 트렌치를 통하여 노출되는 상기 기판 절연층을 부분적으로 제거하여 상기 게이트 트렌치와 연결되고 바닥면이 상기 채널과 이격되는 채널 트렌치를 형성하고;
    상기 채널 트렌치 및 상기 게이트 트렌치를 매립하고 상기 채널을 둘러싸는 예비 게이트 구조물을 형성하고; 그리고
    상기 채널의 상부에 배치되는 돌출부의 두께가 상기 채널의 하부에 배치되어 상기 채널 트렌치로 매립되는 매립부의 두께보다 작도록 상기 예비 게이트 구조물을 부분적으로 제거하여 게이트 구조물을 형성하는 반도체 소자의 제조방법.
  15. 제14항에 있어서, 상기 활성 핀은 반도체 물질을 포함하고, 상기 소스 접합층 및 드레인 접합층을 형성하는 것은 선택적 에피택시얼 공정에 의해 상기 반도체 물질로부터 단결정막을 성장시키는 반도체 소자의 제조방법.
  16. 제14항에 있어서, 상기 게이트 트렌치 및 상기 채널을 형성하는 것은,
    상기 소스 접합층 및 드레인 접합층을 덮고 상기 게이트 스페이서 및 상기 더미 게이트와 동일한 상면을 갖는 층간 절연막 패턴을 형성하고; 그리고
    상기 층간 절연막 패턴, 상기 게이트 스페이서 및 상기 채널에 대하여 식각 선택비를 갖는 식각공정으로 상기 더미 게이트 라인을 제거하는 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 예비 게이트 구조물을 형성하는 것은 상기 게이트 트렌치의 측벽, 상기 채널 트렌치의 측벽 및 바닥면과 상기 층간 절연막 패턴 및 상기 게이트 스페이서의 상면을 덮고 상기 채널을 둘러싸는 게이트 절연막 및 상기 게이트 절연막 상에 상기 게이트 트렌치 및 상기 채널 트렌치를 매립하여 상기 채널을 둘러싸는 게이트 도전막을 평탄화하여 상기 게이트 트렌치 단위로 노드 분리된 게이트 절연막 패턴 및 예비 게이트 도전막 패턴을 형성하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 게이트 구조물을 형성하는 것은 상면이 상기 반도체 접합층의 상면보다 낮아지도록 상기 예비 게이트 도전막 패턴의 상부를 제거하여 상기 게이트 트렌치의 상부영역에 대응하는 절연보충 홀을 형성하는 반도체 소자의 제조방법.
  19. 제18항에 있어서, 상기 절연보충 홀을 매립하고 상기 층간절연막 패턴과 동일한 상면을 갖는 보충 절연부를 형성하고; 그리고
    상기 층간절연막 패턴을 관통하여 상기 반도체 접합층과 접속하는 콘택 구조물을 더 형성하는 반도체 소자의 제조방법.
  20. 제18항에 있어서, 상기 콘택 구조물을 형성하는 것은 하부 폭을 갖고 상기 반도체 접합층의 내부에 형성되는 하부 콘택 홀을 매립하는 하부 콘택 및 상기 하부 콘택 홀과 연통하고 상기 하부 폭보다 큰 상부 폭을 갖고 상기 게이트 스페이서를 노출하는 상부 콘택 홀을 매립하는 상부 콘택을 형성하는 것을 포함하는 반도체 소자의 제조방법.
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