JP2009535831A - 少なくとも１つの電子ビームによって前駆体材料を少なくとも１つの金属材料に分解することを含む、トランジスタゲートを製造する方法 - Google Patents
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Abstract
本発明は、電子ビームに露出された後に少なくとも１つの金属材料に分解されることが可能な前駆体材料（１５０、２５０、３５０、４５０）からトランジスタゲート（１６０、２６０、３６０、４６０）を製造するマイクロエレクトロニクス法に関する。本発明は、特に、マルチチャネル、ＦｉｎＦＥＴ、懸架型チャネルトランジスタ、またはＳＯＮもしくはＧＡＡタイプのトランジスタに適合する。
Description
本発明は、集積回路の分野に関し、より詳細にはトランジスタの分野に関し、その目的として、少なくとも１つの電子ビームを使用して、前駆体材料を、ゲート材料を形成するように意図された少なくとも１つの金属材料に分解することを含む、トランジスタゲートを製造するための改善されたマイクロエレクトロニクス法を提供することを有する。本発明は、特に、マルチゲート構造、またはいわゆる「部分包囲」もしくは「包囲」もしくはＧＡＡ（ゲートオールアラウンド）ゲートの製造に適合している。
トランジスタ構造は、一般に、例えばいわゆる「シリコンオンインシュレータ」（ＳＯＩ）タイプの基板上で、半導電構造によってそれぞれ互いに接続される例えば第１の半導電区域と第２の半導電区域との形で、ソース領域とドレイン領域とから形成され、半導電構造は、内部を電流が流れるように意図された１つのチャネルまたは複数のチャネルの役割を担うように意図され、ブロックまたはバーまたは場合によっては複数の分離された半導電バーの形態を有することができる。これらの１つまたは複数の半導電バーは、１つのチャネル、または適切な場合は複数のチャネル内を流れる電流の振幅を制御するために使用されるゲートで覆われる。
従来のゲート構造を含む従来の金属酸化物半導体（ＭＯＳ）デバイスでは、ゲート材料は、チャネル上に堆積され、それにより、このチャネルが形成される半導電ブロックの１面のみを覆う。トランジスタの電気的性質、特に遮断状態での漏れの制御を改善するために、例えば５０ナノメートル未満の小さなチャネル長さに関して、より複雑なゲート構造が出現している。
例えば、「部分包囲（ｐａｒｔｉａｌｌｙ‐ｓｕｒｒｏｕｎｄｉｎｇ）」と呼ばれるゲートタイプが存在する。
本願の説明を通じて、「部分包囲」ゲートとは、ゲートが、別個の平面内に位置される少なくとも２つの領域を含むことを意味する。
例えば、「半包囲（ｓｅｍｉ‐ｓｕｒｒｏｕｎｄｉｎｇ）」ゲートは、ゲート材料がチャネル上に堆積され、また、チャネルの各側面にも形成されるゲートであってよい。
例えば、特許文献１が、そのようなゲートタイプを装備されたいわゆる「ＦｉｎＦＥＴ」タイプのトランジスタを提示する。このトランジスタは、２つの半導電ブロック、すなわちソースとドレインとを接続する半導電性の平行管状バーの形態でのチャネルを含む。ゲートは、半導電性の平行管状バーの上に、また、そのバーの側部にも形成され、それにより、従来のＭＯＳトランジスタに比べて大きいチャネル上でのゲートの被覆領域、したがってチャネルの導電に関するより大きい制御を得る。部分包囲ゲートを有する別のタイプのトランジスタデバイスは、非特許文献１に提示されている。
基板上の複数の平行、平行管状、および並置バーから形成されたマルチチャネル構造を含む部分包囲ゲートを有するデバイスであって、バーが、半導電ソース領域と半導電ドレイン領域とを接続し、リソグラフィによって確立される距離だけ互いから離隔されるデバイスが、非特許文献２に提示されている。
また、「包囲（ｓｕｒｒｏｕｎｄｉｎｇ）」または「ゲートオールアラウンド」（ＧＡＡ）タイプと呼ばれるトランジスタゲートも存在する。本願の説明を通じて、「包囲ゲート」とは、チャネル半導電ブロックの一部分の全周にゲート材料が形成され、例えばこのブロックの周りに閉じたリングまたはバンドを作成するゲートを表す。例えば、特許文献２が、そのようなゲートタイプを有するトランジスタを提示する。このトランジスタは、平行管状の半導電バーから形成されるマルチチャネル構造が装備され、これらのバーは、各２つのバーの間に開口が存在するように重畳されて作成される。また、平行管状の半導電バーは、それらの長さの一部分にわたって、バーの間に位置された開口を充填するゲート材料によって包囲または囲繞される。
前述されたような半導電チャネル構造上での「部分包囲」または「包囲」ゲートの製造は、実施が難しい。この製造プロセスは、ダマシンタイプのマイクロエレクトロニクス法、またはゲート材料を堆積するための段階と、次いでエッチングによってこの材料を局所除去するための段階とを有する方法を活用する。
また、特許文献１に記載されるようなＦｉｎＦＥＴタイプのデバイスなどに関して、チャネルの役割を担うように意図されたバーの側部でこの材料を除去することを含むときにもゲート材料を除去する問題は生じうる。
ダマシンタイプの方法は、しばしば複雑であり、及び／または多くの技術的なステップを必要とする。
特に、ダマシンタイプの方法は、研磨またはエッチングによってゲート材料を除去するための段階を必要とする。また、一般に、ダマシンタイプの方法は、ソース領域およびドレイン領域と接触するゲート絶縁区域を形成するための段階を含むという欠点も有する。
ゲート材料の堆積およびそれに続くエッチングを実現するために使用される方法に関して、一般に、問題を生じるのはこのエッチング段階であり、ゲートを形成したいチャネル構造が非平坦であるときにはなおさらである。等方性エッチング法、特に化学的な方法を用いて臨界または均一なゲート寸法を得ることは難しい。一方、プラズマを使用するものなど既存の異方性エッチング法は、ゲートの形成がチャネル構造の下でのエッチングを必要とするときに、ゲート材料の望ましくない残留物を残すという欠点を有する。エッチングプラズマは、例えばチャネル構造が、垂直に整列された半導電バーまたは懸架されたバーから形成されるとき、および次いでこれらのバーの下からゲート材料を除去する必要があるときに問題を生じる。
したがって、トランジスタゲートを製造するため、特に「部分包囲」または「包囲」タイプのゲートを形成するための、上述された欠点を含まない新規のマイクロエレクトロニクス法を見出すという問題がある。
米国特許第６４１３８０２号
米国特許出願第２００４／００６３２８６Ａ１号
米国特許出願第２００５／００３７６０３Ａ１号
Ａ ｆｕｌｌｙ ｄｅｐｌｅｔｅｄ ｌｅａｎ−ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ （ＤＥＬＴＡ） −Ａ ｎｏｖｅｌ Ｖｅｒｔｉｃａｌ Ｕｌｔｒａｔｈｉｎ ＳＯＩ ＭＯＳＦＥＴ， Ｈｉｓａｍｏｔｏ ｅｔ ａｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ， Ｖｏｌ．１１， Ｎｏ．１ Ｊａｎｕａｒｙ １９９０
Ｎａｎｏｓｃａｌｅ ＣＭＯＳ Ｓｐａｃｅｒ ＦｉｎＦＥＴ ｆｏｒ ｔｈｅ Ｔｅｒａｂｉｔ Ｅｒａ， Ｃｈｏｉ ｅｔ ａｌ．， ＩＥＥＥ， ２００２
Ｍｅｔａｌ ｄｅｌｏｃａｌｉｚａｔｉｏｎ ａｎｄ ｓｕｒｆａｃｅ ｄｅｃｏｒａｔｉｏｎ ｉｎ ｄｉｒｅｃｔ ｗｒｉｔｅ ｎａｎｏｌｉｔｈｏｇｒａｐｈｙ ｂｙ ｅｌｅｃｔｒｏｎ ｂｅａｍ ｉｎｄｕｃｅｄ ｄｅｐｏｓｉｔｉｏｎ， Ｖｉｄｙｕｔ Ｇｏｐａｌ ｅｔ ａｌ． Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｌｅｔｔｅｒｓ Ｖｏｌｕｍｅ ８５， Ｎｏ．１， Ｊｕｌｙ ２００４， ５ｔｈ
Ｉｎｔｅｇｒａｔｅｄ ｔｕｎｇｓｔｅｎ ｎａｎｏｆｉｂｅｒ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｃａｔｈｏｄｅｓ ｓｅｌｅｃｔｉｖｅｌｙ ｇｒｏｗｎ ｂｙ ｎａｎｏｓｃａｌｅ ｅｌｅｃｔｒｏｎ ｂｅａｍ ｉｎｄｕｃｅｄ ｄｅｐｏｓｉｔｉｏｎ， Ｘ．Ｙａｎｇ ｅｔ ａｌ．， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｌｅｔｔｅｒｓ ８６， １８３１０６ ２００５
Ｇｒｏｗｔｈ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｏｆ ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｎａｎｏｐｉｌｌａｒｓ ｂｙ ｓｅｃｏｎｄａｒｙ ｅｌｅｃｔｒｏｎ ｉｎｄｕｃｅｄ ｄｅｐｏｓｉｔｉｏｎ， Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ： Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｎａｎｏｍｅｔｅｒ Ｓｔｒｕｃｔｕｒｅｓ， Ｎｏｖｅｍｂｅｒ ２００５， Ｖｏｌ．２３， Ｉｓｓｕｅ ｘ， ｐ２８２５−２８３２
Ｎａｎｏｓｃａｌｅ ＣＭＯＳ Ｓｐａｃｅｒ ＦｉｎＦＥＴ ｆｏｒ ｔｈｅ Ｔｅｒａｂｉｔ Ｅｒａ， Ｃｈｏｉ ｅｔ．ｓｌ．， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ ｌｅｔｔｅｒｓ， Ｖｏｌ．２３， Ｎｏ．１， Ｊａｎｕａｒｙ ２００２
Ａ Ｎｏｖｅｌ ＭＢＣ （Ｍｕｌｔｉ−Ｂｒｉｄｇｅ−Ｃｈａｎｎｅｌ） ＭＯＳＦＥＴ： Ｆａｂｒｉｃａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｉｅｓ ａｎｄ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ， Ｋｉｍ ｅｔ ａｌ．， ＩＥＥＥ ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｎａｎｏｔｅｃｈｎｏｌｏｇｙ， Ｖｏｌ．２， Ｎｏ．４， Ｄｅｃｅｍｂｅｒ ２００３
本発明は、その目的として、トランジスタを製造するための最適化されたマイクロエレクトロニクス法、特に有機金属、または少なくとも１つの金属元素を含む天然鉱物の化合物、または蒸気の形態であって少なくとも１つの金属元素を含む化合物であってよい前駆体材料を使用してトランジスタゲートを製造するための改善された方法であり、前記前駆体材料が、少なくとも１つの電子ビームおよび／または少なくとも１つの紫外光ビームを使用して、ゲート材料を形成するように意図された少なくとも１つの金属材料に分解されるのに適した方法を提供することである。
本発明は、１つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバーを含む半導電構造上に、少なくとも１つのトランジスタゲートを製造することを含み、前記ゲートの製造が、少なくとも１つの電子ビームおよび／または少なくとも１つの紫外光ビームを使用して、前駆体材料を、ゲート材料を形成するように意図された少なくとも１つの金属材料に分解することを含む方法を規定する。
そのような方法は、特に、均一または実質的に均一な臨界測定値または寸法を有するゲートを形成するために使用されうる。また、そのような方法は、例えば半導電構造の下からの、または異方性エッチングによって到達するのが難しい前記半導電構造に近い区域からの材料の除去を必要とする、複雑な形状のゲートの製造を容易にするためにも使用されうる。
そのような方法は、例えば研磨またはエッチングによってゲート材料を除去するための段階を回避するために使用されうる。
電子ビームを使用する方法の実施は、局所ゲートが、１つまたは複数のバーの一部分に形成されることを可能にする。
第１の態様によれば、本発明は、１つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバーを含む半導電構造上に少なくとも１つのトランジスタゲートを製造することを含み、前記ゲートの製造が、
ａ）有機金属前駆体材料に基づく少なくとも１つの層を、前記半導電構造の少なくとも一部分を覆って堆積させる段階と、
ｂ）有機金属前駆体材料に基づく層の１つまたは複数の区域を、少なくとも１つの電子ビームおよび／または少なくとも１つの光ビームに露出させる段階と、
ｃ）１つまたは複数のビームに露出された前記区域の位置で、１つまたは複数の金属区域を前記構造上に形成するように有機金属前駆体材料を還元させる段階と
を含む方法を規定する。
ａ）有機金属前駆体材料に基づく少なくとも１つの層を、前記半導電構造の少なくとも一部分を覆って堆積させる段階と、
ｂ）有機金属前駆体材料に基づく層の１つまたは複数の区域を、少なくとも１つの電子ビームおよび／または少なくとも１つの光ビームに露出させる段階と、
ｃ）１つまたは複数のビームに露出された前記区域の位置で、１つまたは複数の金属区域を前記構造上に形成するように有機金属前駆体材料を還元させる段階と
を含む方法を規定する。
使用される前記有機金属材料は、感光性がある材料、及び／または電子のビームまたは放出または投射の影響を受けやすい材料であってよい。１つの特定の実装形態によれば、有機金属材料が、
といった化合物または分子に基づいていてよく、ここで、
‐Ｍは、白金、銅、ロジウム、タングステン、イリジウム、銀、金、タンタル、またはパラジウムといった金属の中から選択されうる金属であり、
‐Ａは、酸素、硫黄、アミン基、アミド基、エステル基といった列挙から選択されうる原子または分子であり、
‐Ｘは、０および１から選択される数であり、
‐Ｌは、配位子であり、
‐Ｒは、フッ素化有機基であり、段階ｃ）で形成された金属区域が、金属Ｍに基づく。
‐Ｍは、白金、銅、ロジウム、タングステン、イリジウム、銀、金、タンタル、またはパラジウムといった金属の中から選択されうる金属であり、
‐Ａは、酸素、硫黄、アミン基、アミド基、エステル基といった列挙から選択されうる原子または分子であり、
‐Ｘは、０および１から選択される数であり、
‐Ｌは、配位子であり、
‐Ｒは、フッ素化有機基であり、段階ｃ）で形成された金属区域が、金属Ｍに基づく。
第２の態様によれば、本発明は、１つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバーを含む半導電構造上に少なくとも１つのトランジスタゲートを製造することを含み、前記ゲートの製造が、
ａ）少なくとも１つの金属元素を含み、電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した天然鉱物の化合物に基づく前駆体材料の少なくとも１つの層を、前記半導電構造の少なくとも一部を覆って堆積させる段階と、
ｂ）前駆体材料の層の１つまたは複数の区域を少なくとも１つの電子ビームに露出させて、前記ビームに露出された前記区域の位置で、前記材料に基づく１つまたは複数の金属区域を半導電構造上に形成させる段階と
を含む方法を規定する。
ａ）少なくとも１つの金属元素を含み、電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した天然鉱物の化合物に基づく前駆体材料の少なくとも１つの層を、前記半導電構造の少なくとも一部を覆って堆積させる段階と、
ｂ）前駆体材料の層の１つまたは複数の区域を少なくとも１つの電子ビームに露出させて、前記ビームに露出された前記区域の位置で、前記材料に基づく１つまたは複数の金属区域を半導電構造上に形成させる段階と
を含む方法を規定する。
１つの選択肢では、前記化合物がフッ素化化合物であってよい。化合物は、場合によっては、ＢａＦ２、ＳｒＦ２、ＭｇＦ２、ＬａＦ３、ＦｅＦ２、ＣｒＦ２、およびＡｌＦ３といった化合物の１つから選択されうる。
前記電子ビームに対する露出後に、本発明の方法は、さらに、
‐前駆体材料の層からの非露出区域の除去
も含むことができる。
‐前駆体材料の層からの非露出区域の除去
も含むことができる。
前記半導電構造が、基板上に堆積され、前記半導電バーの少なくとも２つの間および／または少なくとも１つの半導電バーと基板との間に少なくとも１つのキャビティまたは少なくとも１つの開口または少なくとも１つの空間を含む方法の一実施形態では、前駆体材料の前記堆積が、前記キャビティまたは前記空間または前記開口の少なくとも１つの区域内を前記前駆体材料によって充填するように実現されうる。さらに、前記方法は、前記充填された区域からの前駆体材料の少なくとも部分的な除去も含むことができる。
第３の態様によれば、本発明は、１つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバーを含む半導電構造上に少なくとも１つのトランジスタゲートを製造することを含み、前記ゲートの製造が、
ａ）電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した前駆体材料の蒸気中で半導電構造を堆積させる段階と、
ｂ）前記半導電構造の１つまたは複数の領域を少なくとも１つの電子ビームに局所露出して、前記露出された半導電構造の前記領域上に、前記金属材料に基づく１つまたは複数の金属区域を形成させる段階と
を含む方法を規定する。
ａ）電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した前駆体材料の蒸気中で半導電構造を堆積させる段階と、
ｂ）前記半導電構造の１つまたは複数の領域を少なくとも１つの電子ビームに局所露出して、前記露出された半導電構造の前記領域上に、前記金属材料に基づく１つまたは複数の金属区域を形成させる段階と
を含む方法を規定する。
前記方法の一実施形態では、前記半導電構造が、基板上に位置する、１つの半導電バーまたは複数の別個の半導電バーを含むことができる。
前述の実施形態と組み合わされうる方法の一実施形態では、前記半導電構造が、基板上に位置する少なくとも１つの第１の半導電ブロックと少なくとも１つの第２の半導電ブロックとを含むことができ、１つまたは複数の半導電バーが、第１のブロックと第２のブロックとを接続し、前記半導電バーが、基板の上に懸架され、及び／または基板と接触しない。
前述の実施形態と組み合わされうる方法の一実施形態では、前記半導電構造は、基板の主面と非ゼロ角度を成す方向で整列されて、分離された少なくとも２つのバーを含むことができる。
前述の実施形態と組み合わされうる方法の一実施形態では、前記半導電構造は、基板の主面と平行な方向で整列されて、分離された２つのバーを含むことができる。
したがって、本発明は、特に「部分包囲」ゲートの形成に適用されうる。したがって、１つの選択肢では、形成される前記金属区域の少なくとも１つが、別個の平面内に位置された少なくとも２つの領域を含むことができ、前記領域が、例えば、前記半導電バーの少なくとも１つと非ゼロ角度を成す。
したがって、本発明は、特にトランジスタチャネル、または複数の分岐を有するトランジスタチャネル、または複数の異なるトランジスタチャネルの役割を担うように意図された複雑な半導電構造への「包囲」ゲートの形成に適用されうる。ここで、別の選択肢によれば、作成される前記金属区域の少なくとも１つが、前記半導電バーの少なくとも１つの周りに閉じたリングまたはバンドを形成することができる。
前記構造の形成後、段階ａ）の前に、前記方法は、さらに、少なくとも１つの誘電体ゲート層の堆積を含むこともできる。
本発明は、単に手引きとして、限定をせずに、添付図面を参照しながら、与えられる実施形態の以下の説明を読めば、より明らかに理解されよう。
１つの図から次の図への推移を容易にするために、様々な図において同一、同様、または等価な部分は同じ参照番号を有する。
図をより読み取りやすくするために、図中に表される様々な部分は、必ずしも均一の尺度で描かれてはいない。
ここで、本発明によるマイクロエレクトロニクス法の一例が、図１Ａ〜１Ｆを参照して与えられる。
この方法は、チャネル構造、または複数の分岐を有するチャネル、またはマルチチャネル構造を形成するように意図された少なくとも１つの半導電構造（１０５）から実施される。この実施例では、半導電構造（１０５）は、内部に少なくとも１つのソース領域が作成されるように意図された少なくとも１つの第１の半導電ブロック（１１０）と、内部に少なくとも１つのドレイン領域が作成されるように意図された少なくとも１つの第２の半導電ブロック（１３０）とを連結する。第１のブロック（１１０）と第２のブロック（１３０）とは、基板（１００）上に位置し、基板（１００）は、「シリコンオンインシュレータ（ＳＯＩ）」タイプまたは「ＳｉＧｅオンインシュレータ（ＳｉＧｅＯＩ）」タイプなどセミコンダクタオンインシュレータタイプであってよい。例えば、基板は、石英ベース、または例えばシリコンなど半導電材料ベースであってよい第１の機械的な支持層（１０１）と、第１の層（１０１）の上に位置する、例えばＳｉＯ２ベースの埋め込み酸化物からなる絶縁層（１０２）とを含むことができ、絶縁層（１０２）は、第１のブロック（１１０）および第２のブロック（１３０）のための支持層として働く。第１のブロック（１１０）と第２のブロック（１３０）とはそれぞれ、１つの半導電層または複数の重畳された半導電層を含み、そのうちの少なくとも１つの半導電層（言及せず）が、絶縁層（１０２）と接触する。半導電構造（１０５）は、例えば４つの半導電バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）を有する半導電構造の斜視図を表す図１Ａに例示されるように、複数の要素またはロッドまたはワイヤまたは切離された半導電バーの形態であってよい。ブロック（１１０、１３０）が、重畳されるトランジスタドレインの複数の領域と、重畳されるトランジスタソースの複数の領域とを形成するようにそれぞれ意図される場合、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、複数のトランジスタチャネルを形成するように意図されてよく、このとき半導電構造が「マルチチャネル」と呼ばれる。バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、それらの長さ方向で（ワイヤ（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の長さは、図１Ａにおける直交座標系
のベクトル
に平行な方向で定義される）、第１のブロック（１１０）に属する第１の面と、第１のブロック（１１０）の前記第１の面に向かい合わせて位置された第２のブロック（１３０）に属する第２の面とに接続する。
バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の長さは、例えば５０ナノメートル〜１マイクロメートルの間であることがあり、または例えば形成されるように意図されるゲートの臨界寸法に近い、もしくはその臨界寸法よりも小さいことがあり、または例えば４０ナノメートル〜３００ナノメートルの間であることがある。バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は、例えば３〜２００ナノメートルの間、または有利には３〜２０ナノメートルの間の（直交座標系
のベクトル
に平行な方向で特定される）厚さと、例えば３ナノメートル〜１マイクロメートルの間、または有利には３〜２０ナノメートルの間の（直交座標系
のベクトル
に平行な方向で特定される）幅とを有することがある。図１Ａに例示される実施例では、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）は懸架され、基板、特に絶縁層（１０２）と接触しない。したがって、各バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の間、および基板（１００）とバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）との間に空間が存在する。１つの構成選択肢では、少なくとも１つの第１のバー（１２０ａ）と、第１のバーとは別個または別々の少なくとも１つの第２のバー（１２０ｂ）とが、半導電層（１０１）または絶縁層（１０２）の主面と例えば９０°の非ゼロ角度を成す方向で整列される。絶縁層（１０２）の主面に実質的に平行な方向で、第３の半導電バー（１２０ｃ）および第４の半導電バー（１２０ｄ）が、それぞれ第１のバー（１２０ａ）および第２のバー（１２０ｂ）と整列される。
次いで（図１Ｂ参照）、ゲート誘電体層（１４０）の堆積が、半導電構造（１０５）上で、特にバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の周り、および半導電ブロック（１１０、１３０）上で実現される。例えば、誘電体層（１４０）は、ＳｉＯ２またはＨｆＯ２などの酸化物層であってよい。
次に、少なくとも１つの金属元素を含む前駆体材料（１５０）に基づくいわゆる「レジスト」層の堆積を実現する。選択される前駆体材料（１５０）は、電子ビームに露出された後に少なくとも１つの金属材料に分解されるのに適している。
１つの選択肢では、前駆体材料（１５０）は、少なくとも１つの金属元素と１つまたは複数の他の非金属元素とを含む天然鉱物の化合物であってよい。レジスト材料は、少なくとも１つの金属元素を含むフッ素化化合物であってよく、例えばＢａＦ２、ＳｒＦ２、ＭｇＦ２、ＬａＦ３、ＦｅＦ２、ＣｒＦ２、およびＡｌＦ３といった化合物の１つから選択されうる。
別の選択肢によれば、前駆体レジスト材料（１５０）は、有機金属材料であってよい。この有機金属材料は、
といった形態であってよく、ここで、
‐Ｍは、白金、銅、ロジウム、タングステン、イリジウム、銀、金、タンタル、パラジウムといった金属から選択されうる金属であり、
−Ａは、酸素、硫黄、アミン基、アミド基、エステル基といった列挙から選択されうる原子または分子であり、
‐Ｘは、０および１から選択される数であり、
‐Ｌは、配位子であり、
‐Ｒは、フッ素化有機基である。
‐Ｍは、白金、銅、ロジウム、タングステン、イリジウム、銀、金、タンタル、パラジウムといった金属から選択されうる金属であり、
−Ａは、酸素、硫黄、アミン基、アミド基、エステル基といった列挙から選択されうる原子または分子であり、
‐Ｘは、０および１から選択される数であり、
‐Ｌは、配位子であり、
‐Ｒは、フッ素化有機基である。
１つの特定の実装形態によれば、有機金属材料は、例えば（Ｃ３Ｆ７）２ＰｔＣ８Ｈ１２に基づいて生成されてよく、図３に（Ｃ３Ｆ７）２ＰｔＣ８Ｈ１２の分子が例示される。（Ｃ３Ｆ７）２ＰｔＣ８Ｈ１２のこの分子は、Ｃ８Ｈ１２Ｃｌ２Ｐｄから合成されてよく、Ｃ８Ｈ１２Ｃｌ２Ｐｄの分子は、
といった形態を有することができ、あるいはＣ８Ｈ１２Ｂｒ２Ｐｔから合成されてよく、Ｃ８Ｈ１２Ｂｒ２Ｐｔの分子は、
といった形態を有することができる。
前駆体材料（１５０）に基づくレジストの層は、例えば「化学蒸着」（ＣＶＤ）によって、構造（１０５）上に、場合によってはブロック（１１０、１３０）上に堆積されうる（図１Ｃ参照）。堆積される前駆体材料（１５０）の厚さは、半導電ブロック（１１０、１３０）の高さよりも大きいことがあり、例えば１０〜１００ナノメートルの間であることがある。堆積は、前駆体材料（１５０）が、ブロック（１１０、１３０）を覆い、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）を封入または包囲するようなものであってよい。１つの選択肢では、前駆体材料（１５０）が有機金属材料である場合、この材料が、「有機金属化学蒸着」（ＭＯＣＶＤ）によって堆積されうる。
次いで、前駆体材料（１５０）に基づくレジストの層から、このレジスト層の一部分を少なくとも１つの電子ビーム（１５５）に露出することによって、少なくとも１つのゲートパターンが構造（１０５）の一部分上に作成される。電子ビーム（１５５）は、特に、半導電構造（１０５）を貫通するように、尚且つこの構造（１０５）の下またはバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の下に位置される前駆体材料（１５０）の部分に到達するように使用されうる。ビーム（１５５）の作用を使用して、バー１２０ａと１２０ｂとの間、および／またはバー１２０ｃと１２０ｄとの間、および／またはそれぞれバー１２０ｂと基板との間、および／またはバー１２０ｄと基板との間に位置される前駆体材料（１５０）に基づくレジスト層のいくつかの部分が達成されうる。また、ビーム（１５５）に露出されなかった前駆体材料（１５０）に基づくレジスト層の部分の除去が容易にされ、例えばプラズマを使用する異方性エッチング、または化学的等方性エッチングを実現する従来の除去方法を用いるよりも精密である。ビーム（１５５）は、場合によっては、複数の電子ビームの組から得られうる。
１つの選択肢では、前駆体材料（１５０）に基づくレジスト層の露出は、ビーム（１５５）によって前駆体材料（１５０）上に直接書込みを行うことによって、マスクを用いずに実行されうる（図１Ｄ参照）。
変形形態（図示せず）によれば、前駆体材料（１５０）に基づくレジスト層の電子ビームへの露出は、マスクによって行われてよく、マスクは、例えば、前駆体材料（１５０）の層内に形成したいゲートパターンを再現する開口を含む。
ビーム（１５５）に露出される前駆体材料（１５０）に基づくレジスト層の部分は、金属区域に変換されるように意図される。ビーム（１５５）に露出される前駆体材料（１５０）に基づくレジスト層の部分は、それぞれバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の周りに閉じた輪郭を形成することができる。
レジスト前駆体材料（１５０）が、金属元素と１つまたは複数の他の非金属元素とを含む鉱物化合物である場合、電子ビーム（１５５）の作用は、前駆体材料（１５０）を分解すること、および前記他の非金属元素の蒸発を引き起こすことを可能にする。電子ビーム（１５５）への露出後、露出された前駆体材料（１５０）の層の部分が、金属区域を形成する。例えば、レジスト材料（１５０）が、例えばＢａＦ２、ＳｒＦ２、ＭｇＦ２、ＬａＦ３、ＦｅＦ２、ＣｒＦ２、およびＡｌＦ３といった材料の１つから選択される、金属元素を含むフッ素化鉱物化合物である場合、電子ビーム（１５５）の作用は、フッ素の蒸発、および少なくとも１つの金属材料への前記フッ素化化合物の分解を引き起こすことができる。したがって、いくつかの実施例によれば、ビーム（１５５）に露出される材料（１５０）に基づくレジスト層の部分は、ＢａＦ２ベースの前駆体材料に関してＢａベースの金属区域を形成すること、またはＳｒＦ２ベースの前駆体材料に関してＳｒベースの金属区域を形成すること、またはＭｇＦ２ベースの前駆体材料に関してＭｇベースの金属区域を形成すること、またはＬａＦ３ベースの前駆体材料に関してＬａベースの金属区域を形成すること、またはＦｅＦ２ベースの前駆体材料に関してＦｅベースの金属区域を形成すること、またはＣｒＦ２ベースの前駆体材料に関してＣｒベースの金属区域を形成すること、またはＡｌＦ３ベースの前駆体材料に関してＡｌベースの金属区域を形成することが可能である。
前駆体材料（１５０）が有機金属材料である場合、露出段階後に、ビーム（１５５）に露出された材料層（１５０）内の場所に金属区域を形成するように有機金属材料の還元も実現される。この還元は、例えば加熱および冷却の複数の連続する段階を含むことができる。還元は、全てが二窒素などの気体を含む不活性雰囲気内で、例えば最初に加熱、次いで冷却の第１の段階を含むことができる。次いで、全てが二酸素を含む雰囲気内で、例えば空気雰囲気内で、最初に加熱、次いで冷却の第２の段階が実現されうる。次いで、還元は、全てが例えば二水素を含む還元ガスを含む雰囲気内で、最初に加熱、次いで冷却の第３の段階を含むことができる。
次いで、レジスト層の現像のための段階を実行し、この段階中、ビーム（１５５）に露出されなかった前駆体材料（１５０）に基づくこのレジスト層の部分が除去される。
有機金属前駆体材料（１５０）の場合、この除去は、例えばジクロロメタンを使用する洗浄によって、または昇華によって行われうる。還元後、ビーム（１５５）に露出された有機金属材料の層の部分が、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）をそれらの長さの一部分にわたって包囲する金属Ｍ（ここでＭは、上述された有機金属分子中に存在する金属）に基づくゲートブロック（１６０）を形成する。前駆体材料（１５０）が、ＢａＦ２、ＳｒＦ２、ＭｇＦ２、またはＬａＦ３のような金属元素を含むフッ素化化合物など、天然鉱物の化合物である場合、この除去は、例えば水中で溶解することによって行われうる。前駆体材料（１５０）が、ＦｅＦ２、ＣｒＦ２、ＡｌＦ３などの化合物である別の場合には、除去は、例えば３０％高濃度酸素水の１体積当たり９６％硫酸の３体積の混合物から形成される例えばいわゆる「Ｃａｒｏ ３：１」タイプの、または発煙硝酸の酸化溶液を使用して行われうる。
図２は、（図１Ｅに示される）ゲート（１６０）の形成後のマイクロエレクトロニクスデバイスを、平面
での断面図で例示する。ゲート（１６０）は、ゲート金属の区域が、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）をそれらの長さの少なくとも一部分にわたって囲繞もしくは包囲する、またはバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の周りに閉じたリングまたはバンドを形成するように構成される。ゲートまたはゲート側部の臨界寸法（図２のｄｃを参照。直交座標系
のベクトル
に平行な方向で測定される）は、ゲートが例えば平面
に平行な平面内で、バー１２０ａおよび１２０ｃの上に位置されるにせよ、または平面
に平行な平面内で、最初にバー１２０ａおよび１２０ｃと第２にバー１２０ｂおよび１２０ｄとの間に位置されるにせよ、または平面
に平行な平面内で、最初にバー１２０ｂおよび１２０ｄと第２に基板（１００）との間に位置されるにせよ、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）のどちらの側でも均一または実質的に均一となる限りでは、本発明によって採用されるゲート（１６０）の形成の方法が「自己整合」と呼ばれうるゲートを得るために使用される（図２参照）。
次いで、ゲート（１６０）と各ブロック（１１０、１３０）との間に例えばＳｉ３Ｎ４ベースの誘電体材料を堆積することによって、ゲート（１６０）のための絶縁スペーサ（１７０）を形成することができる。この堆積に続いて、例えば化学機械研磨（ＣＭＰ）段階を使用して、ブロック（１１０）およびゲート（１６０）の上に位置される部分での誘電体材料の除去が行われうる（図１Ｆ参照）。
内部にチャネル構造が形成されるように意図された少なくとも１つの半導電ブロックを含む半導電構造上に、有機金属前駆体材料（１５０）を使用する、または少なくとも１つの金属元素と１つまたは複数の他の非金属元素とを含む天然鉱物の化合物から形成される少なくとも１つのトランジスタゲート構造を形成するための本発明によるマイクロエレクトロニクス法は、上に詳述されたもの、特に図１Ａを参照して上述された構造（１０５）と同様の構造上への作成に限定されない。
本発明によるマイクロエレクトロニクス法は、チャネル、または複数の分岐を有するチャネル、または複数のチャネルを作成するように意図された任意のタイプの半導電構造に適用されうる。マイクロエレクトロニクス法は、いわゆる部分包囲ゲートの、すなわち別個の平面に属する少なくとも２つの領域を含むゲートの形成に適用されうる。マイクロエレクトロニクス法は、特に「ゲートオールアラウンド」（ＧＡＡ）と呼ばれる任意のタイプのゲートに適合し、ＧＡＡでは、ゲート材料は、内部を電流が流れるように意図された少なくとも１つの半導電バーを囲繞もしくは包囲する、またはその半導電バーの周りにリングを形成する。ＧＡＡゲートの作成は、半導電バーの下に位置されるいくつかの区域からの材料の除去を実現しなければならないことがあり、及び／または半導電バーの周りで均一なゲート側部を得るために、望ましくない区域内のゲート材料の精密な除去のための方法を必要とすることがある。そのような除去の精度は、前述されたように、前駆体材料（１５０）のいくつかの区域の露出の段階と、この前駆体材料（１５０）の非露出区域の除去の段階とによって可能にされる。
同様に、マイクロエレクトロニクス法は、基板上に位置し、１つまたは複数のブロックまたは半導電バーから形成され、例えば前記半導電バーの間および／または前記半導電バーの少なくとも１つと基板との間に、少なくとも１つのキャビティおよび／または少なくとも１つの開口を含み、及び／または少なくとも１つの空間を形成する半導電構造上へのゲートの形成に特に適合する。
上述されたゲート（１６０）の形成の変形形態によれば、ゲート（１６０）は、電子ビーム（５５５）によって補助される堆積を使用して作成されうる。電子ビーム（５５５）は、例えば非特許文献３、または非特許文献４、または非特許文献５で使用されるタイプであってよい。電子ビーム（５５５）を加速するためのエネルギーは、数百ｅＶ〜数十ｋｅＶの間であってよい。この変形形態に関して、ゲート誘電体層（１４０）の堆積後、電子ビーム（５５５）の下で、前駆体（５５０）が、少なくとも１つの金属元素を含む蒸気の形態で注入される。したがって、構造（１０５）が、前駆体蒸気（５５０）中に配置される（図７Ａ参照）。選択される前駆体（５５０）は、電子ビームに露出された後に少なくとも１つの金属材料に分解されるのに適している。例えば、堆積したいゲート材料がＷである場合、前駆体（５５０）は、周囲温度で注入される蒸気の形態でのＷＦ６であってよい。例えば、堆積したいゲート材料がＰｔである別の場合には、前駆体（５５０）は、蒸気の形態になるように加熱された（ＣＨ３）３ＣＨ３Ｃ５Ｈ４Ｐｔであってよい。電子ビーム（５５５）は、上に堆積を実現したい構造（１０５）の部分に向けられる。前駆体（５５０）は、構造（１０５）の表面に吸着され、ビーム（５５５）によって分解されてよく、それにより前記金属元素に基づく堆積物を構造（１０５）上に形成する。ビーム（５５５）への前駆体（５５０）の露出は、電子ビーム（５５５）によって、絶縁されたデバイス内の場所に、ゲート金属の役割を担うように意図された金属元素を集中させることを可能にする。前記金属元素に基づく堆積物は、それぞれバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の周りに閉じた輪郭を形成することができる。ゲート（１６０）は、ゲート金属の区域が、バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）をそれらの長さの少なくとも一部分にわたって囲繞もしくは包囲するように、あるいはバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ）の周りに閉じたリングまたはバンドを形成するように構成される（図７Ｂ参照）。
本発明によるマイクロエレクトロニクス法の別の実装変形形態によれば、図４Ａに例示されるようなマイクロエレクトロニクスデバイスから、上述されたような前駆体材料（１５０）に基づくレジスト層を使用してトランジスタゲートを形成することができる。このマイクロエレクトロニクスデバイスは、例えばＳＯＩタイプなどの基板（２００）の上に位置する、ブリッジ形態での半導電構造（２０５）を含む。構造（２０５）は、例えば特許文献３に記載される方法を使用して作成されうる。構造（２０５）は、懸架された半導電バー（２２０）を含み、このバー（２２０）は、基板（２００）と接触せず、トランジスタチャネルを形成するように意図される。バー（２２０）の長さは、例えば５０ナノメートル〜１マイクロメートルの間、または４０ナノメートル〜３００ナノメートルの間であることがある。バー（２２０）は、例えば３〜２００ナノメートルの間、または有利には３〜２０ナノメートルの間の（図４Ａにおいて直交座標系
のベクトル
に平行な方向で特定される）厚さと、例えば、例えば３ナノメートル〜１マイクロメートルの間、または有利には３〜２０ナノメートルの間の（直交座標系
のベクトル
に平行な方向で特定される）幅とを有することができる。構造（２０５）は、それぞれソース領域およびドレイン領域の役割を担うように意図された半導電ブロック（２１０、２３０）によって基板に接続される、または取り付けられる。上に構造（２０５）が位置している基板の上層と共に、構造（２０５）は、空間（２２１）または開口（２２１）またはキャビティ（２２１）を形成する。
誘電体ゲート層（２４０）の堆積が、前記構造（２０５）上で実現される。
次いで、前記構造（２０５）上で、投射する電子の影響を受けやすい前駆体材料（１５０）（図４Ｂで破線を使用して例示される）に基づくレジスト層の堆積を行う。前駆体材料（１５０）の堆積は、キャビティ（２２１）内を少なくとも部分的に充填するように実現される。
次いで、前駆体材料（１５０）に基づくレジスト層、特に、半導電バー（２２０）の周りにリングを形成する前記前駆体材料（１５０）の区域を電子ビーム（２５５）に露出する。したがって、半導電バー（２２０）の下でキャビティ（２２１）内に位置される前駆体材料（１５０）に基づくレジスト層の領域が、電子ビームに露出されうる。
前駆体材料（１５０）が有機金属材料である場合、電子ビームへの露出後、ビームに露出された前駆体材料（１５０）の部分に金属区域を形成するように有機金属材料の還元を実現することができる。
次いで、レジスト層の非露出区域の除去を実現する。この除去は、例えば洗浄によって、または前駆体材料（１５０）が有機金属である場合には昇華によって実現されうる。前駆体材料（１５０）が、金属元素を含む天然鉱物の化合物、すなわちＢａＦ２、ＳｒＦ２、ＭｇＦ２、またはＬａＦ３などのフッ素化化合物である場合、この除去は、例えば水中で溶解することによって行われうる。前駆体材料（１５０）が、ＦｅＦ２、ＣｒＦ２、またはＡｌＦ３などの化合物である別の場合には、除去は、例えば３０％高濃度酸素水の１体積当たり例えば９６％硫酸の３体積の混合物から形成されるいわゆる「Ｃａｒｏ ３：１」タイプの、または発煙硝酸の酸化溶液を使用して行われうる。空間またはキャビティ（２２１）内に位置され、ビーム（２５５）に露出されなかった半導電バー（２２０）の下に堆積された前駆体材料（１５０）に基づくレジスト層の部分が除去される。金属区域は、半導電バー（２２０）の一部分の周りに閉じた輪郭を作成するいわゆる「包囲」タイプの金属ゲート（２６０）を形成する（図４Ｃ参照）。別の作成選択肢によれば、「包囲」金属ゲート（２６０）は、蒸気の形態での金属前駆体を使用する、電子ビームによる（図７Ａ〜７Ｃを参照して前述されたタイプの）堆積によって形成されうる。
本発明によるマイクロエレクトロニクス法の別の実装変形形態によれば、図５Ａに例示されるようなマイクロエレクトロニクスデバイスから、上述されたような前駆体材料（１５０）を使用して、いわゆる「部分包囲」トランジスタゲートを形成することができる。このマイクロエレクトロニクスデバイスは、複数の半導電バー（３２０ａ、３２０ｂ、３２０ｃ）を有する半導電構造（３０５）を含み、これらのバーは、別個であり、例えばＳＯＩタイプの基板（３００）上に並置される。構造（３０５）は、例えば非特許文献６に記載されるような方法を使用して作成されうる。この半導電構造（３０５）は、ソース領域の役割を担うように意図された第１の半導電ブロック（３１０）と、ドレイン領域の役割を担うように意図された第２の半導電ブロック（３３０）とを連結する。
前記構造（３０５）上で、誘電体ゲート材料（３４０）の層の堆積を実行する。次いで、この層は、バー（３２０ａ、３２０ｂ、３２０ｃ）の部分上のみに前記誘電体材料（３４０）を残すようにエッチングされる。
次いで、前駆体材料（１５０）に基づくレジスト層の構造（３０５）上への堆積を行う。前駆体材料（１５０）は、バー（３２０ａ、３２０ｂ、３２０ｃ）の上部、およびバー（３２０ａ、３２０ｂ、３２０ｃ）の側部を覆うように構造（３０５）上に堆積されうる。
次いで、前駆体材料（１５０）に基づくレジスト層の区域が、電子ビームに露出される。
前駆体材料（１５０）が有機金属材料である場合、有機金属材料の還元を行う。金属堆積物（３６０）が、電子ビームに露出された前駆体材料（１５０）の層内の場所に形成される。次いで、電子ビームに露出されなかった前駆体材料（１５０）の層の区域を除去する。得られる金属堆積物（３６０）は、バー（３２０ａ、３２０ｂ、３２０ｃ）の上部および側部の一部分を覆うゲートを形成する（図５Ｂ参照）。
上に説明された方法の実施例の変形形態によれば、ゲート（３６０）は、感光性がある有機金属前駆体材料を使用して形成されうる。この感光性有機金属材料は、紫外光ビームなどの光ビームの影響の下で少なくとも１つの金属材料に分解されることが可能であるように選択される。感光性有機金属材料は、例えば、図３を参照して前述されたものであってよい。この変形形態では、構造（３０５）上への感光性有機金属材料の堆積を実現し、次いで、紫外光ビームを使用して、感光性有機金属材料の層のいくつかの区域の露光を実現する。次いで、紫外光ビームに露出された前記区域のレベルで前記構造（３０５）上に１つまたは複数の金属区域を形成するように、有機金属材料の還元を行う。次いで、露出されなかった感光性有機金属材料の層の区域が除去される。
本発明によるマイクロエレクトロニクス法の別の実装変形形態は、図６Ａに例示されるようなマイクロエレクトロニクスデバイスからの、前駆体材料（１５０）を使用するトランジスタゲートの形成を含む。このマイクロエレクトロニクスデバイスは、いわゆる「マルチブリッジ」半導電構造（４０５）を含む。この構造（４０５）は、非特許文献７に記載されるような方法を使用して作成されうる。「マルチブリッジ」構造（４０５）は、基板（４００）上に堆積され、ソース領域（４１０）と第２のドレイン領域（４３０）とを接続する複数の重畳された半導電バー（４２０ａ、４２０ｂ、４２０ｃ）から形成される。構造（４０５）は、それぞれバー４２０ａと４２０ｂとの間およびバー４２０ｂと４２０ｃとの間にキャビティまたは開口（４２１ａ、４２１ｂ）を含む。
基板（４０５）上およびキャビティ（４２１ａ、４２１ｂ）内での半導電バー（４２０ａ、４２０ｂ、４２０ｃ）の酸化などによって、ゲート誘電体（４４０）を作成する（図６Ｂ参照）。
次いで、前記構造（４０５）上およびキャビティ（４２１ａ、４２１ｂ）内で、前駆体材料（１５０）に基づくレジスト層の堆積を実現する。選択される前駆体材料（１５０）は、上述されたようなものであってよく、電子ビームへの露出に続いて少なくとも１つの金属材料に分解されることが可能である。次いで、前駆体材料（１５０）に基づくレジスト層の区域を、作成したいゲートパターンで、電子ビーム（４５５）に露出する。したがって、キャビティ（４２１ａ、４２１ｂ）内部に位置されるレジスト材料（１５０）の区域が、ビーム（４５５）に露出される（図６Ｃ参照）。前駆体材料（１５０）が有機金属材料である場合、材料（１５０）によって占有され、ビーム（４５５）に露出された位置に金属区域（４６０）を形成するように有機金属材料の還元を行う。次いで、ビーム（４５５）に露出されなかった場所で、材料（１５０）の非露出区域を除去する。金属区域（４６０）は、ＧＡＡタイプのゲートを形成し、バー（４２０ａ、４２０ｂ、４２０ｃ）を包囲する。次いで、絶縁スペーサ（４７０）が、例えば窒化物の堆積によって、または酸化珪素の形成によって作成されうる（図６Ｄ参照）。
１００ 基板
１０１ 支持層
１０２ 絶縁層
１０５ 半導電構造
１１０ 第１のブロック
１２０ 半導電バー
１３０ 第２のブロック
１４０ ゲート誘電体層
１５０ 前駆体材料
１５５ 電子ビーム
１６０ ゲートブロック
１７０ 絶縁スペーサ
２００ 基板
２０５ 半導電構造
２１０ 半導電ブロック
２２０ 半導電バー
２２１ 空間、開口、キャビティ
２３０ 半導電ブロック
２４０ 誘電体ゲート層
２５５ 電子ビーム
２６０ 金属ゲート
３００ 基板
３０５ 半導電構造
３１０ 第１の半導電ブロック
３２０ 半導電バー
３３０ 第２の半導電ブロック
３４０ 誘電体ゲート材料
３６０ 金属堆積物、ゲート
４００ 基板
４０５ 「マルチブリッジ」構造
４１０ ソース領域
４２０ 半導電バー
４２１ キャビティ、開口
４３０ ドレイン領域
４４０ ゲート誘電体
４５５ 電子ビーム
４６０ 金属区域
４７０ 絶縁スペーサ
５５０ 前駆体
５５５ 電子ビーム
１０１ 支持層
１０２ 絶縁層
１０５ 半導電構造
１１０ 第１のブロック
１２０ 半導電バー
１３０ 第２のブロック
１４０ ゲート誘電体層
１５０ 前駆体材料
１５５ 電子ビーム
１６０ ゲートブロック
１７０ 絶縁スペーサ
２００ 基板
２０５ 半導電構造
２１０ 半導電ブロック
２２０ 半導電バー
２２１ 空間、開口、キャビティ
２３０ 半導電ブロック
２４０ 誘電体ゲート層
２５５ 電子ビーム
２６０ 金属ゲート
３００ 基板
３０５ 半導電構造
３１０ 第１の半導電ブロック
３２０ 半導電バー
３３０ 第２の半導電ブロック
３４０ 誘電体ゲート材料
３６０ 金属堆積物、ゲート
４００ 基板
４０５ 「マルチブリッジ」構造
４１０ ソース領域
４２０ 半導電バー
４２１ キャビティ、開口
４３０ ドレイン領域
４４０ ゲート誘電体
４５５ 電子ビーム
４６０ 金属区域
４７０ 絶縁スペーサ
５５０ 前駆体
５５５ 電子ビーム
Claims (16)
- １つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、２２０、３２０ａ、３２０ｂ、３２０ｃ、４２０ａ、４２０ｂ、４２０ｃ）を含む半導電構造（１０５、２０５、３０５、４０５）上に少なくとも１つのトランジスタゲート（１６０、２６０、３６０、４６０）を製造することを含み、前記ゲートの前記製造が、
ａ）有機金属前駆体材料（１５０）に基づく少なくとも１つの層を、前記半導電構造（１０５、２０５、３０５、４０５）の少なくとも一部分を覆って堆積させる段階と、
ｂ）前記有機金属前駆体材料（１５０）に基づく層の１つまたは複数の区域を、少なくとも１つの電子ビームおよび／または少なくとも１つの光ビーム（１５５、２５５、４５５）に露出させる段階と、
ｃ）前記１つまたは複数のビームに露出された前記区域の位置で、１つまたは複数の金属区域（１６０、２６０、３６０、４６０）を前記構造上に形成するように前記有機金属前駆体材料（１５０）を還元させる段階と
を含む方法。 - 前記有機金属前駆体材料（１５０、２５０、３５０、４５０）が、
Ｍが、白金、銅、ロジウム、タングステン、イリジウム、銀、金、タンタル、およびパラジウムといった金属の中から選択されうる金属であり、
Ａが、酸素、硫黄、アミン基、アミド基、またはエステル基といった列挙から選択されうる原子または分子であり、
Ｘが、０および１から選択される数であり、
Ｌが、配位子であり、
Ｒが、フッ素化有機基であり、段階ｃ）で形成された前記金属区域が、前記金属Ｍに基づく請求項１に記載のマイクロエレクトロニクス法。 - １つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、２２０、３２０ａ、３２０ｂ、３２０ｃ、４２０ａ、４２０ｂ、４２０ｃ）を含む半導電構造（１０５、２０５、３０５、４０５）上に少なくとも１つのトランジスタゲート（１６０、２６０、３６０、４６０）を製造することを含み、前記ゲートの前記製造が、
ａ）少なくとも１つの金属元素を含み、電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した天然鉱物の化合物に基づく前駆体材料（１５０）の少なくとも１つの層を、前記半導電構造の少なくとも一部を覆って堆積させる段階と、
ｂ）前駆体材料（１５０）の前記層の１つまたは複数の区域を少なくとも１つの電子ビーム（１５５、２５５、４５５）に露出させて、前記１つまたは複数のビームに露出された前記区域の位置で、前記材料に基づく１つまたは複数の金属区域（１６０、２６０、３６０、４６０）を前記半導電構造（１０５、２０５、３０５、４０５）上に形成させる段階と
を含む方法。 - 前記化合物がフッ素化化合物である請求項３に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記化合物が、ＢａＦ２、ＳｒＦ２、ＭｇＦ２、ＬａＦ３、ＦｅＦ２、ＣｒＦ２、およびＡｌＦ３といった化合物の１つから選択される請求項４に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記電子ビームに対する露出後に、さらに、前駆体材料（１５０）の前記層の非露出区域の除去も含む請求項１から５のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記構造が、基板上に堆積され、前記半導電バー（４２０ｃ、４２０ｂ、４２０ａ）の少なくとも２つの間および／または少なくとも１つの半導電バー（２２０）と前記基板（２００）との間に少なくとも１つのキャビティ（２２１、４２１ａ、４２１ｂ）または少なくとも１つの開口または少なくとも１つの空間を含み、前記堆積が、前記キャビティ（２２１、４２１ａ、４２１ｂ）または前記空間または前記開口の少なくとも１つの区域内を前記前駆体材料（１５０）によって充填するように実現される請求項１から６のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- さらに、前記充填された区域内での前記前駆体材料（１５０）の少なくとも部分的な除去も含む請求項７に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- １つまたは複数のトランジスタを有するマイクロエレクトロニクスデバイスを製造するための方法であって、１つまたは複数のトランジスタチャネルの役割を担うように設計された１つまたは複数のバー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、２２０、３２０ａ、３２０ｂ、３２０ｃ、４２０ａ、４２０ｂ、４２０ｃ）を含む半導電構造（１０５、２０５、３０５、４０５）上に少なくとも１つのトランジスタゲート（１６０、２６０、３６０、４６０）を製造することを含み、前記ゲートの前記製造が、
ａ）電子ビームの影響下で少なくとも１つの金属材料に分解されるのに適した前駆体材料の蒸気中に前記半導電構造（１０５、２０５、３０５、４０５）を配置させる段階と、
ｂ）前記半導電構造の１つまたは複数の領域を少なくとも１つの電子ビームに局所露出して、前記ビームへの前記露出された半導電構造の前記領域上に、前記金属材料に基づく１つまたは複数の金属区域（１６０、２６０、３６０、４６０）を形成させる段階と
を含む方法。 - 前記構造（３０５）が、基板（３００）上に位置する、１つの半導電バーまたは複数の別個の半導電バー（３２０ａ、３２０ｂ、３２０ｃ）を含む請求項１から９のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記構造（１０５、２０５）が、基板上に位置する少なくとも１つの第１の半導電ブロック（１１０）と少なくとも１つの第２の半導電ブロック（１３０）とを含み、前記半導電バー（１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、２２０）の１つまたは複数が、前記第１のブロック（１１０）と前記第２のブロック（１３０）とを接続し、前記半導電バーが、前記基板（１００、２００）の上に懸架され、及び／または前記基板と接触しない請求項１から１０のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記半導電構造（１０５、４０５）は、前記基板（１００、４００）の主面と非ゼロ角度を成す方向で整列されて、分離された少なくとも２つのバー（１２０ａ、１２０ｃ、１２０ｄ、４２０ａ、４２０ｂ、４２０ｃ）を含む請求項１から１１のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造する方法。
- 前記半導電構造は、前記基板（１２０、２２０）の主面と平行な方向で整列されて、分離された少なくとも２つのバー（１２０ｂ、１２０ｄ、２２０ａ、２２０ｂ、２２０ｃ）を含む請求項１から１２のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記金属区域（１６０、２６０、３６０、４６０）の少なくとも１つが、別個の平面内に位置された少なくとも２つの領域を含む請求項１から１３のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記金属区域（１６０、２６０、３６０、４６０）の少なくとも１つが、前記半導電バーの少なくとも１つの周りに閉じたリングまたはバンドを形成する請求項１から１４のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
- 前記構造の形成後、段階ａ）の前に、少なくとも１つのゲート誘電体層（１４０、２４０、３４０、４４０）を堆積させる段階を含む請求項１から１５のいずれか一項に記載のマイクロエレクトロニクスデバイスを製造するための方法。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212756A (ja) * | 2011-03-31 | 2012-11-01 | Takehide Shirato | 半導体記憶装置 |
| KR20160145309A (ko) * | 2015-06-10 | 2016-12-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507785B2 (en) | 2007-11-06 | 2013-08-13 | Pacific Integrated Energy, Inc. | Photo induced enhanced field electron emission collector |
| FR2923646A1 (fr) * | 2007-11-09 | 2009-05-15 | Commissariat Energie Atomique | Cellule memoire sram dotee de transistors a structure multi-canaux verticale |
| CN103081126A (zh) | 2010-06-08 | 2013-05-01 | 太平洋银泰格拉泰德能源公司 | 具有增强场和电子发射的光学天线 |
| CN102280454B (zh) * | 2011-08-22 | 2013-02-06 | 中国科学院半导体研究所 | 半导体晶体管结构及其制造方法 |
| US9306019B2 (en) * | 2014-08-12 | 2016-04-05 | GlobalFoundries, Inc. | Integrated circuits with nanowires and methods of manufacturing the same |
| CN111863944B (zh) * | 2019-04-29 | 2023-05-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US20040063286A1 (en) * | 2002-10-01 | 2004-04-01 | Kim Sung-Min | Field effect transistors having multiple stacked channels |
| US20060049429A1 (en) * | 2004-09-07 | 2006-03-09 | Sungmin Kim | Field effect transistor (FET) having wire channels and method of fabricating the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263973A (ja) * | 1986-05-08 | 1987-11-16 | Kazumichi Omura | 金属薄膜とその製造方法 |
| KR100878236B1 (ko) * | 2002-06-12 | 2009-01-13 | 삼성전자주식회사 | 금속 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법 |
| GB0213925D0 (en) * | 2002-06-18 | 2002-07-31 | Univ Dundee | Metallisation |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| FR2858876B1 (fr) * | 2003-08-12 | 2006-03-03 | St Microelectronics Sa | Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US20040063286A1 (en) * | 2002-10-01 | 2004-04-01 | Kim Sung-Min | Field effect transistors having multiple stacked channels |
| US20060049429A1 (en) * | 2004-09-07 | 2006-03-09 | Sungmin Kim | Field effect transistor (FET) having wire channels and method of fabricating the same |
Non-Patent Citations (2)
| Title |
|---|
| JPN6012046667; Ｄｉｃｓ Ｍ， Ｈ． ｅｔ ａｌ．: '"Ａ ｔｅｓｔ ｃｈｉｐ ｔｏ ｃｈａｒａｃｔｅｒｉｓｅ Ｐ-ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｐｒｏｄｕｃｅｄ ｕｓｉｎｇ ａ ｎｏｖｅｌ ｏｒｇａｎｏｍｅｔａｌｌｉｃ ｍａｔｅｒｉａｌ"' ＩＥＥＥ Ｐｒｏｃｅｅｄｉｎｇｓ ２００４ -Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｔｅｓｔ Ｓｔｒｕｃｔｕｒｅｓ Ｖｏｌ．１７， ｐ．１８３-１８７, 200403 * |
| JPN7012003637; Ｅ． Ｋｒａｔｓｃｈｍｅｒ ｅｔ ａｌ．: '"Ｎａｎｏｓｔｒｕｃｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｉｎ ｍｅｔａｌｓ， ｉｎｓｕｌａｔｏｒｓ， ａｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｕｓｉｎｇ ｓｅｌｆ-ｄｅｖｅｌｏｐｉｎｇ ｍｅｔａｌ ｉｎ' Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ Ｖｏｌ．４， Ｎｏ．１， ｐ．３６１-３６４, 198601 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212756A (ja) * | 2011-03-31 | 2012-11-01 | Takehide Shirato | 半導体記憶装置 |
| KR20160145309A (ko) * | 2015-06-10 | 2016-12-20 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
| KR102325894B1 (ko) * | 2015-06-10 | 2021-11-12 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
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