JP5117906B2 - ナノワイヤトランジスタおよびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000002070 nanowire Substances 0.000 title claims description 27
- 239000010409 thin film Substances 0.000 claims description 157
- 239000002086 nanomaterial Substances 0.000 claims description 94
- 238000000034 method Methods 0.000 claims description 75
- 238000005530 etching Methods 0.000 claims description 72
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 58
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 50
- 238000000151 deposition Methods 0.000 claims description 41
- 239000011162 core material Substances 0.000 claims description 40
- 239000011258 core-shell material Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 239000012212 insulator Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 20
- 238000001020 plasma etching Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 6
- 239000010408 film Substances 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 239000002253 acid Substances 0.000 claims description 3
- 239000002041 carbon nanotube Substances 0.000 claims description 3
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 48
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 150000003863 ammonium salts Chemical class 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
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- Electrodes Of Semiconductors (AREA)
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Description
本発明は、概して集積回路（ＩＣ）の製造に関するものであり、より詳細には、ナノワイヤトランジスタ（ＮＷＴ）の製造方法に関するものである。
ナノワイヤトランジスタ（ＮＷＴｓ）は、高いプロセス温度に影響を受けやすい基板上（例えば、ガラスまたはプラスチックなど）にある高性能装置の製造を可能とした重要な技術の進歩である。ゲート絶縁層の熱成長酸化物の形成を含め、従来の集積回路技術において行われている工程にならった方法により、基板上への堆積の前にナノワイヤを前処理することができる。プロセシングのためにナノワイヤを基板上にコーティングした後に、導電性ゲート層またはゲートストラップ層を堆積し、パターンが形成される。導電層のエッチングを行い、装置のソース領域およびドレイン領域を表面化させる。導電的な領域を形成するために、ソース領域およびドレイン領域は、イオン・インプランテーションによってドープされる。目的とする装置のタイプに応じて、ｎ型またはｐ型のいずれかをドープによって形成できる。ソース領域およびドレイン領域のドープに続いて、材料を熱活性化して、構造体全体に層間絶縁層を堆積する。コンタクトホールのパターンを形成し、ゲート／ゲートストラップ（gate strap）、ソース、およびドレインを表面化させるために層間絶縁層を通してコンタクトホールが穿たれる。金属層を堆積し、装置の電極と電気的に接続させるためにパターンを形成する。
シリコン（Ｓｉ）ゲートストラップは、ナノワイヤトランジスタ（ＮＷＴ）構造の製造によく用いられる。ゲートストラップは、コア−シェル−シェル（ＣＳＳ）ナノ構造体において外部シェル電極（例えば、ＴａＡｌＣＮ外部シェル）を接触させるための手段、またはコア−シェル（ＣＳ）ナノ構造体においてゲート物質を提供する手段を提供するものである。ゲート材料は低い抵抗率でなければならないために、通常はｉｎ−ｓｉｔｕドープされたａ−Ｓｉ材料が堆積される。たとえば非特許文献１には、シリコンナノワイヤトランジスタの製造方法が開示されている。
N. Singh, A. Agarwal, L. K. Bera, T. Y. Liow, R. Yang, S. C. Rustagi, C. H. Tung, R. Kumar, G. Q. Lo, N. Balasubramanian, and D.-L. Kwong, IEEE Electron Device Letters, vol.27, No.5, May 2006.
N. Singh, A. Agarwal, L. K. Bera, T. Y. Liow, R. Yang, S. C. Rustagi, C. H. Tung, R. Kumar, G. Q. Lo, N. Balasubramanian, and D.-L. Kwong, IEEE Electron Device Letters, vol.27, No.5, May 2006.
図１は、異方性エッチングの後に残ったＳｉを表す断面図である（従来技術）。ＣＳＳ装置またはＣＳ装置のいずれにおいても、標準的なゲートエッチング工程の後に残るＳｉについて懸念が生じる。このＳｉは、Ｓｉが高度に均一化されたＣＶＤプロセスによって堆積され、異方性プラズマエッチングによってエッチングされることにより、残ってしまうものである。ナノ構造体が円筒状の形状であるために、プラズマエッチングプロセスにおいてワイヤの影になってしまうワイヤのエッジに沿って（すなわち、ワイヤの下部半円筒／南部半円筒に沿った凹状の隅において）、ドープされたＳｉ材料が残ってしまう。これらの凹状の領域に、ドープされたＳｉが満たされると、ソースまたはドレインのいずれかに意図せずにゲートを接続してしまう“ストリンガ”（残渣）が形成される。これらの“ストリンガ”は装置をショートさせ得るので、これらを取り除くことは不可欠である。
そのため、ゲート電極をドレイン電極またはソース電極のいずれかに意図せずに接続させてショートさせ得る導電性凹状ストリンガ、を含まないＮＷＴトランジスタを製造できれば、有益である。
そこで、本発明は上記の問題点に鑑みてなされたものであり、その目的は、ナノワイヤトランジスタの製造において、ストリンガを除去することを可能とする方法を提供することにある。
本発明に係るストリンガの除去方法は、上記課題を解決するために、ナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、絶縁性半導体コアを含む円筒状のナノ構造体であって、軸の外部表面が基板表面に接しているナノ構造体を準備する工程と、上記ナノ構造体上に導電性薄膜を一様に堆積する工程と、上記導電性薄膜上にハードマスク絶縁体を堆積する工程と、上記ハードマスクの選択領域を異方性プラズマエッチングする工程と、上記ナノ構造体の円筒状部分を実質的に囲む導電性薄膜ゲート電極を形成する工程と、上記導電性薄膜により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、上記導電性薄膜凹状ストリンガをエッチングする工程と、上記導電性薄膜凹状ストリンガを除去する工程と、を含むことを特徴とする。
本発明は、ＮＷＴ製造プロセスにおいて意図せずに形成されたどの導電性凹状ストリンガも取り除くプロセスである。
したがって、ナノワイヤトランジスタ（ＮＷＴ）の製造において凹状ストリンガを除去する方法が提供される。上記構成によれば、本方法は、軸の外部表面が基板表面に接している円筒状のナノ構造体を準備する。ナノ構造体は、絶縁性半導体コアを含んでいる。導電性薄膜はナノ構造体上に一様に堆積され、ゲートストラップ、またはゲートとゲートストラップとの組み合わせとして機能する。ハードマスク絶縁体は、導電性薄膜上に堆積され、ハードマスクの選択領域について異方性プラズマエッチングが行われる。その結果、ナノ構造体の円筒状部分を実質的に囲む導電性薄膜ゲート電極が形成される。意図せずに、導電性薄膜凹状ストリンガが、ナノ構造体の軸の外部表面に隣接して形成され得る。また、導電性薄膜凹状ストリンガは、導電性薄膜から作られる。本方法では、導電性薄膜凹状ストリンガをエッチングして除去する。
したがって、ナノワイヤトランジスタの製造において、不用意に形成されてしまうストリンガを除去することができる。そのため、ドレイン電極またはソース電極のいずれかに意図せずにゲート電極を接続させてショートさせてしまう導電性凹状ストリンガ、を含まないナノワイヤトランジスタを製造することができる。
さらに、本発明に係る除去方法においては、上記導電性薄膜を一様に堆積する工程は、ドープされたアモルファスシリコン（ａ−Ｓｉ）を堆積する工程を含み、上記導電性薄膜凹状ストリンガをエッチングする工程は、希釈した水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液に上記凹状ストリンガを露出させる工程を含むことが好ましい。
上記構成によれば、一様に堆積された導電性薄膜は、ドープされたアモルファスシリコン（ａ−Ｓｉ）を含んでおり、導電性薄膜凹状ストリンガは、希釈した水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液に露出することによりエッチングされる。したがって、上記凹状ストリンガを効率よく除去することができる。
さらに、本発明に係る除去方法においては、上記導電性薄膜凹状ストリンガを希釈した水酸化テトラメチルアンモニウム溶液へ露出する工程は、上記導電性薄膜凹状ストリンガを、５０℃の３％水酸化テトラメチルアンモニウム溶液（重量比）に２０秒間露出させる工程を含むことが好ましい。
上記構成によれば、上記凹状ストリンガをより確実に除去することができる。
さらに、本発明に係る除去方法においては、上記導電性薄膜凹状ストリンガを水酸化テトラメチルアンモニウム溶液に露出させる工程の前に、上記導電性薄膜凹状ストリンガを希釈フッ化水素（ＨＦ）酸に露出させる工程をさらに含むことが好ましい。
上記構成によれば、エッチングの妨げとなる酸化物をエッチングの前に取り除くので、上記凹状ストリンガの除去が容易となる。
さらに、本発明に係る除去方法においては、上記導電性薄膜を一様に堆積する工程は、タングステン（Ｗ）および窒化タングステン（ＷＮ）からなる群より選択される材料を堆積する工程を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、ＳＣ１エッチング液に上記凹状ストリンガを露出する工程を含むことが好ましい。
上記導電性薄膜凹状ストリンガをエッチングする工程は、ＳＣ１エッチング液に上記凹状ストリンガを露出する工程を含むことが好ましい。
上記構成によれば、一様に堆積された導電性薄膜は、タングステン（Ｗ）または窒化タングステン（ＷＮ）を含んでおり、導電性薄膜凹状ストリンガは、ＳＣ１エッチング液に露出することによりエッチングされる。したがって、上記凹状ストリンガを効率よく除去することができる。
さらに、本発明に係る除去方法においては、上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体に隣接する導電性薄膜層と、該導電性薄膜層を被覆するハードマスク層とによって作られる凹状ストリンガを形成する工程を含むことが好ましい。
上記構成によれば、ナノ構造体に隣接して形成され、ハードマスク層を含む凹状ストリンガを除去する。
さらに、本発明に係る除去方法においては、上記導電性薄膜凹状ストリンガをエッチングする工程の後に、浮動ハードマスクストリンガを形成する工程をさらに含むことが好ましい。
さらに、本発明に係る除去方法においては、上記ナノ構造体を準備する工程は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボン−ナノチューブ、ＩＩＩ−ＩＶ族化合物およびＩＩ−ＶＩ族化合物からなる群より選択される半導体コア材料を有するナノ構造体を準備する工程を含むことが好ましい。
上記構成によれば、凹状ストリンガが取り除かれた高性能なトランジスタを製造することができる。
さらに、本発明に係る除去方法においては、上記ナノ構造体を準備する工程は、Ｓｉコアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有するコア−シェル（ＣＳ）ナノ構造体を準備する工程を含み、上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体に隣接するＳｉ含有絶縁層、および該Ｓｉ含有絶縁層を被覆する導電性薄膜層を形成する工程を含み、上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜のエッチングの後に、上記Ｓｉ含有絶縁層をエッチングする工程を含むことが好ましい。
また、本発明に係る除去方法においては、上記ハードマスクの選択領域を異方性プラズマエッチングでする工程は、上記ハードマスク上にパターン形成されたフォトレジストマスクを形成する工程と、上記ハードマスクの露出領域をエッチングして、エッチングした領域の下部にある導電性薄膜を露出させる工程とを含み、上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜の露出領域をエッチングして、下部にあるＳｉ含有絶縁層を露出させる工程と、上記Ｓｉ含有絶縁層の露出領域をエッチングする工程とを含む、ことが好ましい。
上記構成によれば、ＳｉコアとＳｉ含有絶縁性シェルとを有するコア−シェルナノ構造体を含み、複数の層を含む凹状ストリンガが形成されても、当該ストリンガが除去されたＣＳナノワイヤトランジスタを製造することができる。
さらに、本発明に係る除去方法においては、上記ナノ構造体を準備する工程は、Ｓｉコアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、該Ｓｉ含有絶縁性シェルを被覆する金属含有導電性シェルとを有するコア−シェル−シェル（ＣＳＳ）ナノ構造体を準備する工程を含み、上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体コアに隣接するＳｉ含有絶縁体層、該Ｓｉ含有絶縁体を被覆する導電性薄膜層、および該Ｓｉ含有絶縁体層を被覆する金属含有導電層を形成する工程を含み、上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜のエッチングの後に、上記金属含有導電層およびＳｉ含有絶縁層をエッチングする工程を含むことが好ましい。
また、本発明に係る除去方法においては、上記ハードマスクの選択領域を異方性プラズマエッチングする工程は、パターン形成されたフォトレジストマスクを、上記ハードマスク上に形成する工程と、ハードマスクの露出領域をエッチングして、エッチングした領域の下部にある導電性薄膜を露出さる工程と、を含み、上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜の露出領域をエッチングして、下部にあるナノ構造体金属含有層を露出させる工程と、上記金属含有層の露出領域をエッチングし、下部にあるＳｉ含有絶縁層を露出さる工程と、上記Ｓｉ含有絶縁層の露出領域をエッチングする工程と、を含むことが好ましい。
上記構成によれば、Ｓｉコアと、Ｓｉ含有絶縁性シェルと、金属含有伝導性シェルとを有するコア−シェル−シェルナノ構造体を含み、複数の層を含む凹状ストリンガが形成されても、当該ストリンガが除去されたＣＳＳナノワイヤトランジスタを製造することができる。
さらに、本発明に係る除去方法においては、上記ハードマスク絶縁体を堆積する工程は、テトラエトキシシラン（ＴＥＯＳ）ハードマスクを堆積する工程を含むことが好ましい。
上記構成によれば、Ｓｉ材料をエッチング液から保護することができ、効率よくナノワイヤトランジスタを製造することができる。
さらに、本発明に係る除去方法においては、上記導電性薄膜を一様に堆積する工程は、ドープされたａ−Ｓｉをおよそ５０から２００ナノメータ（ｎｍ）の幅の厚さに堆積する工程を含み、上記ＴＥＯＳハードマスクを堆積する工程は、上記ＴＥＯＳハードマスクを１００ｎｍ以上の厚さに堆積する工程を含むことが好ましい。
上記構成によれば、より確実にＳｉ材料をエッチング液から保護することができる。
また、本発明に係る除去方法は、コア−シェルナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、シリコン（Ｓｉ）コアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有する円筒状のコア−シェル（ＣＳ）ナノ構造体であって、軸の外部表面が基板表面に接しているＣＳナノ構造体を準備する工程と、上記ＣＳナノ構造体上にドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する工程と、上記ａ−Ｓｉ薄膜上に二酸化シリコンハードマスク絶縁体を堆積する工程と、上記ハードマスクの選択領域を異方性プラズマエッチングする工程と、上記ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成する工程と、上記ａ−Ｓｉ薄膜により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、上記ａ−Ｓｉ薄膜凹状ストリンガをエッチングする工程と、上記ａ−Ｓｉ薄膜凹状ストリンガを除去する工程と、を含むことを特徴とする。
また、本発明に係る除去方法は、コア−シェル−シェルナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、
シリコン（Ｓｉ）コアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、該Ｓｉ含有絶縁性シェルを被覆する金属含有シェルとを有する円筒状のコア−シェル−シェル（ＣＳＳ）ナノ構造体であって、軸の外部表面が基板表面に接しているＣＳＳナノ構造体を準備する工程と、上記ＣＳＳナノ構造体上にドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する工程と、上記ａ−Ｓｉ薄膜上に二酸化シリコンハードマスク絶縁体を堆積する工程と、上記ハードマスクの選択領域を異方性プラズマエッチングする工程と、上記ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成する工程と、上記ａ−Ｓｉ薄膜により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、上記ａ−Ｓｉ薄膜凹状ストリンガをエッチングする工程と、上記ａ−Ｓｉ薄膜凹状ストリンガを除去する工程と、を含むことを特徴とする。
シリコン（Ｓｉ）コアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、該Ｓｉ含有絶縁性シェルを被覆する金属含有シェルとを有する円筒状のコア−シェル−シェル（ＣＳＳ）ナノ構造体であって、軸の外部表面が基板表面に接しているＣＳＳナノ構造体を準備する工程と、上記ＣＳＳナノ構造体上にドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する工程と、上記ａ−Ｓｉ薄膜上に二酸化シリコンハードマスク絶縁体を堆積する工程と、上記ハードマスクの選択領域を異方性プラズマエッチングする工程と、上記ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成する工程と、上記ａ−Ｓｉ薄膜により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、上記ａ−Ｓｉ薄膜凹状ストリンガをエッチングする工程と、上記ａ−Ｓｉ薄膜凹状ストリンガを除去する工程と、を含むことを特徴とする。
上記構成によれば、ＳｉコアとＳｉ含有絶縁性シェルとを有するコア−シェルナノ構造体、またはＳｉコアと、Ｓｉ含有絶縁性シェルと、金属含有伝導性シェルとを有するコア−シェル−シェルナノ構造体を含み、アモルファスＳｉゲート電極を含み、凹状ストリンガが除去されたナノワイヤトランジスタを製造する。
本発明に係るナノワイヤトランジスタの製造における凹状ストリンガの除去方法は、以上のように、絶縁性半導体コアを含む円筒状のナノ構造体であって、軸の外部表面が基板表面に接しているナノ構造体を準備する工程と、上記ナノ構造体上に導電性薄膜を一様に堆積する工程と、上記導電性薄膜上にハードマスク絶縁体を堆積する工程と、上記ハードマスクの選択領域を異方性プラズマエッチングする工程と、ナノ構造体の円筒状部分を実質的に囲む導電性薄膜ゲート電極を形成する工程と、上記導電性薄膜により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、上記導電性薄膜凹状ストリンガをエッチングする工程と、上記導電性薄膜凹状ストリンガを除去する工程と、を含む方法である。
したがって、ナノ構造体上に導電性薄膜ゲート電極が形成されており、かつ凹状ストリンガが除去されたナノワイヤトランジスタを製造することができる。そのため、ゲート電極がドレイン電極またはソース電極のいずれかに意図せずに接続されてショートしてしまうことを防止したナノワイヤトランジスタを提供できる。
上述したナノワイヤトランジスタ（ＮＷＴ）の製造方法のさらなる詳細について、以下に記す。
本発明に係るナノワイヤトランジスタ（ＮＷＴ）の製造における、凹状ストリンガを除去する方法の一実施形態について、図２〜図６に基づいて説明すれば以下の通りである。
本発明は、ゲート領域の外側にある、ナノ構造体の長手方向に沿った導電性ストリンガを除去するために開発されたプロセスである。例えばＳｉストリンガに対して、希釈して加熱した水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液を用いて、ポストプラズマ等方性ウェットエッチングが行われる。ＴＭＡＨは、（ＣＨ３）４ＮＯＨの分子式で表される４価のアンモニウム塩である。ＴＭＡＨは、シリコンのエッチング液として用いられる。ＴＭＡＨは、フォトリソグラフィープロセスにおける酸性フォトレジストの現像の際に、塩基性溶剤としても用いることができる。
ＴＭＡＨによるＳｉストリンガのエッチングを強力に妨げる、もとからある酸化物を取り除くために、まず始めに材料を５０：１のＤＩ：ＨＦ溶液に露出してもよい。同様に、Ｓｉゲートが除去されるのを避けるために、ゲートのパターン形成およびエッチングの前に、Ｓｉ材料の上にＳｉＯ２ハードマスクを堆積させてもよい。ハードマスクの側壁によって、Ｓｉストリンガの除去がわずかに難しくなる。
図２（ａ）および図２（ｂ）は、ＴＭＡＨエッチング液によって除去される前のＳｉストリンガの斜視図である。図２（ａ）は、ゲートの異方性プラズマエッチングの後であり、かつＴＭＡＨによる等方性エッチングの前の、Ｓｉストリンガを表している。ナノ構造体が、ＳｉＯ２によってパターン形成されているＳｉゲートスタックの下から延びている。ゲート領域の近くにいくつかの残りのフォトレジストがあり、ストリンガがナノ構造体の長手方向に沿って延びている。図２（ｂ）には、ナノ構造体の下に横たわって残っているＳｉおよびＳｉＯ２ストリンガがよりはっきりと示されている。
図３（ａ）から図３（ｃ）は、Ｓｉストリンガ材料のエッチングおよび除去の工程を表す断面図である。図３（ａ）においては、ゲート電極を被覆する導電性薄膜（例えば、ａ−Ｓｉ）を保護するために、ハードマスクが形成されている。図３（ｂ）は、目的の領域以外の導電性薄膜を取り除くために異方性エッチングを行った結果を示している。図３（ｃ）は、導電性薄膜ストリンガを取り除くために等方性エッチングを行った結果を表している。ある場合においては、（無害の）ハードマスク（例えば、ＳｉＯ２）が結果として残る。
上述したプロセスは、比較的厚いハードマスクを用いると特に効率的である。良好な結果が得られる標準的なゲート材料スタックは、１００ｎｍの厚さのＴＥＯＳキャップ酸化物が形成された、ｉｎ−ｓｉｔｕドープされた１００ｎｍの厚さのＳｉ薄膜である。ＴＥＯＳキャップ酸化物は、Ｓｉ材料をＴＭＡＨから保護するためのものである。
図４は、ＮＷＴの製造において、凹状ストリンガを除去するための方法を示すフローチャートである。明確化のために、番号を付したステップを順序付けて本方法を表しているが、その番号は、必ずしもステップの順番を決定するものではない。これらのステップのいくつかは、省略され、同時に行われ、または、順序を厳格に維持せずに行われるものであってもよいことは、理解されるべきである。本方法は、ステップ４００から開始する。
ステップ４０２では、軸の外部表面が基板表面に接している円筒状のナノ構造体を準備する。ナノ構造体は、絶縁半導体コアを含んでおり、中心の半導体コアと軸の外部表面とは絶縁されている。ステップ４０４では、ナノ構造体上に導電性薄膜を一様に堆積する。ステップ４０６では、導電性薄膜上にハードマスク絶縁体を堆積する。例えば、ハードマスク絶縁体は、テトラエトキシシラン（ＴＥＯＳ）であることができる。しかしながら、他の周知のハードマスク材料（例えば、窒化ケイ素）であってもよい。ステップ４０８では、ハードマスクの選択領域に対して、異方性プラズマエッチングを行う。ステップ４１０では、ナノ構造体の円筒状部分を実質的に囲う導電性薄膜ゲート電極を形成する。ステップ４１２では、導電性薄膜凹状ストリンガを、ナノ構造体の軸の外部表面に隣接して形成する。ストリンガは、導電性薄膜から作られる。ステップ４１４では、導電性薄膜凹状ストリンガをエッチングし、これはステップ４１６において取り除かれる。凹状ストリンガを除去した後に、ソース領域、ドレイン領域およびゲート領域を稼動させるため、ならびにこれらの電極につながった電気接続を形成するために、従来のＮＷＴプロセスを行うことができる。
一態様において、ステップ４０４における導電性薄膜の一様な堆積は、ドープされたアモルファスシリコン（ａ−Ｓｉ）の堆積を含んでいる。ステップ４１４における導電性薄膜凹状ストリンガのエッチングは、導電性薄膜凹状ストリンガを希釈ＴＭＡＨ溶液に露出することが含まれている。例えば、ステップ４１４では、凹状ストリンガを、５０℃の３％（重量比）ＴＭＡＨに２０秒間露出するものであってよい。別の態様においては、導電性薄膜凹状ストリンガをＴＭＡＨに露出する前に、ステップ４１３において、希釈したフッ化水素（ＨＦ）酸に導電性薄膜凹状ストリンガを露出する。別の態様においては、ステップ４０４における導電性薄膜の一様な堆積は、ドープされたａ−Ｓｉをおよそ５０から２００ナノメータ（ｎｍ）の幅の厚さに堆積することを含んでいる。ステップ４０６におけるＴＥＯＳハードマスクの堆積は、１００ｎｍ以上の厚さにＴＥＯＳハードマスクを堆積することを含んでいる。
または、ステップ４０４では、タングステン（Ｗ）または窒化タングステン（ＷＮ）のいずれかの導電性薄膜を堆積する。次いで、ステップ４１４における導電性薄膜凹状ストリンガのエッチングは、導電性薄膜凹状ストリンガを、ＳＣ１エッチング液に露出する。
一態様において、ステップ４１２における導電性薄膜凹状ストリンガの形成は、ナノ構造体に隣接している導電性薄膜層と、導電性薄膜層上に形成されているハードマスク層とから作られる凹状ストリンガの形成を含んでいる（図３（ｂ）参照）。別の態様においては、ステップ４１４における導電性薄膜凹状ストリンガのエッチングの後に、ステップ４１８において、浮動ハードマスクストリンガが形成される。
第一の形態においては、ステップ４０２で準備されるナノ構造体は、例えば、Ｓｉ、ゲルマニウム（Ｇｅ）、カーボンナノチューブ、ＩＩＩ−ＩＶ族化合物またはＩＩ−ＶＩ族化合物などの材料から作られる半導体コア材料を有するナノ構造体である。
第二の形態においては、ステップ４０２では、Ｓｉコアと、Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有するコア−シェル（ＣＳ）ナノ構造体を準備する。次いで、ステップ４１２における導電性薄膜凹状ストリンガの形成では、ナノ構造体に隣接しているＳｉ含有絶縁層、およびＳｉ含有絶縁層を被覆する導電性薄膜層を形成する。ステップ４１４における導電性薄膜凹状ストリンガのエッチングでは、導電性薄膜のエッチングの後に、Ｓｉ含有絶縁層をエッチングする。
ＣＳナノ構造体の例を続けると、ステップ４０８におけるハードマスクの選択領域の異方性プラズマエッチングには、サブステップが含まれる。ステップ４０８ａにおいて、パターン形成されたフォトレジストマスクをハードマスク上に形成する。ステップ４０８ｂにおいて、ハードマスクの露出した領域をエッチングし、その領域の下部にある導電性薄膜を露出させる。導電性薄膜凹状ストリンガのエッチングには、以下のサブステップが含まれる。ステップ４１４ｄにおいて、導電性薄膜の露出した領域をエッチングし、その下にあるＳｉ含有絶縁層を露出させる。ステップ４１４ｅにおいて、Ｓｉ含有絶縁層の露出した領域をエッチングする。
第三の形態においては、Ｓｉコアと、Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、Ｓｉ含有絶縁性シェルを被覆する金属含有導電性シェルとを有するコア−シェル−シェル（ＣＳＳ）ナノ構造体を準備する。ステップ４１２における導電性薄膜凹状ストリンガの形成では、ナノ構造体コアに隣接しているＳｉ含有絶縁層、Ｓｉ含有絶縁体を被覆する導電性薄膜層、およびＳｉ含有絶縁層を被覆する金属含有導電層を形成する。次いで、ステップ４１４における導電性薄膜凹状ストリンガのエッチングでは、導電性薄膜のエッチングの後に、金属含有導電層およびＳｉ含有絶縁層をエッチングする。
ＣＳＳナノ構造体の例を続けると、ステップ４０８におけるハードマスクの選択領域の異方性プラズマエッチングには、サブステップが含まれる。ステップ４０８ａにおいて、パターン形成されたフォトレジストマスクを、ハードマスク上に形成する。ステップ４０８ｂにおいて、ハードマスクの露出した領域をエッチングし、その領域の下部にある導電性薄膜を露出させる。導電性薄膜凹状ストリンガのエッチングには、以下のサブステップが含まれる。ステップ４１４ａにおいて、導電性薄膜の露出領域をエッチングし、その領域の下部にあるナノ構造体金属含有層を露出させる。ステップ４１４ｂにおいて、金属含有層の露出領域をエッチングし、その下部にあるＳｉ含有絶縁層を露出させる。ステップ４１４ｃにおいて、Ｓｉ含有絶縁層の露出領域をエッチングする。
図には特に示されていないが、Ｓ／Ｄ領域における外部シェルの金属含有材料を除去するために、次のエッチングステップが行われるであろう。ゲートストラップ／ストリンガ材料によっては、一度の等方性エッチングによってＣＳＳナノ構造体の導電性外部シェルおよび導電性薄膜のいずれをもエッチングすることが可能である。例えば、Ｗ（タングステン）またはＷＮ（窒化タングステン）ゲートストラップ（導電性薄膜）を用いる場合には、ＳＣ１溶液（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）を使用すれば、導電性外部シェルおよびゲートストラップのいずれに対しても作用を及ぼすことができる。次いで、内部シェル（Ｓｉ含有絶縁体）は、Ｓ／Ｄ領域を被覆している領域においてエッチングされる。次いで、適当なドーピングプロセスを行うことによってＳ／Ｄ領域を完成させることができる。
図５は、コア−シェルＮＷＴの製造において凹状ストリンガを除去する方法の第一の形態を示すフローチャートである。本方法は、ステップ５００から始まる。ステップ５０２において、Ｓｉコアと、Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有する円筒状ＣＳナノ構造体を準備する。ＣＳナノ構造体は、軸の外部表面が基板表面に接している。ステップ５０４において、ＣＳナノ構造体上に、ドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する。ステップ５０６において、導電性（ａ−Ｓｉ）薄膜上に、二酸化シリコンハードマスク絶縁体を堆積する。ステップ５０８において、ハードマスクの選択領域を異方性プラズマエッチングする。ステップ５１０において、ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成する。ステップ５１２において、ａ−Ｓｉ薄膜から作られており、かつナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する。ステップ５１４において、ａ−Ｓｉ薄膜凹状ストリンガをエッチングする。ステップ５１６において、ａ−Ｓｉ薄膜凹状ストリンガを除去する。
図６は、コア−シェル−シェルＮＷＴの製造において凹状ストリンガを除去する方法の第二の形態を示すフローチャートである。本方法は、ステップ６００から始まる。ステップ６０２において、Ｓｉコアと、Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、Ｓｉ含有絶縁性シェルを被覆する金属含有シェルとを有する円筒状ＣＳＳナノ構造体を準備する。ＣＳＳナノ構造体は、軸の外部表面が基板表面に接している。ステップ６０４において、ＣＳＳナノ構造体上に、ドープされたａ−Ｓｉ薄膜を一様に堆積する。ステップ６０６において、ａ−Ｓｉ薄膜上に、二酸化シリコンハードマスク絶縁体を堆積する。ステップ６０８において、ハードマスクの選択領域を異方性プラズマエッチングする。ステップ６１０において、ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成する。ステップ６１２において、ａ−Ｓｉ薄膜から作られており、かつナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する。ステップ６１４において、ａ−Ｓｉ薄膜凹状ストリンガをエッチングする。ステップ６１６において、ａ−Ｓｉ薄膜凹状ストリンガを除去する。
本方法は、ＮＷＴの製造において意図せずに形成される導電性薄膜凹状ストリンガを除去する方法を提供する。本発明を説明するための例として、ある特別なナノ構造体、材料および特定のプロセス順序が示されている。なお本発明は、以上の説明に用いた各構成に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、電子デバイスおよびディスプレイなどに好適に用いることができるナノワイヤトランジスタを製造する方法を提供することができる。
Claims (16)
- ナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、
絶縁性半導体コアを含む円筒状のナノ構造体であって、軸の外部表面が基板表面に接しているナノ構造体を準備する工程と、
上記ナノ構造体上に導電性薄膜を一様に堆積する工程と、
上記導電性薄膜上にハードマスク絶縁体を堆積する工程と、
上記ハードマスク絶縁体によって覆われていない上記導電性薄膜を異方性プラズマエッチングすることによって、上記ナノ構造体の円筒状部分を実質的に囲む導電性ゲート電極を形成するとともに、上記異方性プラズマエッチングで残った上記導電性薄膜の残渣により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、
上記導電性薄膜凹状ストリンガをエッチングして、上記導電性薄膜凹状ストリンガを除去する工程と、を含むことを特徴とするストリンガを除去する方法。 - 上記導電性薄膜を一様に堆積する工程は、ドープされたアモルファスシリコン（ａ−Ｓｉ）を堆積する工程を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、希釈した水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液に上記凹状ストリンガを露出させる工程を含むことを特徴とする請求項１に記載の方法。 - 上記導電性薄膜凹状ストリンガを希釈した水酸化テトラメチルアンモニウム溶液へ露出する工程は、上記導電性薄膜凹状ストリンガを、５０℃の３％水酸化テトラメチルアンモニウム溶液（重量比）に２０秒間露出させる工程を含むことを特徴とする請求項２に記載の方法。
- 上記導電性薄膜凹状ストリンガを水酸化テトラメチルアンモニウム溶液に露出させる工程の前に、上記導電性薄膜凹状ストリンガを希釈フッ化水素（ＨＦ）酸に露出させる工程をさらに含むことを特徴とする請求項２に記載の方法。
- 上記導電性薄膜を一様に堆積する工程は、タングステン（Ｗ）および窒化タングステン（ＷＮ）からなる群より選択される材料を堆積する工程を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、ＳＣ１エッチング液に上記凹状ストリンガを露出する工程を含むことを特徴とする請求項１に記載の方法。 - 上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体に隣接する導電性薄膜層と、該導電性薄膜層を被覆するハードマスク層とによって作られる凹状ストリンガを形成する工程を含むことを特徴とする請求項１に記載の方法。
- 上記導電性薄膜凹状ストリンガをエッチングして、浮動ハードマスクストリンガを形成する工程をさらに含むことを特徴とする請求項６に記載の方法。
- 上記ナノ構造体を準備する工程は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボン−ナノチューブ、ＩＩＩ−ＩＶ族化合物およびＩＩ−ＶＩ族化合物からなる群より選択される半導体コア材料を有するナノ構造体を準備する工程を含むことを特徴とする請求項１に記載の方法。
- 上記ナノ構造体を準備する工程は、Ｓｉコアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有するコア−シェル（ＣＳ）ナノ構造体を準備する工程を含み、
上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体に隣接するＳｉ含有絶縁層、および該Ｓｉ含有絶縁層を被覆する導電性薄膜層を形成する工程を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜のエッチングの後に、上記Ｓｉ含有絶縁層をエッチングする工程を含むことを特徴とする請求項１に記載の方法。 - 上記ハードマスクの選択領域を異方性プラズマエッチングでする工程は、上記ハードマスク上にパターン形成されたフォトレジストマスクを形成する工程と、上記ハードマスクの露出領域をエッチングして、エッチングした領域の下部にある導電性薄膜を露出させる工程とを含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜の露出領域をエッチングして、下部にあるＳｉ含有絶縁層を露出させる工程と、上記Ｓｉ含有絶縁層の露出領域をエッチングする工程とを含む、ことを特徴とする請求項９に記載の方法。 - 上記ナノ構造体を準備する工程は、Ｓｉコアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、該Ｓｉ含有絶縁性シェルを被覆する金属含有導電性シェルとを有するコア−シェル−シェル（ＣＳＳ）ナノ構造体を準備する工程を含み、
上記導電性薄膜凹状ストリンガを形成する工程は、上記ナノ構造体コアに隣接するＳｉ含有絶縁層、該Ｓｉ含有絶縁層を被覆する導電性薄膜層、および該Ｓｉ含有絶縁層を被覆する金属含有導電層を形成して、上記導電性薄膜層の下に上記金属含有導電層を形成するとともに、当該金属含有導電層の下にＳｉ含有絶縁層を形成する工程を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、上記導電性薄膜のエッチングの後に、上記金属含有導電層およびＳｉ含有絶縁層をエッチングする工程を含むことを特徴とする請求項１に記載の方法。 - 上記ハードマスクの選択領域を異方性プラズマエッチングする工程は、
パターン形成されたフォトレジストマスクを、上記ハードマスク上に形成する工程と、ハードマスクの露出領域をエッチングして、エッチングした領域の下部にある導電性薄膜を露出さる工程と、を含み、
上記導電性薄膜凹状ストリンガをエッチングする工程は、
上記導電性薄膜の露出領域をエッチングして、下部にあるナノ構造体金属含有層を露出させる工程と、上記金属含有層の露出領域をエッチングし、下部にあるＳｉ含有絶縁層を露出さる工程と、上記Ｓｉ含有絶縁層の露出領域をエッチングする工程と、を含むことを特徴とする請求項１１に記載の方法。 - 上記ハードマスク絶縁体を堆積する工程は、テトラエトキシシラン（ＴＥＯＳ）ハードマスクを堆積する工程を含むことを特徴とする請求項１に記載の方法。
- 上記導電性薄膜を一様に堆積する工程は、ドープされたａ−Ｓｉをおよそ５０から２００ナノメータ（ｎｍ）の幅の厚さに堆積する工程を含み、
上記ＴＥＯＳハードマスクを堆積する工程は、上記ＴＥＯＳハードマスクを１００ｎｍ以上の厚さに堆積する工程を含むことを特徴とする請求項１３に記載の方法。 - コア−シェルナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、
シリコン（Ｓｉ）コアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルとを有する円筒状のコア−シェル（ＣＳ）ナノ構造体であって、軸の外部表面が基板表面に接しているＣＳナノ構造体を準備する工程と、
上記ＣＳナノ構造体上にドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する工程と、
上記ａ−Ｓｉ薄膜上に二酸化シリコンハードマスク絶縁体を堆積する工程と、
上記二酸化シリコンハードマスク絶縁体によって覆われていない上記アモルファスＳｉ（ａ−Ｓｉ）薄膜を異方性プラズマエッチングすることによって、上記ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成するとともに、上記異方性プラズマエッチングで残った上記ａ−Ｓｉ薄膜の残渣により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、
上記ａ−Ｓｉ薄膜凹状ストリンガをエッチングして、上記ａ−Ｓｉ薄膜凹状ストリンガを除去する工程と、を含むことを特徴とするストリンガを除去する方法。 - コア−シェル−シェルナノワイヤトランジスタ（ＮＷＴ）を製造するときに、凹状ストリンガを除去する方法であって、
シリコン（Ｓｉ）コアと、該Ｓｉコアを被覆するＳｉ含有絶縁性シェルと、該Ｓｉ含有絶縁性シェルを被覆する金属含有シェルとを有する円筒状のコア−シェル−シェル（ＣＳＳ）ナノ構造体であって、軸の外部表面が基板表面に接しているＣＳＳナノ構造体を準備する工程と、
上記ＣＳＳナノ構造体上にドープされたアモルファスＳｉ（ａ−Ｓｉ）薄膜を一様に堆積する工程と、
上記ａ−Ｓｉ薄膜上に二酸化シリコンハードマスク絶縁体を堆積する工程と、
上記二酸化シリコンハードマスク絶縁体によって覆われていない上記アモルファスＳｉ（ａ−Ｓｉ）薄膜を異方性プラズマエッチングすることによって、上記ナノ構造体の円筒状部分を実質的に囲むａ−Ｓｉ薄膜ゲート電極を形成するとともに、上記異方性プラズマエッチングで残った上記ａ−Ｓｉ薄膜の残渣により作られており、かつ上記ナノ構造体の軸の外部表面に隣接する凹状ストリンガを形成する工程と、
上記ａ−Ｓｉ薄膜凹状ストリンガをエッチングして、上記ａ−Ｓｉ薄膜凹状ストリンガを除去する工程と、を含むことを特徴とするストリンガを除去する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/732,675 US7935599B2 (en) | 2007-04-04 | 2007-04-04 | Nanowire transistor and method for forming same |
| US11/732,675 | 2007-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008258622A JP2008258622A (ja) | 2008-10-23 |
| JP5117906B2 true JP5117906B2 (ja) | 2013-01-16 |
Family
ID=39827320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008090984A Expired - Fee Related JP5117906B2 (ja) | 2007-04-04 | 2008-03-31 | ナノワイヤトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7935599B2 (ja) |
| JP (1) | JP5117906B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7816275B1 (en) * | 2009-04-03 | 2010-10-19 | International Business Machines Corporation | Gate patterning of nano-channel devices |
| US8389416B2 (en) | 2010-11-22 | 2013-03-05 | Tokyo Electron Limited | Process for etching silicon with selectivity to silicon-germanium |
| JP2012244088A (ja) * | 2011-05-24 | 2012-12-10 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
| CN103730366B (zh) * | 2012-10-16 | 2018-07-31 | 中国科学院微电子研究所 | 堆叠纳米线mos晶体管制作方法 |
| US10121861B2 (en) * | 2013-03-15 | 2018-11-06 | Intel Corporation | Nanowire transistor fabrication with hardmask layers |
| KR20160103607A (ko) * | 2015-02-24 | 2016-09-02 | 한국과학기술원 | 플라즈마파 트랜지스터 성능 향상 방법 |
| US10259704B2 (en) | 2016-04-07 | 2019-04-16 | Regents Of The University Of Minnesota | Nanopillar-based articles and methods of manufacture |
| US9673199B1 (en) | 2016-06-21 | 2017-06-06 | International Business Machines Corporation | Gate cutting for a vertical transistor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151390A (ja) * | 1992-11-13 | 1994-05-31 | Sony Corp | ドライエッチングの後処理方法 |
| US6027967A (en) * | 1997-07-03 | 2000-02-22 | Micron Technology Inc. | Method of making a fin-like stacked capacitor |
| US6664196B1 (en) * | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| US7029959B1 (en) * | 2003-05-06 | 2006-04-18 | Advanced Micro Devices, Inc. | Source and drain protection and stringer-free gate formation in semiconductor devices |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US7271106B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Critical dimension control for integrated circuits |
| JP2006128233A (ja) * | 2004-10-27 | 2006-05-18 | Hitachi Ltd | 半導体材料および電界効果トランジスタとそれらの製造方法 |
-
2007
- 2007-04-04 US US11/732,675 patent/US7935599B2/en not_active Expired - Fee Related
-
2008
- 2008-03-31 JP JP2008090984A patent/JP5117906B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20080248642A1 (en) | 2008-10-09 |
| US7935599B2 (en) | 2011-05-03 |
| JP2008258622A (ja) | 2008-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080827 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080827 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |