JP2006128233A - 半導体材料および電界効果トランジスタとそれらの製造方法 - Google Patents

半導体材料および電界効果トランジスタとそれらの製造方法 Download PDF

Info

Publication number
JP2006128233A
JP2006128233A JP2004311719A JP2004311719A JP2006128233A JP 2006128233 A JP2006128233 A JP 2006128233A JP 2004311719 A JP2004311719 A JP 2004311719A JP 2004311719 A JP2004311719 A JP 2004311719A JP 2006128233 A JP2006128233 A JP 2006128233A
Authority
JP
Japan
Prior art keywords
insulating film
silicon
semiconductor
substrate
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004311719A
Other languages
English (en)
Inventor
Shinichi Saito
慎一 斎藤
Tadashi Arai
唯 新井
Narimoto Boku
成基 朴
Toshiyuki Mine
利之 峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2004311719A priority Critical patent/JP2006128233A/ja
Priority to US11/072,414 priority patent/US7109072B2/en
Publication of JP2006128233A publication Critical patent/JP2006128233A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/701—Integrated with dissimilar structures on a common substrate
    • Y10S977/723—On an electrically insulating substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/937—Single electron transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】金属粒子を核として結晶成長を行い形成するシリコン・ワイヤは、金属汚染の課題がある。
【解決手段】リソグラフィーとエッチングという通常のシリコン・プロセスを用いて、ＳＯI基板に対し、リソグラフィーを用いた加工とフッ酸によるウェット・エッチングを行うことで、シリコン・ブリッジを形成する。その後、高温で熱酸化膜を形成し、良質なゲート絶縁膜を形成することが望ましい。また、引き続き、同軸上のゲート電極まで形成することが望ましい。然る後に、シリコン・ブリッジの橋の部分のシリコンをレジスト膜中に埋めた後に、橋げた上部のシリコンを除去する。然る後に、レジスト膜中に埋めたシリコン・ワイヤを回収することで、フッ酸溶液中にシリコン・ワイヤを分散させることなく、シリコン・ワイヤを回収し、シリコン・ワイヤ４をチャネル部として用いたトランジスタを形成する。
【選択図】図１

Description

本発明は電界効果トランジスタ及びその製造方法に関し、特に、チャネル部に用いる材料として、ワイヤ形状の半導体を用いることで、フレキシブルなプラスチック基板を含む任意の基板上に作製可能な電界効果トランジスタ、及び、その製造方法、及び、そのワイヤ形状の半導体、及び、その製造方法に関するものである。
現代の情報化社会ではありとあらゆるところに半導体が用いられている。たとえば、パーソナル・コンピュータや携帯電話はもちろんのこと、フラット・パネル・ディスプレィ、ハード・ディスク内臓ＤＶＤレコーダ、デジタル・ビデオ・カメラなどに代表されるデジタル家電など至る所に半導体が用いられている。このように、情報処理が従来の枠組みを超えて、我々の社会に浸透してく、いわゆるユビキタス社会への潮流はとどまる所を知らず、今後もその流れはますます加速していくものと考えられている。そのための基盤技術としては、単なるソフト・ウェアの開発では不十分であり、これまで以上に多種多様な使用環境に適合する新規なデバイス技術の開発が不可欠である。たとえば、新聞や本のように自由自在に曲げることのできる電子ペーパの実現には、プラスチック基板上にトランジスタを作製するという従来の技術とは全く異なる新しい技術が必要となる。他の例としては、すべての商品の在庫管理を行い、スーパーマーケットなどでたくさんの商品の会計を一瞬のうちに処理するためには、電波で情報を飛ばすことのできるＲＦ−ＩＤ（Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグを安価に大量に作製する必要がある。
また別の応用例として、壁全面に作製することのできるディスプレィを実現するためには、印刷技術で大面積にトランジスタを形成する方法が求められる。これが実現できれば、自宅にいたままにして、あたかも世界中を旅しているような臨場感を実現することも夢ではない。また、音楽再生機器などを衣服上に作製するためには、自在に曲げることができ、雨や風などへの耐久性の優れたウェアラブル・トランジスタが不可欠である。ウェアラブル・トランジスタを安価に集積化することができれば、たとえば、Ｔシャツの絵柄が動くといったことも実現できる上、衣服だけでなく、眼鏡や究極的にはコンタクト・レンズにトランジスタを入れて情報画像を表示するといったことも実現可能と考えられる。
このように任意の基板や壁などに集積可能なトランジスタをフレキシブル・トランジスタと呼ぶ。フレキシブル・トランジスタには、上述のように全く新しい応用分野が期待されている。
フレキシブル・トランジスタの代表例としては、有機トランジスタを挙げることができる。有機トランジスタとは、ポリチオフェンやペンタセンに代表される有機半導体をチャネル材料に用いた電界効果トランジスタのことである。有機トランジスタは、溶液状態の有機半導体を用いて、インクジェット・プリンタやロール・トゥ・ロールなどの印刷法でプラスチック基板上に作製することができる。
しかしながら、これらの有機半導体では、移動度が低いため、期待されている応用分野に要求される性能を達成するのが困難であるという問題がある。有機半導体の移動度は、近年の材料開発の進歩によって飛躍的に増大したというものの、蒸着法で作製した単結晶のペンタセンでさえ、１ｃｍ２/Ｖｓ程度である。加えて、蒸着法で作製する場合は、基板の全面に有機半導体が付着してしまうため素子分離を行うことが困難であるなどの問題があり、フレキシブルなプラスチック基板にトランジスタを作製する方法としては不向きである。蒸着法より適した作成方法である印刷法によるトランジスタの開発も進められているが、この場合には、有機半導体を単結晶化することが困難なため移動度は一桁から二桁以上低下し、最高でも０.１ ｃｍ２/Ｖｓ程度である。一方、電子ペーパの表示素子として有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）材料を用いた場合、１０ｃｍ２/Ｖｓ程度の移動度が要求される。また、ＲＦ−ＩＤタグとして、周波数としてはそれほど高くない１３.５６ＭＨｚ帯を用いる場合でさえ、１０ｃｍ２/Ｖｓ程度の移動度が要求される。従って、有機半導体の移動度では期待されている応用分野での要求性能を満たすことは困難である。
このように有機半導体の移動度が低い理由は、材料の基本的な性質に由来している。すなわち、有機半導体ではキャリアとなる電子やホールと格子振動となるフォノンの結合が強く、キャリアがフォノンによって強く散乱されるために移動度が低くなるのである。これに加えて、強い電子（ホール）・格子相互作用は、ポーラロンやバイポーラロンといった準粒子状態を形成し、キャリアの有効質量が重くなり、有効質量増大の効果も移動度を低下させる。これは、定性的には重いものは動きにくいということを表しているため、本質的に解決することが困難である。その結果、たとえ単結晶状態の有機半導体を作れたとしてもその移動度は１０ｃｍ２/Ｖｓ程度を達成するのは困難であると考えられている。さらに、単結晶状態は非常に理想的な状態であり、現実的に有機半導体を実用化する場合、有機半導体全体を単結晶化することは困難であるという問題がある。単結晶でない多結晶やアモルファスの状態では、粒界をキャリアが通過する際に大きな抵抗を生じるため、多結晶状態の移動度と比べて、移動度が低い。これは、種々の蒸着法や溶液法で作製した半導体に共通の問題であり、たとえば、液晶ディスプレーの駆動に用いるトランジスタとしては、多結晶状態のＳiが用いられており、その多結晶状態のＳｉの移動度は、ＬＳＩに用いられる単結晶状態のＳiの移動度と比べて一桁程度低い。このように有機半導体は、材料固有の性質、及び、製膜方法によって低い移動度となってしまうため、実用化が困難である。有機半導体には、移動度が低いという問題だけではなく、大気中でのデバイス特性の劣化が激しいなど信頼性の面でも多くの課題を有している。
このような有機半導体の現状とフレキシブル・トランジスタへの期待から、有機半導体を用いることなく、無機半導体をチャネル材料に用いてフレキシブル・トランジスタを実現する試みがある。
その代表的な方法のひとつが多結晶シリコン・チップの転写法による作製である。これは、ガラス基板上に多結晶シリコンをチャネル材料として用いたトランジスタを集積化させたチップを作製し、その後、そのチップをガラス基板から剥離し、プラスチック基板上につけるという作製方法である。この転写法によるとガラス基板上に作製した多結晶シリコンと同等の性能をプラスチック基板上に作製したチップによって実現することができる。フレキシブル・プラスチック基板上に素子を集積化するためには、温度を高温にすることが出来ないなどの問題があるが、この転写法によると、多結晶シリコン・トランジスタは、ガラス基板上で作製できるため、５００℃程度の比較的高温のプロセスを用いることができるという利点がある。その結果、トランジスタのチャネル移動度として１０ｃｍ２/Ｖｓ程度を達成することができる。しかしながら、ガラス基板上に多結晶シリコン・トランジスタを作製する行程は、リソ・グラフィーによる加工などを多用するため、プロセス・コストが非常に高いという問題がある。プロセス・コストの増大は、フレキシブル・トランジスタへの応用という観点からは致命的な問題である。
たとえば、電子ペーパーの本格的な普及のためには、紙と同程度に安い値段で作製する必要がある。また、ＲＦ−ＩＤタグなど用途には、使い捨てにできるほど安価なプロセスでデバイスを作製する必要がある。従って、フレキシブル・トランジスタは転写法ではなく、印刷法で作製することが望ましい。加えて、壁一面にディスプレー・デバイスを作成するなどの大面積用途には、ガラス基板上にトランジスタを作製する転写法では限界があるため、極めて困難である。従って、転写法によるプラスチック基板上の多結晶シリコンのチップでは、性能面では有機半導体よりも優れているものの、コスト面と大面積化という点でフレキシブル・トランジスタへの要求を十分に達成できない。また、性能面でも多結晶シリコンを用いているため、単結晶のシリコンを用いたＬＳＩ並みの性能を発揮することはできない。
無機半導体を用いた別の方法として、シリコン・ナノ・ワイヤをチャネル材料に用いる方法が知られている。非特許文献１には、プラスチック基板上にシリコン・ナノ・ワイヤによる電界効果トランジスタを開示している。シリコン・ナノ・ワイヤとは、直径が数ｎｍから数十ｎｍ程度で、長さが数十μｍ程度以上のワイヤ形状をした単結晶シリコンのことである。界面活性剤などを用いると、このシリコン・ナノ・ワイヤを溶液中に分散させることができる。その結果、印刷法によってプラスチック基板上にシリコン・ナノ・ワイヤを用いた電界効果トランジスタを集積化することが可能である。シリコン・ナノ・ワイヤの結晶構造は単結晶になっているため、シリコン・ナノ・ワイヤを用いた電界効果トランジスタのチャネル移動度は通常のＬＳＩに用いる単結晶シリコンと同等の１００ｃｍ２/Ｖｓ程度を達成することができる。従って、シリコン・ナノ・ワイヤを用いた電界効果トランジスタは、上述の様々な用途に期待されているフレキシブル・トランジスタに要求される高移動度を満足させることができるため、極めて有望なデバイスであると言える。加えて、シリコン・ナノ・ワイヤを用いた電界効果トランジスタを実用化するためには、従来のＬＳＩで培われたシリコン・トランジスタの知見をフレキシブル・トランジスタという新しい用途に活かすことができるという利点がある。
シリコン・ナノ・ワイヤの魅力は、他にもある。周知のように、通常のＬＳＩに用いられるシリコン基板は、その厚さは５００μｍ程度もあるのに対し、トランジスタのチャネルとして有効に使われている領域はせいぜい１００ｎｍ以下であり、チャネルの反転層に至っては、基板表面から数ｎｍの程度しか使われていない。従って、シリコン基板のほとんどは単なる支持基板として使われている。チャネルの形成に必要なシリコン層を５ｎｍ程度とすれば、実に１/１００，０００しか有効に活用されていない。これに対して、シリコン・ナノ・ワイヤは支持基板としてフレキシブルなプラスチック基板を利用することが可能であり、数ｎｍから数十ｎｍ程度の太さのシリコン・ナノ・ワイヤによるトランジスタは、チャネルの形成に必要なシリコンを限りなく有効に活用している。従って、資源の有効活用といった視点からみても魅力的なデバイスである。
シリコン・ナノ・ワイヤを作製するためには、ナノ・テクノロジーを駆使した方法が知られている。まず、直径数ｎｍ程度の金や銀などの金属ナノ粒子を用意し、それをガラスなどの基板上に分散させたサンプルを用意する。次に、化学的気相蒸着法を用いて、モノ・シラン・ガスの雰囲気中にサンプルを入れると、金属ナノ粒子を核として、単結晶のシリコン・ナノ・ワイヤが成長する。このように、いわゆるボトム・アップ的なプロセスを用いることで、原子・分子のレベルの化学反応から、シリコン・ナノ・ワイヤといったナノ・メータ・スケールの材料を回収することができる。最終的には、トランジスタや集積回路というマクロなデバイスを組み立てるため、シリコン・ナノ・ワイヤによるトランジスタは、ボトム・アップ的なプロセスとトップ・ダウン的なプロセスの融合と見なすことができる。
上述のナノ・ワイヤ構造を用いた電界効果トランジスタは、ナノ・ワイヤ材料としてシリコンに限定されるものではない。実際、ゲルマニウムやＩｎＰなどの化合物半導体を用いたナノ・ワイヤをチャネル材料に用いた場合でも、シリコン・ナノ・ワイヤと同様に電界効果トランジスタを動作させることができることが知られている。また、必ずしも無機物でこのような１次元的なワイヤ構造をつくる必要もなく、たとえば、純粋な有機物質であるカーボン・ナノ・チューブをチャネル材用に用いた場合にも、トランジスタの移動度が高いことが知られている。将来的に．大量かつ高品質のカーボン・ナノ・チューブを入手できれば、シリコン・ナノ・ワイヤと同様のプロセスで、カーボン・ナノ・チューブによるフレキシブル・デバイスを作製することができるであろう。
また、ワイヤ構造は必ずしも直径がナノ・メートル・スケールである必要がなく、ボトム・アップ的なプロセスを用いず、トップ・ダウン的なプロセスを用いても良いことも知られている。非特許文献２には、リソ・グラフィーを用いて、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板のシリコン層を、幅数μｍ程度で長さ数十μｍ程度のワイヤ形状に加工したのちフッ酸を用いて、ＢＯＸ層のＳiＯ２を除去することで、シリコン・ワイヤをリフト・オフすることによって、シリコン・ワイヤを形成する方法が開示されている。このように、トップ・ダウン的に作製したシリコン・ワイヤは、ボトム・アップ的に作製したシリコン・ナノ・ワイヤと比べて太い場合が多いが、チャネル移動度はワイヤの材料とワイヤの結晶性で決まっており、ワイヤの太さには大きく依存しないため、どちらを用いてもフレキシブル・デバイスの特性として十分な性能を発揮できる。
２００３年 ネイチャー、ボリューム４２５、２７４頁(Ｎature,Vol.425,p.274(2003))
２００４年 アプライド フィジックス レター、ボリューム８４、５３９８頁(Applied Physics Letter,Vol.84,p.5398(2004))
上述のようにシリコン・ワイヤをチャネル材料とするトランジスタ（以下、シリコン・ワイヤ・トランジスタという。）は、フレキシブル・デバイスへの応用に大変有望である。しかしながら、実際に、シリコン・ワイヤ・トランジスタを実用化するためには、多くの課題がある。
上述の金属ナノ粒子を用いたボトム・アップ・プロセスによるシリコン・ナノ・ワイヤの形成で問題になるのは、金属汚染である。周知のように、シリコン・プロセスでは、高度に汚染を管理する必要がある。これは、シリコンによる電界効果トランジスタの特性が不純物濃度によって決まっており、不純物濃度のバラツキはデバイス特性のバラツキに直結するからである。特性のバラツキは歩留まりにも直結する。しかしながら、金属ナノ粒子を核としてシリコン・ナノ・ワイヤを形成する以上、大量の金属汚染が起こる。特に、金などの重金属はシリコン中での拡散が早いため、重金属で汚染されているシリコン・ナノ・ワイヤを生産プロセスに持ち込み大量生産を行うことは困難である。従って、実用化のためには、金属汚染の問題を解決する必要がある。
加えて、上述の金属ナノ粒子を用いたボトム・アップ・プロセスでは、シリコン・ナノ・ワイヤの形成が、金属ナノ粒子を核として結晶成長として、確率的に起こるため、シリコン・ナノ・ワイヤの太さや長さなどの形状がそろっていないという問題がある。シリコン・ナノ・ワイヤによるトランジスタを数百万から数千万個も集積化させるためには、素子特性のバラツキを抑制する必要があるために、シリコン・ナノ・ワイヤの形状がそろっていることが望ましいことは自明である。
上述のＳＯＩ基板をリソグラフィーを用いて加工した後に、フッ酸によるリフト・オフを用いるプロセスでは、この金属汚染の問題、及び、ワイヤ形状のバラツキの問題を解消することができる。なぜなら、金属汚染のないクリーン・ルーム中で加工すれば、金属汚染が生じる余地がないし、リソグラフィーを用いた通常のシリコン・プロセスを用いて加工すれば、加工精度の範囲内で正確にワイヤ形状を設定できるからである。従って、現状では、ボトム・アップ的にシリコン・ナノ・ワイヤを形成するより、トップ・ダウン的に、数μｍからサブμｍ程度の太いシリコン・ワイヤを形成する方が、集積化の観点からは望ましい。
しかしながら、フッ酸を用いてリフト・オフを用いる場合、フッ酸溶液中に分散したシリコン・ワイヤを直接回収するのが困難である。また、水等の溶液に置換することによってシリコン・ワイヤを回収することも考えられるが、置換の工程によって、シリコン・ワイヤの回収率が減少する。さらに、置換する工程は、フッ酸を除去するために何度も希釈する必要があるので、シリコン・ワイヤの回収率は極端に減少する。また、ろ過する方法も考えられるが、フッ酸からシリコン・ナノワイヤをろ過するのに新たなフィルタ等の開発が必要である。また、ガラス基板等のフッ酸に溶解する基板にシリコン・ワイヤを配置する場合、フッ酸が完全に置換しきれずに残り、そのフッ酸によってガラス基板にダメージを与えてしまうという問題がある。
加えて、フッ酸によるリフト・オフでは、シリコン・ワイヤの周囲のＳｉＯ２をすべて除去してしまうという問題がある。シリコンの研究分野では広く知られているが、シリコンがＬＳＩへの応用で極めて成功した要因のひとつは、高温の酸化雰囲気によって、ＳｉＯ２という非常に良質の絶縁膜を形成できるという点である。シリコン表面のＳｉＯ２は、電界効果トランジスタのゲート絶縁膜として極めて高性能である。ここで、高性能という意味は、固定電荷が少なく、界面準位が小さく、シリコンとの価電子帯及び伝導帯のバンド・オフセットが大きいなどを意味する。ＬＳＩの分野では、ＳｉＯ２を用いたゲート絶縁膜に代わって、ＳｉＯ２よりも誘電率の高い高誘電率ゲート絶縁膜を用いるという研究もなされているが、その場合でさえ、ゲート絶縁膜中の欠陥密度を低減するためには、シリコンの表面には、界面層とよばれる極薄のＳｉＯ２層が不可欠であることがわかっている。フッ酸によるリフト・オフでは、このようなＳｉＯ２をすべて除去してしまうため、ゲート絶縁膜として良質なＳｉＯ２を利用することができない。シリコン・ワイヤをフッ酸でリフト・オフした後に、プラスチック基板上で、シリコン・ワイヤを酸化することも考えることはできるが、その場合、耐熱性のプラスチック基板を用いたとしても４００℃程度の温度までしか温度を上げることができないため、高品質のゲート絶縁膜を形成することができない。高品質のゲート絶縁膜として使用するためには、シリコン・ワイヤの表面を１０００℃程度の高温で熱酸化したＳｉＯ２を形成する必要があるが、フッ酸によるリフト・オフでシリコン・ワイヤを回収すると、このような高品質のＳｉＯ２を利用することができない。
また、上述のＳＯＩ基板を用いたシリコン・ワイヤの製造方法では、コストが非常に高くなるという問題もある。ＳＯＩ基板は通常のシリコン基板と比べて、はるかに高価である。上述のように、フレキシブル・トランジスタへの応用のためには、印刷プロセスなどを用いて、安価なプロセスでデバイスを作製することが不可欠である。
係る問題を鑑み、本発明の第一の目的は、金属汚染の少なく、形状を所望の形に加工できるリソグラフィーを用いたシリコン・ワイヤの製造方法において、フッ酸中にシリコン・ワイヤを分散させることのないシリコン・ワイヤの製造方法、及び、そのシリコン・ワイヤを用いたシリコン・ワイヤ・トランジスタ、及び、その製造方法を提供することにある。
本発明の第二の目的は、シリコン・ワイヤの周囲に高温で熱酸化膜を形成し、該熱酸化膜をフッ酸によって除去することなく、シリコン・ワイヤを回収するための製造方法、及び、周囲を該熱酸化膜で覆った該シリコン・ワイヤを用いたシリコン・ワイヤ・トランジスタ、及び、その製造方法を提供することである。
また、本発明の第三の目的は、ＳＯＩ基板を用いる場合と比較して、安価なプロセスでシリコン・ワイヤを製造するための方法、及び、該シリコン・ワイヤを用いたシリコン・ワイヤ・トランジスタ、及び、その製造方法を提供することである。
本発明の代表的なものの一例を示せば以下の通りである。即ち、（ａ）第１基板と、第１基板上に形成された絶縁膜と、絶縁膜上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、（ｂ）半導体層を半導体片に加工する工程と、（ｃ）前記半導体片の下部の絶縁膜の一部を除去する工程と、（ｄ）（ｃ）工程で除去された絶縁膜があった領域の半導体片の上面および下面の一部を覆い、かつ、第１基板の表面を覆うように有機材料膜を形成する工程と、（ｅ）半導体片と絶縁膜とを分離する工程と、（ｆ）有機材料膜を有機溶剤に溶解させ、半導体片と第１基板とを分離させた後、半導体片を回収する工程と、（ｇ）第２基板に、半導体片を用いて電界効果トランジスタを形成する工程とを有する電界効果トランジスタの製造方法である。
本発明の代表的な効果としては、良質な半導体材料を提供できる。または、良好なフレキシブルデバイスを提供することができる。
以下、本発明を実施例によりさらに詳細に説明する。理解を容易にするため、図面を用いて説明し、要部は他の部分よりも拡大して示されている。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
なお、この明細書中で用いられる半導体片とは、特段の記載がない限り、半導体を加工することによって形成された柱状の半導体のことを言う。特に、その半導体としてシリコンを用いた場合、シリコン・ワイヤと言う。
本実施例では、ブリッジ構造を形成することで、フッ酸溶液中にシリコン・ワイヤをリフト・オフすることなく、シリコン・ワイヤを回収し、半導体材料を製造する方法と、シリコン・ワイヤによるフレキシブルトランジスタを形成する方法を開示する。
まず、図２に示すようにシリコン層１、酸化膜２、及び、シリコン基板３とからなるＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用意する。ＳＯＩ基板では、シリコン層１は、単結晶シリコンとなる。ＳＯＩ基板の大きさは８インチであり、シリコン層１の厚さは２００ｎｍであり、ＢＯＸ層である酸化膜２の厚さは、２００ｎｍであり、シリコン基板３の厚さは５００μｍであった。電極との接触抵抗を低減させるために、シリコン層には、ドーピングを施した。ｐ型の蓄積型トランジスタとして動作させるシリコン・ワイヤには、ボロンを１×１０１７ｃｍ-３の濃度になるように注入し、活性化のアニール処理も行うことでｐ型にドーピングした。一方、ｎ型の蓄積型トランジスタとして動作させるシリコン・ワイヤには、リンを１×１０１７ｃｍ-３の濃度になるように注入し、活性化のアニール処理も行うことでｎ型にドーピングした。本実施例では、ｐ型にドーピングしたシリコン層１とｎ型にドーピングしたシリコン層１を区別せずに記載するが、それぞれの導電型にドープされたシリコン・ワイヤは別のウェハとなっているため、両者が工程中に混ざることはない上、どちらの導電型にドーピングしたとしても、半導体材料およびシリコン・ワイヤによるトランジスタを作製できる。
次に、シリコン層上にレジストを塗布し、リソグラフィーによるレジスト膜のパターニングとシリコン層１のドライ・エッチングを行い、然る後にレジスト膜を除去することによって、幅２００ｎｍ、周期４００ｎｍのストライプ状の半導体片、すなわち、シリコン・ワイヤ４を形成した。図３はこのようにして基板上にパターニングしたシリコンの断面図を表し、図４は、パターニングしたシリコンを基板上部から見た模式図である。このように、ストライプ状にシリコン・ワイヤを形成したのは、大量生産の観点からランダムな方向にシリコン・ワイヤを形成するよりも、より多くのシリコン・ワイヤを効率良く形成するためである。さらに、望ましいのは、隣接するシリコンワイヤ同士の間隔をリソグラフィーの最小加工寸法とすることである。そのようにすることによって、より多くのシリコン・ワイヤが形成できる。
引き続き、レジスト５を全面に塗布した後に所望の領域のみに残るようにレジスト膜５を加工することによって、図５に断面図を示すように、シリコン・ワイヤ４の一部をレジスト膜５の中に埋めた構造とした。このようにパターニングしたレジスト膜５、及び、シリコン・ワイヤ４を基板上部から見た模式図が図６である。レジスト膜５の厚さは１μｍとし、幅を１０μｍ長さを０.５ｃｍとした。ここで、レジスト膜５の幅は、ウェット・エッチによって一部が除去される酸化膜２の厚さよりも大きい必要がある。また、最終的に得られるシリコン・ワイヤ４の長さは、隣接するレジスト膜５間の距離よりも短くなるため、シリコン・ワイヤ４が所望の長さとなるように、隣接するレジスト５間の距離を設定する必要がある。本実施例では、これを１００μｍとした。また、レジスト５は、複数のシリコン・ワイヤに跨るように形成され、シリコン・ワイヤが延びている方向に対して垂直方向に延びるように形成される。
次に、加工されたレジストパターンをマスクにした、フッ酸によるウェット・エッチにより、シリコン・ワイヤ４下部の酸化膜２の一部を除去し、ブリッジ構造（以下、「橋構造」または、「シリコン・ブリッジ」ともいう。）に加工した後に、レジスト膜５を除去した。この時の様子を基板上部から見た図を図８に示す。このブリッジ構造は、橋げたに相当する酸化膜２と、橋本体に相当するストライプ形状に加工されたシリコン・ワイヤ４とによって構成されている。また、言い換えれば、このブリッジ構造は、被支持部となるシリコンワイヤ４と、支持部となる酸化膜２によって構成されている。また、酸化膜２は、複数のシリコン・ワイヤ（半導体片）に対して、共通の酸化膜であり、シリコン・ワイヤが延びる方向に対して垂直方向に形成されている。図８において、点線６によって切断した場合の断面図が図７である。図７では、ブリッジ構造の被支持部であるシリコン・ワイヤが中空に浮いている様子を示している。一方、図８において、実線７によって切断した場合の断面図が図３に相当する。すなわち、図３では、レジストによって上部が覆われていたため、フッ酸によるウェット・エッチの影響を受けておらず、ブリッジ構造のシリコン・ワイヤを支えるための支持部となる橋げた部分を表している。
引き続き、有機材料、例えば、レジスト５を全面に塗布した後に所望の領域のみに残るようにレジスト膜５（有機材料膜）を加工することによって、図１０に基板上部から見た図を示すように、ブリッジ構造のシリコン・ワイヤ４の中心の橋部分の一部がレジスト膜５に覆われており、橋げた部分がレジスト膜５に覆われていない状態にした。言い換えると、レジスト膜５は、除去された酸化膜２があった領域のシリコン・ワイヤの上面および下面の一部を覆い、かつ、シリコン基板３の表面を覆っている。ここで、シリコン・ワイヤの上面を覆っているレジストは後の工程のエッチングマスクとなり、シリコン・ワイヤの下面を覆っているレジストはシリコン基板３とシリコン・ワイヤを接着させる役目がある。また、レジスト５としては、シリコン・ワイヤ４を回収する際に、有機溶剤に可溶であるポジ型レジストを用いた。図１０において、実線９によって切断した場合の断面図が図３であり、レジスト５はついていない。また、図１０において、点線８によって切断した場合の断面図が図９であり、橋部分のシリコン・ワイヤ４がレジスト５に覆われている部分に相当する。
引き続き、ドライ・エッチングにより図１０においてレジスト５に覆われていない橋げた上部のシリコン・ワイヤ４を除去すると、図１１に示すように、シリコン・ワイヤ４がレジスト中に埋められた状態にすることができる。ここで、点線１０によって切断した場合の断面図が図９となる。ここでは、シリコン・ワイヤ４と酸化膜２とを分離させればよく、シリコン・ワイヤと酸化膜とが接している接合部のシリコン・ワイヤ、もしくは、酸化膜のどちらを除去しても構わない。但し、シリコン・ワイヤを除去することにより、レジスト膜５で覆われた部分がシリコン・ワイヤとなるので、所望な長さを有するシリコン・ワイヤ（半導体片）を得ることができる。
引き続き、レジスト５が溶解する有機溶剤１２が入ったビーカー１１にウェハ全体を入れることで、シリコン・ワイヤ下部のレジストが溶解し、シリコン基板３とシリコン・ワイヤ４とが分離する。そして、図１２に示すような、シリコン・ワイヤ４が有機溶剤１２中に分散した状態とすることが出来る。本実施例では、有機溶剤１２として、テトラヒドロフラン（ＴＨＦ）を用いたが、アセトンを用いても差し支えない。このようにして、フッ酸中に分散させることなく、シリコン・ワイヤ４を回収することができた。ここまでの工程により、ＳＯＩ基板を加工することによって形成されたシリコン・ワイヤ、すなわち、半導体材料を形成することができる。
次に、本実施例によって形成されたシリコン・ワイヤについて説明する。上述の説明から分かるようにシリコン・ワイヤは、一方向に延びてる柱状の半導体であり、本実施例では四角柱の形状をしている。すなわち、シリコン・ワイヤが延びる方向に対して垂直な面を底面としたとき、シリコン・ワイヤは、底面の縦と横が２００ｎｍ、２００ｎｍであり、高さが１００μｍの四角柱である。以後、シリコン・ワイヤが有する面のうち最も面積の小さい面を底面としたときの高さ方向をシリコン・ワイヤの軸方向という。
但し、シリコン・ワイヤは四角柱に限定されることなく、円柱や四角柱の角が取れ、丸くなった立体形状でも構わない。また、底面が平面でなくても曲面であっても構わない。
ここで、コストを考える上でも非常に重要な点について指摘する。シリコン・ワイヤ４を除去した後には、シリコン基板３上には、パターニングされた酸化膜２が一部に残っているのみの状態になっている。酸化膜２はフッ酸によるウェット・エッチによって容易に除去することが可能なため、このシリコン基板３は平坦化処理を行えば、ＳＩＭＯＸ法または張り合わせ法によってＳＯＩを作製するための基板として再利用することができる。仮に、平坦化するために、表面を２００ｎｍ程度削ったと仮定する。この時、ＳＩＭＯＸ法を用いたとして、上述の行程を用いて、一枚のウェハから回収できるシリコン・ワイヤの量を試算してみる。ＳＩＭＯＸ法でＳＯＩ基板を作製してから、シリコン・ワイヤを回収するまでの行程を１セットと数えたとき、１セットの行程を経るとシリコン基板はおよそ５００ｎｍ程度削れて薄くなると計算される。するとシリコン基板の厚さを５００μｍとすると、一枚のウェハから１０００セット分のシリコン・ワイヤを回収できる計算になる。８インチ大のＳＯＩウェハの市場価格を１０万円と仮定すると、この１/１０００は１００円となる。この程度の価格は、フレキシブル・トランジスタの実用化にとって魅力的である。もちろん、上述の計算には、ＳＯI基板を再生するためのプロセス・コスト分が考慮されていないため、実際には、これよりもコストは増加すると考えられるがフレキシブル・トランジスタへの応用を考えた場合に許容範囲である。さらに、本発明に基づくプロセスを用いると、従来には、単なる支持基板としてしか使われていなかった大部分のシリコン層を有効に活用できるため、資源の保護、及び、環境の保全の観点からもシリコン・ワイヤによるトランジスタは優れていることが明らかになった。
このようにして作製したシリコン・ワイヤ４をチャネル部に用いたトランジスタを作製する方法について述べる。
まず、プラスチック基板１３上にゲート電極１４をパターニングして形成する。その際、複数のトランジスタを集積化する際には、ゲート電極１４と繋げる配線はあらかじめ形成しておくことが望ましい。これは、通常のＬＳＩで用いられるトランジスタでは、ゲート電極がチャネル部の上に形成されるトップ・ゲート構造であるのに対し、本実施例におけるトランジスタではボトム・ゲート構造を採用していることに起因する。ゲート電極材料としては、トランジスタのしきい電圧が所望の位置になるように、最適な仕事関数を有する金属材料を用いることが望ましい。また、ゲート電極１４のパターニングの方法としては、溶液材料を用いた印刷法で形成することが望ましい。たとえば、金や銀などのナノ粒子は１００℃程度の高温で加熱することで、ナノ粒子構造が溶解させることで配線及びゲート電極１４として用いることができる。また、無機材料に限らず、高濃度にドーピングしたポリチオフェンなどの低抵抗な有機半導体材料を用いて、ゲート電極１４を形成しても良い。本実施例では簡単のため、ステンシル・マスクを用いてＡｌを真空蒸着してゲート電極１４として図１３の状態とした。
引き続き、全面にゲート絶縁膜１５を形成した。ゲート絶縁膜材料としては、溶液状態から形成できる有機絶縁体を用いても良いし、無機物を用いても良い。本実施例では、原子層化学気相堆積法（ＡＬＣＶＤ）を用いて、Ａｌ２Ｏ３を膜厚２０ｎｍ形成し、ゲート絶縁膜１５とし図１４の状態とした。
次に、シリコン・ワイヤ４の表面を清浄化するために、遠心分離機を用いて、レジスト５が溶解している有機溶剤１２からシリコン・ワイヤ４を分離・回収した。然る後に、シリコン・ワイヤ４が水面に浮きやすくするように界面活性材を添加した別の有機溶剤に移した（図示せず）。本実施例では、該有機溶剤としてクロロホルムを用いた。引き続き、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法を用いて、シリコン・ワイヤ４を水面上に浮かべて、水面上に圧力を加えていくことで、シリコン・ワイヤ４の方向をそろえた状態にし、プラスチック基板上にシリコン・ワイヤ４を配列させた。この状態の断面図を図１５、また、基板上部から見た平面図を図１６に示す。
引き続き、シリコン・ワイヤにソース電極１６、及び、ドレイン電極１７を形成した。ソース電極１６、及び、ドレイン電極１７の形成の前には、シリコン・ワイヤ４の表面に成長した数原子層程度の自然酸化膜（図示せず）をフッ酸で洗浄することによって除去しておくことが望ましい。また、ソース電極１６、及び、ドレイン電極１７の金属材料は、トランジスタを反転側で動作させるか蓄積側で動作させるかを設計することによって、所望の仕事関数となる材料を選ぶことが望ましい。すなわち、反転側で動作させるためには、ｎ型シリコン・ワイヤに対しては仕事関数の大きい材料を選び、ｐ型シリコン・ワイヤに対しては仕事関数の小さい材料を選ぶことが望ましい。ただし、不純物の拡散層を作ることが困難であるため、反転側で動作させる際には、ソース電極１６、及び、ドレイン電極１７とシリコン・ワイヤ４との間にショットキー障壁が生じるため、接触抵抗が増大するという問題が生じる。
一方、蓄積側で動作させるためには、ｎ型シリコン・ワイヤに対しては仕事関数の小さい材料を選び、ｐ型シリコン・ワイヤに対しては仕事関数の大きい材料を選ぶことが望ましい。蓄積側でトランジスタをオン状態（高電流が流れる状態）として動作させる場合の注意点としては、反転側でソース電極１６とドレイン電極１７の間にリーク電流がながれないように、シリコン・ワイヤが反転側で完全に空乏化するようにシリコン・ワイヤの濃度、及び、太さを設定する必要がある点である。本実施例では、ソース電極１６、及び、ドレイン電極１７とシリコン・ワイヤ４の接触抵抗を低減させるために蓄積側で動作させることとし、ｐ型であるシリコン・ワイヤ４に対してはソース電極１６、及び、ドレイン電極１７の材料としてＡｕを用いた。一方、ｎ型であるシリコン・ワイヤ４に対してはソース電極１６、及び、ドレイン電極１７の材料としてＩｎを用いた。このようにして完成されたシリコン・ワイヤ・トランジスタを基板上部から見た平面図を図１７に示し、断面図を図１８に示した。
これらのシリコン・ワイヤ・トランジスタを集積化して、所望の回路や表示素子を作製するためには、この後、所望の配線工程を施せばよい。
このようにして作製されたシリコン・ワイヤ・トランジスタのｎ型の特性を図１９（ａ）に示し、ｐ型の特性を図１９（ｂ）に示した。ｎ型、及び、ｐ型ともに、ゲート電圧を変化させるに伴い、ドレイン電流が大きく変調し、優れたサブスレッショルド特性を示していることが明らかになった。また、このトランジスタ特性からチャネル移動度を見積もると、ｎ型は最大値が２２５ｃｍ２/Ｖｓであり、ｐ型は最大値が８８ｃｍ２/Ｖｓであった。このように高い移動度を達成することができるため、本実施例に基づくシリコン・ワイヤ・トランジスタは、種々のフレキシブル・デバイスへ応用可能なことが明らかになった。
また、本実施例では、トランジスタ形成のための基板にプラスチック基板を用いたが、基板にガラス基板を用いることも可能である。その場合、本実施例で述べた自然酸化膜除去のためのフッ酸の工程は用いない。ガラス基板を用いた場合は、シリコン・ワイヤをフッ酸溶液中に分散させていないので、その後のシリコン・ワイヤの配置プロセスでフッ酸残りによる基板へのダメージを抑えることができる。
次に本発明第二の目的を達成するために、シリコン・ブリッジを形成した後に、高温においてシリコン・ワイヤの周囲に熱酸化膜を形成し、該熱酸化膜をゲート絶縁膜として用いたシリコン・ワイヤ・トランジスタを形成する方法を開示する。
まず、実施例１と同様の方法を用いて、図８のように、シリコン・ワイヤ４をブリッジ構造に加工した状態にする。本実施例では、シリコン層１としてｐ型にドーピングされたものとｎ型にドーピングされたものの両方をもちいた。ｐ型にドーピングされたシリコン・ワイヤ４は反転側で動作させることでｎＭＯＳとして機能させ、ｎ型にドーピングされたシリコン・ワイヤ４は蓄積側で動作させることでｐＭＯＳとして機能させた。このようにして、基板上の所望の領域にｎＭＯＳを作製したうえで、同一の基板上の別の領域にｐＭＯＳを作製することで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を組むことが可能となる。
ここで、図８におけるシリコン・ワイヤ４を拡大して表示した断面図を図５６に示す。図５６により明らかなように、シリコン・ワイヤ４は角柱状に加工されている。このままの形状でトランジスタを作製すると、シリコン・ワイヤ４の端部分に角があるため、トランジスタとして動作させた時に、電界が集中して耐圧が低下するという問題が生じる。この問題を解消するため、本実施例では、１０００℃の高温水素を含む雰囲気中でアニール処理を行った。このような高温での水素アニールを行うと（１１１）面が他の面方位よりも安定であることから、端部分のシリコン原子が移動する。その結果、図５７に拡大して示すように、シリコン・ワイヤ４の端部分が丸みを帯びる。然る後に、１０５０℃の高温希釈酸素雰囲気中において、シリコン・ワイヤ４の表面を熱酸化して、 ゲート絶縁膜１９となる膜厚５ｎｍの熱酸化膜であるシリコン酸化膜を形成した。この状態の拡大断面図を図５８に示す。図５８では、理解を容易にするために、端部分の丸みを強調して描いてあるが、実際に丸みを帯びている部分はわずかであるため、以下の図では端部分の丸みを強調せずに描く。また、シリコン酸化膜は、露出している面に対してほぼ均一に形成されるので、シリコン・ワイヤの周囲を覆うように形成される。
この状態を基板の上部からみた模式図を図２１に示す。上部からは、シリコン・ワイヤ４の周囲に形成されたゲート絶縁膜１９がみえる。図２１中に示した点線２０で切った場合の断面図を図２０に示す。
引き続き、素子の性能を挙げるために、ゲート絶縁膜１９とシリコン・ワイヤ４の間に生じる欠陥密度を低減させるために、４００℃の水素雰囲気中でアニール処理を行った。これにより、界面欠陥密度を１×１０１１ｃｍ-２程度にまで低減させることができた。
引き続き、リソグラフィーを用いて、ブリッジ構造に加工された周囲をゲート絶縁膜１９に覆われたシリコン・ワイヤ４の橋の中央部分をレジスト５で覆った図２２の状態に加工した。レジスト膜５は、除去された酸化膜２があった領域のシリコン・ワイヤの上面および下面の一部を覆い、かつ、シリコン基板３の表面を覆っている。ここで、シリコン・ワイヤの上面を覆っているレジストは後の工程のエッチングマスクとなり、シリコン・ワイヤの下面を覆っているレジストはシリコン基板３とシリコン・ワイヤを接着させる役目がある。この状態における図２２の橋の中央部分での断面図を図２３に示す。
引き続き、シリコン・ブリッジの橋げた部分のゲート絶縁膜１９をフッ酸によって除去した後、橋げた上部のシリコン・ワイヤ４をドライ・エッチングによって除去することで、前記実施例１で示した図１１と同様の状態にした。ここでは、シリコン・ワイヤ４と酸化膜２と分離させればよく、支持部の橋げたである酸化膜２を除去しても構わない。但し、シリコン・ワイヤを除去する方法では、レジスト５で覆われた部分がシリコン・ワイヤとなるので、所望な長さを有するシリコン・ワイヤを得ることができる。
このドライ・エッチングの後には、レジスト５の境界部分に存在する先端部分のシリコン・ワイヤ４の形状が図５８のようになっている。従って、この先端部分のシリコン・ワイヤ４が後に形成するゲート電極１４と意図せずショートすることを防止することが望ましい。そのためには、前記ドライ・エッチングの際に、等方性のドライ・エッチングを行い、オーバー・エッチングを施すことによって、先端部のシリコン・ワイヤ４をゲート絶縁膜１９の内側まで多めに除去しておくことが望ましい。さらに、レジスト膜５が消失しない条件を用いて、酸素プラズマ中でラジカル酸化を行い、先端部のシリコン・ワイヤ４の表面を酸化することによって、先端部に酸化膜することが望ましい。この酸化膜はシリコン・ワイヤ４とゲート電極１４のショートを防止するのみでゲート絶縁膜として機能するものではないため、低温で酸化処理をおこなったものでも差し支えないし、オゾン水などを用いて化学的に酸化しても問題ない。
前記先端部のシリコン・ワイヤ４を絶縁化するためには、上記のオーバー・エッチングと酸化処理に加えて、以下に記載する工程を加えることが望ましい。まず基板を熱硬化性樹脂２４を含む溶液中に基板を入れる。然る後に、基板を１５０℃で加熱することによって、熱硬化性樹脂２４を硬化させる。この時の先端部を図５９に示す。本実施例において、熱硬化性樹脂２４の膜厚は５ｎｍであった。熱硬化性樹脂２４が先端部についていると、たとえ、硬化性樹脂２４がゲート電極１４と接触したとしても、シリコン・ワイヤ４とゲート電極１４の間を電気的に絶縁することが可能になった。
次に、前記実施例１で開示したのと同様の方法で、レジスト５が溶解する有機溶剤１２が入ったビーカー１１にウェハ全体を入れ、然る後に、遠心分離機を用いて、周囲にゲート絶縁膜１９が形成されたシリコン・ワイヤ４を分離・回収した。このようにして、周囲に高温で作製された良質の酸化膜を有するシリコン・ワイヤ４を溶液中に回収することに成功した。
ここで、本実施例によって形成されたシリコン・ワイヤについて説明する。本実施例によって形成されたシリコン・ワイヤは、シリコン・ワイヤの軸方向に対して平行な面（曲面も含む）（以後シリコン・ワイヤの外周または外周面という。）にほぼ均一な厚さの熱酸化膜が形成されている。また、その熱酸化膜はシリコン・ワイヤの周囲を覆い、シリコン・ワイヤの外周を一周している。言い換えれば、シリコンワイヤは、シリコン・ワイヤの軸方向の断面において熱酸化膜が半導体を完全に覆い、半導体の中心と熱酸化膜の中心とがほぼ等しい同軸構造をしている。なお、半導体のみからなるシリコン・ワイヤを基板に配置してから熱酸化した場合、シリコン・ワイヤと基板の接する面は露出していないので、その面は熱酸化されず、シリコン・ワイヤの外周面を熱酸化膜で覆うことはできない。
次に、このようにして回収した周囲にゲート絶縁膜１９が形成されたシリコン・ワイヤ４の性能を評価するために、本実施例では、ガラス基板２１上にトランジスタを作製した。
まず、前記実施例１で示したのと同様のＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法を用いて、該シリコン・ワイヤ４を水面上に浮かべた後、圧力を加えていくことで、該シリコン・ワイヤ４の方向をそろえた状態にし、これをガラス基板２１上に付着させた。本実施例では、このＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法を２回続けて行うことで、該シリコン・ワイヤ４を積層した図２５の状態とした。この状態における断面図を図２４に示す。このように２層構造とすることで、トランジスタのオン状態における電流は、シリコン・ワイヤ４の本数に比例するため、 トランジスタのオン電流が飛躍的に増大する。図２５では、２層目のシリコン・ワイヤ４の配列が少し乱れていることが図示されているが、チャネルはシリコン・ワイヤ４の内部を流れるため、このような乱れが、散乱源として働くことはない。
引き続き、全面にＡｌを蒸着した後、リソグラフィーとウェット・エッチングを用いた加工によって、ゲート電極１４を形成した図２７に示す状態にする。また、図２７の断面図を図２６に示す。
引き続き、所望の領域にのみイオン注入されるようにレジストを加工し、ｎＭＯＳに対してはリンをイオン注入し、ｐＭＯＳに対してはボロンをイオン注入した。然る後に、１０００℃の高温で１０秒間の活性化アニール処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）をおこなうことで、ソース拡散層２２、及び、ドレイン拡散層２３を形成した図２８に示した状態とした。
引き続き、リソグラフィーによるレジストのパターニングを用いて、ソース拡散層２２、及び、ドレイン拡散層２３上の所望の位置に開口を施した後に、該開口部のゲート絶縁膜１９をフッ酸によって除去した後に、レジストを除去し、然る後に、全面にＡｌを蒸着した後リソグラフィーとウェット・エッチングを用いた加工によって、ソース電極１６、及び、ドレイン電極１７を形成した図２９の状態として、シリコン・ワイヤ・トランジスタ２５が完成した。図２９の状態における断面の模式図を図３０に示す。
図２９にも模式的に示したが、シリコン・ワイヤ４は、ソース電極１６とドレイン電極１７に複数本接続されており、これら接続されているシリコン・ワイヤ４がすべて、トランジスタとしての特性に寄与する。トランジスタの特性としては、オン電流が大きいほど駆動力が大きくなるため、望ましい。本実施例のように、ひとつのシリコン・ワイヤ・トランジスタに複数本のシリコン・ワイヤ４が存在すると、シリコン・ワイヤ４の本数に比例して大きなオン電流を確保することができた。
一方、シリコン・ワイヤ４のうち、幾つかは、ソース電極１６またはドレイン電極１７の片方のみにしか接続されていないか、全く接続されていないものも存在する。そのように、ソース電極１６とドレイン電極１７の間を接続していないシリコン・ワイヤ４はトランジスタ特性に寄与することはないが、単に、接続されていないだけであるため、素子特性を劣化することにはつながらない。
引き続き、本実施例では、シリコン・ワイヤ・トランジスタ２５の性能を試すために、シリコン・ワイヤ・トランジスタ２５を用いたディスプレィを試作した。図３１に模式的に示すように、シリコン・ワイヤ・トランジスタ２５に配線２６を施し、発光素子２７と接続した。本実施例では、発光素子２７として、有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）を用いた。本実施例では、発行素子２７ひとつに対して、ひとつのシリコン・ワイヤ・トランジスタ２５が接続されている、いわゆるアクティブ・マトリックス型のディスプレィを作製した。この後、所望の回路の作製とパッシベーション処理を行い、ディスプレィを完成させた。本実施例では、ディスプレィを駆動するドライバとなるＣＭＯＳ回路もシリコン・ワイヤを用いて作製した。
本実施例に基づく、トランジスタ特性を解析したところ、チャネルの移動度として、ｎＭＯＳは４３７ｃｍ２/Ｖｓを達成し、ｐＭＯＳは１３２ｃｍ２/Ｖｓを達成することができた。これは、同じ基板濃度を用いた単結晶バルク・シリコンによる通常のＬＳＩで得られる値と同程度であった。これは、ゲート絶縁膜１９として、極めて良質な熱酸化膜を用いているため、界面準位を大幅に減らすことができたためである。
また、トランジスタのオン電流は、シリコン・ワイヤ４の本数に比例して増大していることも確かめられた。従って、本実施例のようにシリコン・ワイヤ４を積層化することによってガラス基板上での単位面積あたりのオン電流を、シリコン・ワイヤを積層化しない場合と比較して、２倍程度に増大にすることができた。
加えて、本実施例に基づく、シリコン・ワイヤ４は、周囲をゲート絶縁膜１９とゲート電極１４によって覆われているため、チャネルをシリコン・ワイヤの同心円状の周囲全面に形成することができる。これは、通常のバルク・シリコンにおける電界効果トランジスタに換算すると、実効的にトランジスタの幅Ｗを増やすことに相当する。簡単のためにシリコン・ワイヤ４の形状を短軸の一辺の長さがａである直方体であると仮定すると、Ｗ＝４×ａとなる。従って、この実効的な幅Ｗの増大効果によって、約４倍のオン電流をかせぐことができる。前記積層化の効果を含めて考慮すると、本実施例に基づくシリコン・ワイヤ・トランジスタ２５は、バルク・シリコンにおける電界効果トランジスタと比較して、実に約８倍にオン電流を増大することができた。
さらに、本実施例に基づくシリコン・ワイヤ４は、ＳＯＩ基板から切り出した高品質のシリコン単結晶を用いているため、トランジスタのしきい電圧のバラツキを±０.０５Ｖ以下と著しく低減することができた。これは、通常のポリシリコンを用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と比べて、一桁以上小さい。発行素子２７として、有機ＥＬを用いる場合には、このようにしきい電圧を小さく抑えることが著しく重要であり、本実施例に基づくシリコン・ワイヤ・トランジスタ２５は、有機ＥＬを駆動するトランジスタとして極めて有用であることが実証された。
本実施例では、ガラス基板上にシリコン・ワイヤ・トランジスタを形成したが、耐熱温度が４００℃以下のプラスチックのような材料を基板に用いても良い。この場合は、良質な熱酸化膜を有するシリコン・ワイヤをフレキシブル・トランジスタに用いることができる。
前記実施例２では、高温酸化処理によって作製したゲート絶縁膜１９を周囲に有するシリコン・ワイヤ４を周囲のゲート絶縁膜１９を失うことなく回収する方法を開示した。しかしながら、前記実施例２に記載の方法でトランジスタを作製するには、リソグラフィーによる加工、イオン注入、高温活性化処理など通常のシリコン・プロセスで行われる加工技術が必要となり、フレキシブル・トランジスタへの応用にはコストがかかりすぎるという問題がある。本実施例では、該シリコン・ワイヤ４を回収後には、リソグラフィーによる加工をはじめとするプロセスコストの高い技術を使うことなく、印刷法によってプラスチック基板上にシリコン・ワイヤ・トランジスタを自己整合的に作製するための技術を開示する。
まず、前記実施例２に記載の方法で、ゲート絶縁膜１９を周囲に有するシリコン・ワイヤ４を作製・回収する。
次に、プラスチック基板１３上に該シリコン・ワイヤ４をＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法によって並べた図３２に記載の状態とする。
引き続き、プラスチック基板１３の全面にゲート電極１４となるＡｌを蒸着する。然る後に、印刷法を用いて、有機絶縁体２９を線状に加工した図３３の状態に加工する。本実施例では、有機絶縁体２９としてポリイミドを用いた。
次に、該有機絶縁体２９をマスクとして、りん酸、酢酸、及び、硝酸を含む水溶液を用いて、Ａｌをウェット・エッチングすることによって、ゲート電極１４に加工した図３４に示す状態に加工した。
次に、ゲート電極１４の表面を酸化することによって、Ａｌ２Ｏ３膜を１０ｎｍ形成しサイドウォール絶縁膜３０とした図３５の状態とした。本実施例では、Ａｌの酸化の際に、陽極酸化法を用いた。サイドウォール絶縁膜３０の製造方法としては、低温の酸素雰囲気中のアニールでおこなうなどしても差し支えない。
引き続き、フッ酸を用いたウェット・エッチングにより、ゲート絶縁膜１９の一部を除去することで、該シリコン・ワイヤ４の一部を露出した図３６の状態とした。
引き続き、印刷法を用いて、直径５ｎｍの球状の金のナノ粒子からなる溶液を、前記シリコン・ワイヤ４の該露出部分に滴下し、然る後に、１００℃でアニール処理を行うことによって、金電極からなるソース電極１６、及び、ドレイン電極１７を形成した図３７の状態とした。本実施例では、プラスチック基板１３として３００℃までの耐熱性のあるものを用いているため、この１００℃でのアニールは十分低温であり問題ない。
この後、配線工程において、所望の回路を構成した。その結果、自己整合的に形成されたシリコン・ワイヤ・トランジスタが良好なデバイス特性を示すことが確認された。特に、チャネル長として、フレキシブル・トランジスタとしては加工寸法の小さい１μｍ以下のシリコン・ワイヤ・トランジスタがプラスチック基板上で良好に動作していることが確認された。
前記実施例２及び実施例３では、シリコン・ワイヤ４の周囲にゲート絶縁膜１９を形成したシリコン・ワイヤの作製方法及び、該シリコン・ワイヤ４を応用したトランジスタの作製方法を開示した。本実施例では、ゲート絶縁膜１９の周囲の同軸上にゲート電極を形成することで、同軸ケーブルと同じような構造のシリコン・ワイヤを作製する方法、及び、該シリコン・ワイヤ４を応用したトランジスタの作製方法を開示する。
また、前記実施例１、２、及び、３では、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法を用いて、シリコン・ワイヤ４の方向を並べたが、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法では、大面積のプラスチック基板を用いることが困難であるという問題がある。そこで、本実施例では、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法を用いることなく、シリコン・ワイヤ４を並べる方法を開示する。
まず、実施例２に記載の方法で、ＳＯＩ基板をブリッジ状に加工し、シリコン・ワイヤ４の外周に高温でゲート絶縁膜１９を形成した状態にする。
引き続き、化学的気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法）を用いて、ゲート絶縁膜１９の周囲に、膜厚１０ｎｍのタングステン（Ｗ）と膜厚５０ｎｍの窒素化チタン（ＴｉＮ）とからなる同軸ゲート電極３１を形成した図３８の状態とした。この状態を基板の上から見ると図３９のようになる。また、断面を拡大すると図６０のようになっている。なお、実際には基板３上にも同軸ゲート材料は形成されるが、図では省略した。
次に、本実施例では、プラスチック基板１３として透明なフッ素樹脂系の耐熱性プラスチックを用意した。このプラスチック基板１３の上の前面に熱硬化性樹脂２４をスピン・コーティングにより製膜した。引き続き、該プラスチック基板の該熱硬化性樹脂２４がコーティングしてある面を、前記同軸ゲート電極３１に接触するように、プラスチック基板１３をＳＯＩ基板の上にのせた。然る後に、１５０℃で加熱処理を行うことで、該熱硬化性樹脂２４を前記同軸ゲート電極３１に接着させた。
引き続き、試料全体をフッ酸を含む水溶液中に入れることで、絶縁膜２を除去し、基板３を切り離した。このようにして、図４０に示すように、同軸ゲート電極３１、及び、ゲート絶縁膜１９で周囲を覆われたシリコン・ワイヤ４をプラスチック基板上に並べることができた。
ここで、注意したいのは、本実施例で開示したシリコン・ワイヤ４をプラスチック基板１３上に並べる方法は、熱酸化処理で形成された良質なゲート絶縁膜１９を保持しているという点である。これは、同軸ゲート電極３１を用いないでフッ酸を用いる従来技術では不可能なことであった。また、本実施例で開示した方法は、回路までＳＯＩ基板上で作製しておいた後でプラスチック基板上に移動させる転写法とは異なり、シリコン・ワイヤ４をプラスチック基板に転写させている。
また、図３９において、絶縁膜２が存在していた部分のＳiＯ２は除去されるため、図４０におけるシリコン・ワイヤの先端部のゲート絶縁膜１９の一部は除去されるが、最終的なトランジスタ構造の完成図において、この部分にゲート電極１４がこないように設計すれば、シリコン・ワイヤ４とゲート電極１４がショートする問題は発生しない。実際、後に図４５で示すように、本実施例では、シリコン・ワイヤ４の先端部は、ソース電極１６及びドレイン電極１７に接続するように設計でき、ゲート電極１４とは電気的に分離されている。
引き続き、Ａｌを基板全面に蒸着したのち、印刷法を用いて、ポリイミドからなる有機絶縁体２９を線状に加工した図４１の状態に加工する。
引き続き、Ａｌのウェットエッチング溶液を用いて、図４２に示すように、ゲート電極１４となるように加工した。ここで、ゲート電極１４は、同軸ゲート電極３１と接触していればよく、ソース電極１６及びドレイン電極１７とは接触しないようにするため、オーバー・エッチング量を大きくした。その結果、ゲート電極１４の端部分は、有機絶縁体２９より内側に存在している。この状態で基板の上部からみると図４３のようになっている。
次に、同軸ゲート電極３１とゲート絶縁膜１９の一部を同時に除去する。この目的のために、エッチング液を用意する。その際、同軸ゲート電極３１とシリコン・ワイヤのショートを防ぐために、同軸ゲート電極３１の方がゲート絶縁膜１９よりもエッチング・レートの高くなるように工夫する必要がある。本実施例では、Ｈ２Ｏ２とＮＨ４ＯＨとを含む水溶液を作る際に、ＨＦの濃度を低めに設定することでこれを達成した。その結果、図４４に示すように、同軸ゲート電極３１の方がゲート絶縁膜１９より内側にまでエッチングされた。
次に、Ａｌを基板全面に蒸着し、印刷法を用いて、ポリイミドからなる有機絶縁体２９を所望の形に加工し、然る後に、Ａｌをウェット・エッチングすることで、図４５に示すように、ソース電極１６、及び、ドレイン電極１７を自己整合的に作製することに成功した。この状態を基板の上部からみると、図４６に示すように、確かに、ソース電極１６、及び、ドレイン電極１７は、ゲート電極１４と電気的に分離していることがわかる。
この後、配線工程において、所望の回路を構成した。その際、有機絶縁体２９の一部を開口するための溶剤としてはＮ−メチルピロリドンを用いた。参考までに、有機絶縁体２９をすべて除去した場合に、トランジスタを上部からみた模式図を図４６に示す。
その結果、トランジスタ特性、及び、デバイスのバラつきともに非常に優れた特性を示した。特に、特性バラツキについては、本発明に関する何れの実施例と比較して、もっとも小さく抑えることができ、たとえば、しきい電圧のばらつきは±０.０１Ｖに抑えることができた。
また、本実施例のように同軸ゲート電極を３１を形成しておくと、シリコン・ワイヤの積層構造を作製した際に、たとえ段差が発生したとしても、ゲート電極１４によって接続している同軸ゲート電極を３１の電位を自在にコントロールできるという利点もあることが明らかになった。
次に、上記第三の目的を達成するために、レーザー・アニールによるシリコン・ワイヤの製造方法を開示する。この方法を用いると、シリコン・ワイヤ・トランジスタをＳＯＩ基板を用いることなく、安価に作製することができる。
まず図４７に示すように、基板１０１上にＣＶＤ法により、例えば膜厚が１００ｎｍ前後のＳｉ酸化膜よりなる下地膜１０２と、薄膜が５０ｎｍ−２００ｎｍ前後の非晶質Ｓｉ薄膜１０３を堆積した。下地膜の構成は、Ｓｉ窒化膜や、Ｓｉ酸化膜とＳｉ窒化膜の積層膜などでも良い。その後、図４８、４９に示すように、固体レーザ１０５を一定方向に走査し、非晶質Ｓｉ膜を結晶化し、単結晶Ｓｉ薄膜１０４を形成した。図５０は、レーザ走査方向に垂直な面での単結晶Ｓｉ薄膜の断面形状を示す。レーザ照射により溶融した非晶質Ｓｉ膜が表面張力により凝集し、楕円形の一部の断面形状を持つ、複数本のストライプ状Ｓｉ単結晶膜１０４（半導体片）が形成される。
図５１は、基板１０１上に形成したストライプ状Ｓｉ単結晶膜１０４の、断面形状の特徴を示す図である。結晶断面の幅（Ｗ）、膜厚（Ｈ）、曲率半径（Ｒ）、基板との接触角度（θ）で定義できる。これらのパラメータは、基板上のＳｉ薄膜の膜厚、Ｓｉ薄膜と下地膜とのぬれ性、Ｓｉ薄膜の表面張力、レーザの種類と走査方法によって決まる。１例を示すと、非晶質Ｓｉ膜の膜厚が５０ｎｍの試料を用いて、Ｗが１０μｍ前後、Ｈが約１００ｎｍ前後、θが３０°前後、長さが１００μｍ前後のストライプ状Ｓｉ単結晶膜を得た。
また、本実施例において、結晶化の方法は、非晶質Ｓｉ膜１０３をストライプ状にパターンニングした後、固体レーザを照射しても良い。この場合、任意の幅（Ｗ）のＳｉ単結晶膜を、基板全領域に形成できる。
このストライプ状Ｓｉ単結晶膜は、実施例１で記載の方法と全く同じ方法で回収できる。すなわち、ストライプ状Ｓi単結晶膜が形成されている状態は、リソグラフィーによるパターニングによって形成された図４の状態と等価である。
したがって、本実施例でも、実施例１に記載したのと同じ方法で単結晶シリコン・ワイヤ１０４を回収して溶液に分散させた。
次に、上記第三の目的を達成するための別の方法を開示する。この方法では、単結晶シリコン基板を用いる事で、大量のシリコン・ワイヤを安価に回収する事ができる。
まず、単結晶のシリコン基板３を用意する。シリコン基板３の面方位としては、ｎＭＯＳの作成に使用するシリコン・ワイヤ用には表面が（１００）面となっている基板を用い、ｐＭＯＳの作成に使用するシリコン・ワイヤ用には表面が（１００）面となっている基板を用いた。このような面方位を用いる事で、最終的に作成されるトランジスタの移動度を最大にすることができる。また、本実施例では、シリコン基板３としてｐ型にドーピングされたものとｎ型にドーピングされたものの両方をもちいた。ｐ型にドーピングされたシリコン・ワイヤ４は反転側で動作させることでｎＭＯＳとして機能させ、ｎ型にドーピングされたシリコン・ワイヤ４は蓄積側で動作させることでｐＭＯＳとして機能させた。このようにシリコン・ワイヤをあらかじめ別々の基板で作成しておく事で、ｎＭＯＳとｐＭＯＳの両方に対して最適な面方位を用いたＣＭＯＳを作成する事ができる。これは、同一のシリコン基板上にｎＭＯＳとｐＭＯＳを作成する従来のＬＳＩの作成方法では不可能なことであった。
次に、シリコン基板３の表面を１０００℃の高温で１００ｎｍ酸化し，ゲート絶縁膜１９を作成する。引き続き、リソグラフィーとドライエッチングを用いた加工を施し、図６１に示すように、シリコン基板３に対して垂直に、深さ１００μｍの溝を掘る事によって、シリコン・ワイヤ４を形成する。シリコン・ワイヤ４の幅は１００ｎｍであり角柱状に加工した。隣接するシリコン・ワイヤ４間の距離を２００ｎｍとし、最密充填になるようにした。シリコン・ワイヤ４の形状としては、この他にも、柱状であれば、円柱状や多角形柱などを用いても構わない。オン電流を大きくするためには，より表面積が大きく，チャネルに用いる面積が大きい事が望ましい。本実施例のように、角柱状にする利点は、シリコン・ワイヤ４の表面にあらわれる面方位が、ｎＭＯＳに対しては（１００）面となり、ｐＭＯＳに対しては（１１０）面となっているため、ともに移動度を最大にする面をチャネルに用いることができる点である。
次に、シリコン基板３の表面を１０００℃の高温で５ｎｍ酸化し、シリコン・ワイヤ４の側壁部にもゲート絶縁膜１９を形成する。引き続き、全面にシリコン窒化膜を堆積した後に、異方性ドライ・エッチングを施す事によって、ゲート絶縁膜１９の側壁部にサイドウォール絶縁膜３０を形成した図６２の状態にする。
次に、１０００℃の高温で１００ｎｍ酸化する事によって、シリコン・ワイヤ４の下端にゲート絶縁膜１９を形成した図６３の状態にする。このように、シリコン・ワイヤ４の先端部にゲート絶縁膜１９を形成する事によって、シリコン・ワイヤ４とゲート電極を電気的に完全に分離することができる。
次に、サイドウォール絶縁膜３０をウェット・エッチングによって、除去した図６４の状態にする。ここで、ゲート絶縁膜１９は、プロセスによるダメージを受けている場合があるので、シリコン・ワイヤ４の側壁部のゲート絶縁膜１９を一度除去した後、再び、表面を１０００℃の高温で５ｎｍ酸化することによって、ゲート絶縁膜１９を形成し直す事が望ましい。
次に、化学的気相堆積法を用いて、膜厚１０ｎｍのタングステン（Ｗ）と膜厚５０ｎｍの窒素化チタン（ＴｉＮ）を堆積させた後、異方性ドライ・エッチングを用いることで、ゲート絶縁膜１９の周囲にのみに同軸ゲート電極３１を形成した図６５の状態とした。
この後、フッ酸と硝酸を含む溶液、または、ヒドラジンを含む溶液を用いて、シリコンをウェット・エッチングすることによって、周囲を同軸ゲート電極３１で覆われたシリコン・ワイヤ４をシリコン基板３から分離する事ができる。
この後、印刷法などを用いて、同軸ゲート電極３１で覆われたシリコン・ワイヤ４をプラスチック基板１３上などに並べると、図４０に記載した状態になる。
引き続き、実施例４記載の方法を用いることによって、電界効果トランジスタをプラスチック基板上に集積化させることができた。
ここで、本実施例を用いることによる，コスト的な利点について述べる。本実施例では、シリコン・ワイヤ４をシリコン基板３の表面に垂直な方向に形成する。実際に、プラスチック基板１３上で用いる場合には，表面に平行な方向に並べるため、シリコン・ワイヤ４の縦横比分、表面積をかせぐことができる。これは、本実施例の場合、１００μｍ÷１００ｎｍとなるため、実に１０００倍となる。実際には、シリコン基板３の全面からシリコン・ワイヤ４を回収できるわけではなく、隣接するシリコン・ワイヤ４の間に存在する隙間は有効活用できないが、たとえ、２５％しか活用できなかったとしても、シリコン基板３から一回のプロセスで、シリコン基板の表面積の２５０倍に相当するシリコン・ワイヤ４を回収する事ができる。更に、通常のシリコン基板３は７５０μｍ程度の厚さを有しているため、表面の平坦化で削られるとしても、複数のプロセスを繰り返す事によって、少なくとも３回程度は、同じシリコン基板３を使う事ができるため、シリコン基板の表面積の７５０倍に相当するシリコン・ワイヤ４を回収することができる。これは、シリコン基板３のコストを１／７５０に低下させる事に相当するため、フレキシブル・デバイスの実用化に不可欠な低コスト化を実現できる。
次に、本実施例では、同一基板上に複数のトランジスタを形成する方法について説明する。実施例１と同様に、プラスチック基板上にゲート電極が配線された状態にし、ゲート絶縁膜１５を形成した。
引き続き、印刷法によって、トランジスタを作製したい領域に、単結晶シリコン・ワイヤ１０４が分散されている溶液を滴下した図５２の状態とした。すると、単結晶シリコン・ワイヤ１０４は、ランダムな方向に配置した。
引き続き、印刷法を用いて、所望の領域に、ソース電極１６、及び、ドレイン電極１７を形成した（図５３）。ここで、単結晶シリコン・ワイヤ１０４はランダムな方向を向いているため、ソース電極１６とドレイン電極１７を接続しないものも存在するが、隣接するトランジスタ間につながっていない限り問題はない。隣接するトランジスタ間を単結晶シリコン・ワイヤ１０４で接続すると回路の誤動作の一因となるため、単結晶シリコン・ワイヤ１０４の長さは、素子領域と隣接する素子領域との間隔よりも短い方が望ましい。この場合の素子領域と隣接する素子領域との間隔は、トランジスタを構成するソース電極１６とドレイン電極１７の一方の電極と隣接するトランジスタを構成するソース電極とドレイン電極の一方の距離で最も近い距離とする。
次に、トランジスタ間を電気的に分離するために、印刷法で素子領域を覆うように絶縁膜１０６を形成した。絶縁膜１０６は、素子分離用のマスクであり、素子分離領域内のシリコン・ワイヤをエッチング液から保護するための保護膜である。本実施例では、絶縁膜１０６としてポリイミドを用いた図５４の状態とした。
次に、図５５に示すように、フッ硝酸を用いたウェット・エッチングによって、絶縁膜１０６からはみ出した領域に存在する単結晶シリコン・ワイヤ１０４を除去することで、トランジスタ間の素子分離を達成した。素子分離の形成は、ソース電極、ドレイン電極、または、ゲート電極形成前に行なっても構わない。
このようにして作製したトランジスタの特性は、良好だったが、単結晶シリコン・ワイヤ１０４を同一方向に配列させていない分、オン電流は小さかった。しかしながら、同様の面積を占有する多結晶シリコンによるトランジスタと比較すると一桁近く大きなオン電流を得られた。これは、単結晶のシリコンを用いているため、移動度が高い効果と、ワイヤ形状によって、実効的なトランジスタ幅（Ｗ）をかせげる効果の相乗効果によるものである。
このようにして、ＳＯＩ基板を用いる場合と比較して、はるかに少ないコストで、優れたトランジスタ特性を示すシリコン・ワイヤ・トランジスタを実現することができた。
本実施例では、滴下法によってランダムな方向にシリコン・ワイヤを配列させたが、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法によって方向を揃えたシリコン・ワイヤに対しても適応できる。また、本実施例では、リソグラフィー技術を用いて加工されたシリコン・ワイヤについての実施例を述べたが、本実施例では実施例１〜６で述べたシリコン・ワイヤ以外の金属ナノ粒子を核として結晶成長させたナノ・ワイヤ（半導体ワイヤ）にも適応することもできる。結晶成長では、ナノ・ワイヤの長さの制御が困難なことから、本実施例のように、レジストパターンにより素子分離を達成する方法は、素子間のショートを防ぐ方法として非常に有効である。
また、本実施例のような素子間のショート防止方法を製造コストを下げるために省略することも可能である。その場合は、印刷法によってシリコン・ワイヤの配置の制御は可能であるので、シリコン・ワイヤの軸方向の長さを、素子領域と隣接する素子領域との間隔の１／２以下とすれば良い。そうすれば、素子領域からはみ出したシリコン・ワイヤ同士が接触してショートすることを防ぐことができる。
本実施例１〜４では、簡単のため、張り合わせ法、または、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）によって作成されたＳＯＩ基板を用いたが、同様の構造を別の方法で用意しても良い。たとえば、ＳＯＩ基板ではなく、シリコン基板３として、通常のＣＺシリコン基板を用意し、その表面を熱酸化することで、酸化膜２を形成し、然る後に多結晶シリコンを蒸着することで、シリコン層１として多結晶シリコンを用いても良い。この場合、単結晶シリコンを用いる場合と比較して、移動度は一桁程度低くなり１０ｃｍ２/Ｖｓ程度となるが、それでも有機半導体を用いる場合と比較すれば、移動度は一桁程度大きい。上述のようにフレキシブル・デバイスに要求される多くの性能は、多結晶シリコンで達成することができるため、このようにシリコン層として多結晶シリコンを用いても問題ない。もちろん、高速で回路を動作させるためには、移動度が大きいことが望ましく、単結晶であることが望ましいということは言うまでもない。また、酸化膜２の代わりに別の絶縁膜、たとえば、シリコン窒化膜を用いてもウェット・エッチング材料を代えるだけで同様の行程を経て、シリコン・ワイヤを形成できることも自明である。
また、実施例１〜７においてはシリコン・ワイヤについて説明してきたが、化合物半導体のような半導体材料でも適応できる。
本発明の第１の実施例による半導体装置の完成断面図。 ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の断面図。 基板上にパターニングしたシリコンの断面図。 パターニングしたシリコンを基板上部から見た模式図。 レジスト中に埋められたシリコンの断面図。 パターニングしたシリコンを基板上部から見た模式図。 ウェット・エッチにより、ブリッジ構造（橋構造）に加工されたシリコンの断面図。 ウェット・エッチにより、ブリッジ構造（橋構造）に加工されたシリコンを基板上部から見た図。 レジスト中に埋められたシリコン・ワイヤの断面図。 レジスト中に埋められたシリコン・ワイヤを基板上部から見た図。 橋の橋げた部分をエッチングにより除去された後で、レジスト中に埋められたシリコン・ワイヤを基板上部から見た図。 有機溶剤に分散したシリコン・ワイヤの模式図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第１の実施例によるトランジスタの完成断面図。 本発明の第１の実施例によるｎ型トランジスタの電気特性。 本発明の第１の実施例によるｐ型トランジスタの電気特性。 本発明の第２の実施例による電界効果トランジスタの製造工程順を示す断面図。 上部から見た本発明の第２の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第２の実施例によるトランジスタの製造工程順を示す図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 上部から見た本発明の第２の実施例によるトランジスタの製造工程順を示す図。 本発明の第２の実施例によるトランジスタの製造工程順を示す断面図。 上部から見た本発明の第２の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第２の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第２の実施例によるトランジスタの完成図。 本発明の第２の実施例によるトランジスタの完成断面図。 本発明の第２の実施例によるディスプレイの完成図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第３の実施例によるトランジスタの完成断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの製造工程順を示す基板上部から見た図。 本発明の第４の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第４の実施例によるトランジスタの完成断面図。 本発明の第４の実施例によるトランジスタを基板上部から見た図。 本発明の第５の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第５の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第５の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第５の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第５の実施例によるトランジスタの製造工程順を示す断面図。 上部から見た本発明の第７の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第７の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第７の実施例によるトランジスタの製造工程順を示す図。 上部から見た本発明の第７の実施例によるトランジスタの完成断面図。 シリコン・ワイヤの断面を示す図。 シリコン・ワイヤの断面を示す図。 シリコン・ワイヤの断面を示す図。 シリコン・ワイヤの断面を示す図。 シリコン・ワイヤの断面を示す図。 本発明の第６の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第６の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第６の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第６の実施例によるトランジスタの製造工程順を示す断面図。 本発明の第６の実施例によるトランジスタの製造工程順を示す断面図。
符号の説明
１…シリコン層
２…酸化膜
３…シリコン基板
４…シリコン・ワイヤ
５…レジスト膜
６…断面図７に相当する部分
７…断面図３に相当する部分
８…断面図９に相当する部分
９…断面図３に相当する部分
１０…断面図９に相当する部分
１１…ビーカー
１２…有機溶媒
１３…プラスチック基板
１４…ゲート電極
１５…ゲート絶縁膜
１６…ソース電極
１７…ドレイン電極
１９…ゲート絶縁膜
２０…断面図２０に相当する部分
２１…ガラス基板
２２…ソース拡散層
２３…ドレイン拡散層
２４…熱硬化性樹脂
２５…シリコン・ワイヤ・トランジスタ
２６…配線
２７…発光素子
２８…ＣＭＯＳ回路
２９…有機絶縁体
３０…サイドウォール絶縁膜
３１…同軸ゲート電極
１０１…シリコン基板
１０２…酸化膜
１０３…非晶質シリコン
１０４…単結晶シリコン・ワイヤ
１０５…アニール装置
１０６…絶縁膜。

Claims (36)

  1. （ａ）第１基板と、前記第１基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、
    （ｂ）前記半導体層を半導体片に加工する工程と、
    （ｃ）前記半導体片の下部の前記絶縁膜の一部を除去する工程と、
    （ｄ）前記（ｃ）工程で除去された前記絶縁膜があった領域の前記半導体片の上面および下面の一部を覆い、かつ、前記第１基板の表面を覆うように有機材料膜を形成する工程と、
    （ｅ）前記半導体片と前記絶縁膜とを分離する工程と、
    （ｆ）前記有機材料膜を有機溶剤に溶解させ、前記半導体片と前記第１基板とを分離させた後、前記半導体片を回収する工程と、
    （ｇ）第２基板に、前記半導体片を用いて電界効果トランジスタを形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
  2. 請求項１記載の電界効果トランジスタの製造方法において、前記（ｂ）工程は、レジスト膜をマスクとして前記半導体層を加工する工程であることを特徴とする電界効果トランジスタの製造方法。
  3. 請求項１記載の電界効果トランジスタの製造方法において、前記有機材料膜はレジスト膜であることを特徴とする電界効果トランジスタの製造方法。
  4. 請求項１記載の電界効果トランジスタの製造方法において、前記半導体片は前記電界効果トランジスタのチャネル部として用いられることを特徴とする電界効果トランジスタの製造方法。
  5. 請求項１記載の電界効果トランジスタの製造方法において、前記（ｇ）工程は、前記半導体片をＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法、または、印刷法によって前記第２基板に配置する工程を有することを特徴とする電界効果トランジスタの製造方法。
  6. 請求項１記載の電界効果トランジスタの製造方法において、前記（ｂ）工程は、レーザー照射によって加工する工程であることを特徴とする電界効果トランジスタの製造方法。
  7. 請求項１記載の電界効果トランジスタの製造方法において、前記（ｅ）工程は、前記半導体片と前記絶縁膜との接合部の前記半導体片、もしくは、前記接合部の前記絶縁膜を除去することによって分離する工程であることを特徴とする電界効果トランジスタの製造方法。
  8. （ａ）第１基板と、前記第１基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１半導体層とを有するＳＯＩ基板を準備する工程と、
    （ｂ）前記第１半導体層を半導体片に加工する工程と、
    （ｃ）前記半導体片の下部の前記第１絶縁膜の一部を除去する工程と、
    （ｄ）前記半導体片の表面に第２絶縁膜を形成する工程と、
    （ｅ）前記（ｃ）工程で除去された前記第１絶縁膜があったの領域の前記半導体片の上面および下面の一部を覆い、かつ、前記第１基板の表面を覆うように有機材料膜を形成する工程と、
    （ｆ）前記第２絶縁膜を表面に有する前記半導体片と前記第１絶縁膜とを分離する工程と、
    （ｇ）前記有機材料を有機溶剤に溶解させ、前記半導体片と前記第１基板とを分離させた後、前記第２絶縁膜を表面に有する前記半導体片を回収する工程と、
    （ｈ）第２基板に、前記第２絶縁膜を表面に有する前記半導体片を用いて電界効果トランジスタを形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
  9. 請求項８記載の電界効果トランジスタの製造方法において、前記第２絶縁膜は、前記半導体片の表面を熱酸化することによって形成されることを特徴とする電界効果トランジスタの製造方法。
  10. 請求項８記載の電界効果トランジスタの製造方法において、さらに、前記（ｄ）工程後、前記（ｅ）工程前に、前記第２絶縁膜の表面に導電膜を形成する工程を有し、前記（ｅ）工程以降の工程では、前記第２絶縁膜の表面に前記導体膜が形成されていることを特徴とする電界効果トランジスタの製造方法。
  11. 請求項８記載の電界効果トランジスタの製造方法において、前記（ｂ）工程は、レジスト膜をマスクとして前記半導体層を加工する工程であることを特徴とする電界効果トランジスタの製造方法。
  12. 請求項８記載の電界効果トランジスタの製造方法において、前記有機材料膜はレジスト膜であることを特徴とする電界効果トランジスタの製造方法。
  13. 請求項８記載の電界効果トランジスタの製造方法において、前記半導体片は前記電界効果トランジスタのチャネル部として用いられることを特徴とする電界効果トランジスタの製造方法。
  14. 請求項８記載の電界効果トランジスタの製造方法において、前記（ｈ）工程は、前記半導体片をＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法、または、印刷法によって前記第２基板に配置することを特徴とする電界効果トランジスタの製造方法。
  15. 請求項８記載の電界効果トランジスタの製造方法において、前記第２基板は、４００℃以下の耐熱性を有する基板であることを特徴とする電界効果トランジスタの製造方法。
  16. 請求項８記載の電界効果トランジスタの製造方法において、前記（ｂ）工程は、レーザー照射によって加工する工程であることを特徴とする電界効果トランジスタの製造方法。
  17. 請求項８記載の電界効果トランジスタの製造方法において、前記（ｆ）工程は、前記半導体片と前記第１絶縁膜との接合部の前記半導体片、もしくは、前記接合部の前記第１絶縁膜を除去することによって分離する工程であることを特徴とする電界効果トランジスタの製造方法。
  18. 請求項８記載の電界効果トランジスタの製造方法において、前記（ｈ）工程は、前記第２絶縁膜が、前記電界効果トランジスタのゲート絶縁膜となるようにゲート電極を形成する工程を含むことを特徴とする電界効果トランジスタの製造方法。
  19. 請求項１０記載の電界効果トランジスタの製造方法において、前記導電膜は、前記電界効果トランジスタのゲート電極もしくはゲート電極の一部であることを特徴とする電界効果トランジスタの製造方法。
  20. （ａ）表面に絶縁膜を有する半導体片を基板に配置する工程と、
    （ｂ）前記半導体片が電界効果トランジスタのチャネルとなるように前記半導体片上にソース電極およびドレイン電極を形成する工程と、
    （ｃ）前記絶縁膜が前記電界効果トランジスタのゲート絶縁膜となるようにゲート電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
  21. 請求項２０記載の電界効果トランジスタの製造方法において、さらに、前記半導体片は、前記絶縁膜の表面に導電膜を有することを特徴とする電界効果トランジスタの製造方法。
  22. 請求項２０記載の電界効果トランジスタの製造方法において、前記半導体片は、前記電界効果トランジスタに複数用いられることを特徴とする電界効果トランジスタの製造方法。
  23. （ａ）第１基板と、前記第１基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とを有するＳＯＩ基板を準備する工程と、
    （ｂ）前記半導体層を半導体片に加工する工程と、
    （ｃ）前記半導体片の下部の前記第１絶縁膜の一部を除去する工程と、
    （ｄ）前記（ｃ）工程で除去された前記第１絶縁膜があった領域の前記半導体片の上面および下面の一部を覆い、かつ、前記第１基板の表面を覆うように有機材料膜を形成する工程と、
    （ｅ）前記半導体片と前記第１絶縁膜とを分離する工程と、
    （ｆ）前記有機材料膜を有機溶剤に溶解させ、前記半導体片と前記第１基板とを分離させた後、前記半導体片を回収する工程とを有することを特徴とする半導体材料の製造方法。
  24. 請求項２３記載の半導体材料の製造方法において、前記（ｂ）工程は、レジスト膜をマスクとして前記半導体層を加工する工程であることを特徴とする半導体材料の製造方法。
  25. 請求項２３記載の半導体材料の製造方法において、前記有機材料膜はレジスト膜であることを特徴とする半導体材料の製造方法。
  26. 請求項２３記載の半導体材料の製造方法において、さらに、前記（ｃ）工程後および前記（ｄ）工程前に、前記半導体片の表面に第２絶縁膜を形成する工程を有し、前記（ｄ）工程以降の工程では、前記半導体片の表面に前記第２絶縁膜が形成されていることを特徴とする半導体材料の製造方法。
  27. 請求項２６記載の半導体材料の製造方法において、さらに、前記第２絶縁膜を形成する工程後に、前記第２絶縁膜の表面に導電膜を形成する工程を有し、前記（ｄ）以降の工程では、前記第２絶縁膜の表面に前記導体膜が形成されていることを特徴とする半導体材料の製造方法。
  28. 基板上に形成された、表面に熱酸化膜を有する複数の半導体片を有し、
    前記半導体片は電界効果トランジスタのチャネル部であり、前記熱酸化膜が前記電界効果トランジスタのゲート絶縁膜であることを特徴とする電界効果トランジスタ。
  29. 請求項２８記載の電界効果トランジスタにおいて、さらに、前記熱酸化膜の表面に導電膜を有することを特徴とする電界効果トランジスタ。
  30. 請求項２８記載の電界効果トランジスタにおいて、前記基板は、４００℃以下の耐熱性を有する基板であることを特徴とする電界効果トランジスタ。
  31. 請求項２８記載の電界効果トランジスタにおいて、１つの半導体片は他の１つの半導体片の一部もしくは全部と前記基板の表面に対し垂直方向に重なっていることを特徴とする電界効果トランジスタ。
  32. 柱状の半導体片であって、前記半導体片の外周が絶縁膜で覆われていることを特徴とする半導体材料。
  33. 請求項３２記載の半導体材料において、前記絶縁膜は熱酸化膜であることを特徴とする半導体材料。
  34. 請求項３２記載の半導体材料において、さらに、前記絶縁膜の表面に導体膜が形成されていることを特徴とする半導体材料。
  35. 請求項３２記載の半導体材料において、前記半導体片は、角柱形状、もしくは、円柱形状であることを特徴とする半導体材料。
  36. （ａ）複数の半導体ワイヤを基板上に配置する工程と、
    （ｂ）素子領域を覆うように保護膜を形成する工程と、
    （ｃ）前記保護膜からはみ出した前記半導体ワイヤの一部を除去する工程と、
    （ｄ）前記素子領域の前記半導体ワイヤ上に電界効果トランジスタのソース電極およびドレイン電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
JP2004311719A 2004-10-27 2004-10-27 半導体材料および電界効果トランジスタとそれらの製造方法 Withdrawn JP2006128233A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004311719A JP2006128233A (ja) 2004-10-27 2004-10-27 半導体材料および電界効果トランジスタとそれらの製造方法
US11/072,414 US7109072B2 (en) 2004-10-27 2005-03-07 Semiconductor material, field effect transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004311719A JP2006128233A (ja) 2004-10-27 2004-10-27 半導体材料および電界効果トランジスタとそれらの製造方法

Publications (1)

Publication Number Publication Date
JP2006128233A true JP2006128233A (ja) 2006-05-18

Family

ID=36206686

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004311719A Withdrawn JP2006128233A (ja) 2004-10-27 2004-10-27 半導体材料および電界効果トランジスタとそれらの製造方法

Country Status (2)

Country Link
US (1) US7109072B2 (ja)
JP (1) JP2006128233A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270107A (ja) * 2005-03-24 2006-10-05 Samsung Electronics Co Ltd ラウンド状のナノワイヤートランジスタチャンネルを備える半導体素子及びその製造方法
WO2007148653A1 (ja) * 2006-06-21 2007-12-27 Panasonic Corporation 電界効果トランジスタ
WO2008047847A1 (en) * 2006-10-11 2008-04-24 Sharp Kabushiki Kaisha Encapsulating and transferring low dimensional structures
JP2008258622A (ja) * 2007-04-04 2008-10-23 Sharp Corp ナノワイヤトランジスタおよびその製造方法
JP2010541194A (ja) * 2007-08-28 2010-12-24 カリフォルニア インスティテュート オブ テクノロジー 垂直配列ワイヤアレイ成長用ウェハの再利用方法
JP2011505688A (ja) * 2007-11-28 2011-02-24 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ 誘電体材料上に２つの電極を接続する半導体材料で作られたナノワイヤを成長する方法
JP2011258891A (ja) * 2010-06-11 2011-12-22 Fuji Xerox Co Ltd 有機トランジスタ及び有機トランジスタの製造方法
JP2014222772A (ja) * 2009-03-11 2014-11-27 株式会社半導体エネルギー研究所 半導体装置
US9263612B2 (en) 2010-03-23 2016-02-16 California Institute Of Technology Heterojunction wire array solar cells
US9553223B2 (en) 2013-01-24 2017-01-24 California Institute Of Technology Method for alignment of microwires
US9947816B2 (en) 2012-04-03 2018-04-17 California Institute Of Technology Semiconductor structures for fuel generation
US10090425B2 (en) 2012-02-21 2018-10-02 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101127132B1 (ko) * 2005-05-13 2012-03-21 삼성전자주식회사 실리콘 나노와이어 기판 및 그 제조방법, 그리고 이를이용한 박막 트랜지스터의 제조방법
US8022408B2 (en) * 2005-05-13 2011-09-20 Samsung Electronics Co., Ltd. Crystalline nanowire substrate, method of manufacturing the same, and method of manufacturing thin film transistor using the same
US20070063306A1 (en) * 2005-09-22 2007-03-22 Intel Corporation Multiple crystal orientations on the same substrate
WO2008133719A2 (en) * 2006-11-06 2008-11-06 Biowarn Llc Methodology and apparatus for the detection of biological substances
US20080220558A1 (en) * 2007-03-08 2008-09-11 Integrated Photovoltaics, Inc. Plasma spraying for semiconductor grade silicon
US20080217727A1 (en) 2007-03-11 2008-09-11 Skyworks Solutions, Inc. Radio frequency isolation for SOI transistors
WO2008131304A1 (en) * 2007-04-20 2008-10-30 Cambrios Technologies Corporation Composite transparent conductors and methods of forming the same
JPWO2009101944A1 (ja) * 2008-02-14 2011-06-09 シャープ株式会社 半導体素子及び微細構造体配置基板の製造方法並びに表示素子
US7981772B2 (en) * 2008-12-29 2011-07-19 International Business Machines Corporation Methods of fabricating nanostructures
US8253058B2 (en) * 2009-03-19 2012-08-28 Integrated Photovoltaics, Incorporated Hybrid nozzle for plasma spraying silicon
US8415220B2 (en) * 2010-02-22 2013-04-09 International Business Machines Corporation Constrained oxidation of suspended micro- and nano-structures
US8268689B2 (en) * 2010-08-23 2012-09-18 International Business Machines Corporation Multiple threshold voltages in field effect transistor devices
CN102509697A (zh) * 2011-11-01 2012-06-20 北京大学 一种制备超细线条的方法
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466630A (en) * 1994-03-21 1995-11-14 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
US5438015A (en) * 1994-05-11 1995-08-01 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
JP4329312B2 (ja) 2002-07-02 2009-09-09 株式会社日立製作所 薄膜半導体装置、その製造方法及び画像表示装置
US7169696B2 (en) * 2003-06-24 2007-01-30 California Institute Of Technology Method for making a system for selecting one wire from a plurality of wires

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270107A (ja) * 2005-03-24 2006-10-05 Samsung Electronics Co Ltd ラウンド状のナノワイヤートランジスタチャンネルを備える半導体素子及びその製造方法
WO2007148653A1 (ja) * 2006-06-21 2007-12-27 Panasonic Corporation 電界効果トランジスタ
JP5312938B2 (ja) * 2006-06-21 2013-10-09 パナソニック株式会社 電界効果トランジスタ
US8106382B2 (en) 2006-06-21 2012-01-31 Panasonic Corporation Field effect transistor
JP2010506735A (ja) * 2006-10-11 2010-03-04 シャープ株式会社 低次元構造体のカプセル化、転移方法
WO2008047847A1 (en) * 2006-10-11 2008-04-24 Sharp Kabushiki Kaisha Encapsulating and transferring low dimensional structures
JP2008258622A (ja) * 2007-04-04 2008-10-23 Sharp Corp ナノワイヤトランジスタおよびその製造方法
JP2010541194A (ja) * 2007-08-28 2010-12-24 カリフォルニア インスティテュート オブ テクノロジー 垂直配列ワイヤアレイ成長用ウェハの再利用方法
JP2011505688A (ja) * 2007-11-28 2011-02-24 コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ 誘電体材料上に２つの電極を接続する半導体材料で作られたナノワイヤを成長する方法
JP2014222772A (ja) * 2009-03-11 2014-11-27 株式会社半導体エネルギー研究所 半導体装置
US9263612B2 (en) 2010-03-23 2016-02-16 California Institute Of Technology Heterojunction wire array solar cells
JP2011258891A (ja) * 2010-06-11 2011-12-22 Fuji Xerox Co Ltd 有機トランジスタ及び有機トランジスタの製造方法
US10090425B2 (en) 2012-02-21 2018-10-02 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays
US11349039B2 (en) 2012-02-21 2022-05-31 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays
US9947816B2 (en) 2012-04-03 2018-04-17 California Institute Of Technology Semiconductor structures for fuel generation
US9553223B2 (en) 2013-01-24 2017-01-24 California Institute Of Technology Method for alignment of microwires

Also Published As

Publication number Publication date
US20060088960A1 (en) 2006-04-27
US7109072B2 (en) 2006-09-19

Similar Documents

Publication Publication Date Title
US7109072B2 (en) Semiconductor material, field effect transistor and manufacturing method thereof
US7586130B2 (en) Vertical field effect transistor using linear structure as a channel region and method for fabricating the same
JP5186831B2 (ja) グラフェンを用いた電子デバイスの製造方法
JP5271541B2 (ja) 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法
Schmidt et al. Realization of a silicon nanowire vertical surround‐gate field‐effect transistor
KR101419631B1 (ko) 그래핀 채널 기반의 디바이스와 그의 제조방법
JP5135825B2 (ja) グラフェントランジスタ及びその製造方法
EP2313915B1 (en) A lithographic process using a nanowire mask, and nanoscale devices fabricated using the process
US20100133512A1 (en) Method for fabricating carbon nanotube transistors on a silicon or soi substrate
WO2007148653A1 (ja) 電界効果トランジスタ
WO2005117131A1 (en) Electric device with vertical component
TW201442250A (zh) 薄膜電晶體
US7977755B2 (en) Suspended nanochannel transistor structure and method for fabricating the same
JP2009164161A (ja) 電界効果トランジスタ
KR101940234B1 (ko) 쇼트키 다이오드 및 그의 제조방법
TW201742126A (zh) 環閘極ｉｉｉ－ｖ族量子井電晶體及鍺無接面電晶體及其製造方法
CN103928342B (zh) 一种硅纳米线隧穿场效应晶体管及其制作方法
KR20170104861A (ko) 3차원 구조의 탄소나노튜브 전계 효과 트랜지스터 및 그 제조 방법
US11121335B2 (en) Carbon nanotube transistor and logic with end-bonded metal contacts
CN111386610A (zh) 具有双量子点的电子组件的制造方法
KR100779300B1 (ko) 종형 전계 효과 트랜지스터 및 그 제조 방법
US11545641B2 (en) N-type end-bonded metal contacts for carbon nanotube transistors
JP2008016832A (ja) 電界効果トランジスタ、ｔｆｔ駆動回路、パネルおよびディスプレイ
KR101940305B1 (ko) 이온성 유전체 기반 수직구조형 전계효과 트랜지스터
Kshirsagar et al. Fabrication of 100nm Nano Pillars on Silicon

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060425

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061113

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090928