JP5271541B2 - 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法 - Google Patents

半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法 Download PDF

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Description

本発明は、半導体小片の製造方法、ならびに電界効果トランジスタおよびその製造方法に関する。
アクティブ型液晶表示装置や有機エレクトロルミネッセンス表示素子は、ガラス基板上に形成されている。ガラス基板上にマトリックス状に配置された画素は、その近傍に配置されたトランジスタによって制御されている。半導体単結晶を用いたトランジスタをガラス基板上に形成することは難しいため、アモルファスシリコンやポリシリコンを用いた薄膜トランジスタ（ＴＦＴ）が画素の制御に用いられている。ＴＦＴは、大面積の基板上に安価に作製できるという長所を有する。しかし、ＴＦＴは、移動度が結晶シリコンに比べて小さく、高速動作ができないという課題を有する。また、半導体膜を形成する際に基板を高温にしなければならないため、基板の材料が限定されるという課題を有する。これらの課題を解決するために、ＳＯＩ基板からシリコンの小片を取り出し、この小片をトランジスタのチャネル領域に用いる方法が提案されている（“Ａ ｐｒｉｎｔａｂｌｅ ｆｏｒｍ ｏｆ ｓｉｌｉｃｏｎ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｐｌａｓｔｉｃ ｓｕｂｓｔｒａｔｅｓ”， Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ， ｖｏｌ．８４， ２００４， ｐｐ．５３９８．）。
この方法では、まず、ＳＯＩ層をチャネル領域の大きさよりも大きくパターニングする。次に、フッ酸を用いたウエットエッチングによって、シリコンの小片を基板から分離する。次に、フッ酸からシリコン小片を回収し、そのシリコン小片をソース・ドレイン電極間に配置する。このようにして薄膜トランジスタが形成される。このトランジスタのチャネル領域は、単結晶シリコンで形成されている。そのため、この方法によれば、移動度が１００ｃｍ2Ｖ-1ｓ-1を超えるトランジスタを形成することが可能である。
上記従来の方法では、ＳＯＩ基板からシリコン小片を作製するため、シリコン小片の厚さを自由に変更することが困難であった。また、ＳＯＩ基板のコストが高いという問題があった。さらに、従来の製造方法には、１枚のＳＯＩ基板から製造できるシリコン小片の数が限られている、という課題もあった。
このような状況において、本発明は、半導体小片の新規な製造方法、新規な電界効果トランジスタ、および電界効果トランジスタの新規な製造方法を提供することを目的の１つとする。
半導体小片を製造するための本発明の方法は、（ｉ）基板上に犠牲層と半導体層とをこの順序で繰り返し積層することによって、２層以上の前記半導体層を前記基板上に形成する工程と、（ii）前記犠牲層の一部および前記半導体層の一部をエッチングすることによって、前記半導体層を複数の小片に分割する工程と、（iii）前記犠牲層を除去することによって、前記小片を前記基板から分離する工程とを含む。
また、本発明の電界効果トランジスタは、２つの低抵抗領域が形成され２つの前記低抵抗領域に挟まれた部分の少なくとも一部がチャネル領域として機能する半導体小片と、一方の前記低抵抗領域に接続されたソース電極と、他方の前記低抵抗領域に接続されたドレイン電極と、前記半導体小片の近傍に配置されたゲート電極とを備える。
また、電界効果トランジスタを製造するための本発明の方法は、（Ｉ）請求項１に記載の製造方法によって半導体小片を製造する工程と、（II）前記半導体小片にソース電極とドレイン電極とを接続する工程とを含む。
本発明の製造方法によれば、１枚の基板から多くの半導体小片を製造できる。そのため、本発明の製造方法は、従来の製造方法に比べて、低コストで半導体小片を製造できる。
また、本発明の方法では、半導体小片の厚さを容易に変更できるため、半導体小片の形状の設計自由度が大きい。
以下、本発明の実施形態について説明する。なお、本発明は、以下の実施形態の説明に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。
［半導体小片の製造方法］
本発明の製造方法では、まず、基板上に犠牲層と半導体層とをこの順序で繰り返し積層することによって、２層以上の半導体層を基板上に形成する（工程（ｉ））。例えば、基板上に、犠牲層／半導体層／犠牲層／半導体層という順に積層する。半導体層の数が多いほど、１枚の基板から製造される半導体小片の数が多くなる。半導体層の数は、２層、３層、４層、またはそれ以上であってもよい。
犠牲層は、後の工程において、選択的にエッチングされる層である。そのため、犠牲層は、基板および半導体層よりもエッチングレートが速い材料で形成される。犠牲層のエッチングレートは、半導体層のエッチングレートの３倍以上であることが好ましく、１０倍以上であることがより好ましい。
基板は、その上に形成される犠牲層および半導体層の材料に応じて選択される。基板には、例えば、単結晶シリコン基板や、ガラス基板、サファイア基板、ＧａＡｓ基板、ＭｇＯ基板を用いることができる。また、基板には、ポリイミド、フェノール樹脂、不飽和ポリエステル樹脂等のプラスティック基板を用いることもできる。
半導体層は、半導体からなる。半導体層は、後の工程において、複数の半導体小片に分割される。半導体層の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅおよびＳｉＧｅＣといったIV族半導体、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓおよびＩｎＡｓＰといったIII−Ｖ族半導体、ＺｎＳ、ＺｎＳｅ、ＣｄＳおよびＣｄＳｅといったII−VI族半導体が挙げられる。
半導体層は、公知の方法で形成でき、たとえばエピタキシャル成長法によって形成できる。たとえば、ＵＨＶ−ＣＶＤ法、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、およびＭＢＥ法といった気相成長法を用いてもよいし、ゾル−ゲル法、ＭＯＤ法（Ｍｅｔａｌｏｒａｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ法）といった液相成長法を用いてもよい。犠牲層も、半導体層と同様の方法によって形成できる。
次に、犠牲層の一部および半導体層の一部をエッチングすることによって、半導体層を複数の小片に分割する（工程（ii））。工程（ii）は、半導体素子を製造するプロセスで一般的に用いられている方法によって行うことができる。例えば、フォトリソグラフィーとエッチングとを用いて、半導体層を分割できる。
次に、犠牲層を除去することによって、半導体の小片を基板から分離する（工程（iii））。このようにして、半導体小片が製造される。工程（iii）では、工程（ii）で除去されずに基板上に残留した犠牲層が除去される。犠牲層は、適切なエッチング方法を用いることによって、選択的に除去できる。
本発明の製造方法では、工程（iii）において、ウエットエッチングによって犠牲層を除去してもよい。
本発明の製造方法は、工程（iii）の前に、半導体小片の一部（例えば、両端の部分）を低抵抗化する工程をさらに含んでもよい。この工程は、工程（ｉ）の途中で行われてもよいし、工程（ｉ）の後であって工程（iii）の前に行われてもよい。半導体小片の一部を低抵抗化することによって、低抵抗領域が形成される。低抵抗領域は、１×１０18原子／ｃｍ3以上のドープ量で不純物をドーピングすることによって形成してもよい。また、低抵抗領域は、半導体小片の一部を合金化することによって形成してもよい。
本発明の製造方法では、工程（ｉ）は、犠牲層と半導体層と絶縁層とをこの順序で繰り返し積層する工程であってもよい。そして、工程（ii）は、犠牲層の一部、半導体層の一部および絶縁層の一部をエッチングすることによって、半導体層と絶縁層とを複数の小片に分割する工程であってもよい。この方法によれば、一主面上に絶縁層が積層された半導体小片を製造できる。その絶縁層は、電界効果トランジスタのゲート絶縁層として利用できる。
本発明の製造方法では、工程（ｉ）は、犠牲層と半導体層と絶縁層と導電層とをこの順序で繰り返し積層する工程であってもよい。そして、工程（ii）は、犠牲層の一部、半導体層の一部、絶縁層の一部および導電層の一部をエッチングすることによって、半導体層と絶縁層と導電層とを複数の小片に分割する工程であってもよい。この方法によれば、一主面上に絶縁層と導電層とが積層された半導体小片を製造できる。絶縁層および導電層は、それぞれ、ゲート絶縁層およびゲート電極として利用できる。
本発明の製造方法では、犠牲層が結晶からなるものであってもよい。例えば、犠牲層がＳｉＧｅの結晶（例えば単結晶）からなり、半導体層がシリコンの結晶（例えば単結晶）からなるものであってもよい。単結晶からなる犠牲層を用いるとともにヘテロ構造を形成することが可能な材料で半導体層を形成することによって、半導体単結晶層を形成することができる。
本発明の製造方法では、犠牲層が有機高分子層であってもよい。そして、工程（ｉ）において、有機高分子層（犠牲層）で半導体層を接着することによって半導体層を積層してもよい。有機高分子層は、ポリビニルアルコールのような、半導体層を接着できる材料で形成される。
本発明の製造方法では、半導体層が結晶からなるものであってもよい。結晶からなる半導体層を用いることによって、半導体結晶の小片を製造できる。
本発明の製造方法では、半導体層が単結晶からなるものであってもよい。単結晶からなる半導体層を用いることによって、半導体単結晶（半導体単結晶膜）の小片を形成できる。単結晶は、移動度が高いため、電界効果トランジスタの材料として好ましい。なお、半導体層は、多結晶からなるものであってもよいし、非晶質からなるものであってもよい。多結晶の半導体層を用いることによって、多結晶の半導体小片が得られる。また、非晶質の半導体層を用いることによって、非晶質の半導体小片が得られる。半導体層の製造条件に応じて、単結晶からなる層、多結晶からなる層、および非晶質からなる層のいずれかが形成される。
本発明の製造方法は、工程（iii）ののちに、半導体の小片を液体に分散させる工程をさらに含んでもよい。液体の例については後述する。
［電界効果トランジスタ（ＦＥＴ）］
本発明のＦＥＴは、半導体小片と、ソース電極と、ドレイン電極と、ゲート電極とを備える。半導体小片には、２つの低抵抗領域が形成されており、２つの低抵抗領域に挟まれた部分の少なくとも一部がチャネル領域として機能する。半導体小片の一方の低抵抗領域には、ソース電極が接続されている。半導体小片の他方の低抵抗領域には、ドレイン電極が接続されている。ゲート電極は、半導体小片の近傍に配置されている。なお、ゲート電極と半導体小片との間には、ゲート絶縁膜が存在する。
ＦＥＴの半導体小片は、本発明の方法で製造できる。半導体小片は、単結晶であってもよいし、多結晶であってもよいし、非晶質であってもよい。半導体小片については上述したため、重複する説明を省略する場合がある。
上記半導体小片のうち、ゲート電極側の一主面に絶縁膜が形成されていてもよい。この絶縁膜は、ゲート絶縁膜として機能する。
半導体小片の低抵抗領域には、１×１０18原子／ｃｍ3以上のドープ量で不純物がドープされていてもよい。
上記低抵抗領域には、半導体小片を構成する半導体と金属との合金からなる領域が存在してもよい。たとえば、半導体小片がシリコンからなり、低抵抗領域にシリサイドからなる領域が存在してもよい。
本発明の電界効果トランジスタでは、半導体小片がシリコンによって形成されていてもよい。
［電界効果トランジスタ（ＦＥＴ）の製造方法］
電界効果トランジスタを製造するための本発明の方法では、まず、本発明の製造方法によって半導体小片を製造する（工程（Ｉ））。次に、半導体小片を基板上に配置する。次に、半導体小片にソース電極とドレイン電極とを接続する（工程（II））。このようにして、半導体小片を、チャネル領域として機能させることが可能となる。なお、基板上にソース電極とドレイン電極とを形成しておき、半導体小片を基板上に配置すると同時に半導体小片にソース電極とドレイン電極とを接続してもよい。ゲート絶縁層およびゲート電極は、必要に応じて形成する。半導体小片以外の部分は、公知の方法によって形成できる。本発明の方法によれば、薄膜トランジスタを製造できる。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、同様の部分には同一の符号を付して重複する説明を省略する場合がある。以下の実施形態では、半導体層が半導体結晶層であり、結晶半導体の小片が製造される例について説明する。しかし、本発明では、半導体層が非晶質半導体層であり、非晶質半導体の小片が製造されてもよい。すなわち、以下の説明において、半導体結晶層を非晶質半導体層に置き換え、半導体結晶小片を非晶質半導体小片に置き換えることが可能である。
［実施形態１］
図１Ａ〜１Ｆおよび図２Ａ〜２Ｅを参照しながら、半導体小片の製造方法の一例を以下に説明する。図１Ａ、１Ｃ、１Ｅ、２Ａおよび２Ｃは上面図である。図１Ｂ、１Ｄ、１Ｆ、２Ｂおよび２Ｄは、それぞれ、図１Ａ、１Ｃ、１Ｅ、２Ａおよび２Ｃの断面図である。なお、以下の図は模式図である。実際には、１枚のウェハから数百以上の半導体結晶小片を製造することが可能である。
まず、図１Ａおよび１Ｂに示すように、基板１０上に、３つの犠牲層１１と３つの半導体結晶層１２とを交互に積層する。これらの層は、ＣＶＤ法によって形成する。
半導体結晶層１２の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅおよびＳｉＧｅＣといったIV族半導体、ＧａＡｓ、ＧａＰ、ＧａＡｓＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓおよびＩｎＡｓＰといったIII−Ｖ族半導体、ＺｎＳ、ＺｎＳｅ、ＣｄＳおよびＣｄＳｅといったII−VI族半導体が挙げられる。半導体結晶層１２は、単結晶からなる層であってもよいし、多結晶からなる層であってもよい。単結晶からなる半導体結晶層１２を用いることによって、特性がより高い電界効果トランジスタを作製できる。半導体結晶層１２の導電型（ｐ型、ｉ型、ｎ型）は、半導体結晶小片の用途に応じて選択される。
犠牲層１１は、半導体結晶層１２よりもエッチングレートが速い材料で形成される。犠牲層１１のエッチングレートは、半導体結晶層１２のエッチングレートの３倍以上であることが必要であり、１０倍以上であることが好ましい。
基板１０および犠牲層１１は、半導体結晶層１２の結晶形態や材料に応じて選択される。半導体結晶層１２がIV族半導体からなる場合には、例えば、基板１０に単結晶シリコン基板が用いられ、犠牲層１１に酸化シリコンが用いられる。半導体結晶層１２が多結晶シリコンからなる場合には、基板１０にガラス基板を用いることも可能である。また、半導体結晶層１２が微結晶シリコンからなる場合には、基板１０にプラスティック基板を用いることも可能である。また、半導体結晶層１２がIII−Ｖ族半導体からなる場合には、基板１０には、例えば、III−Ｖ族半導体結晶基板またはサファイア基板が用いられる。また、犠牲層１１には、例えば、半導体結晶層１２よりもＡｌの組成比が高いIII−Ｖ族半導体が用いられる。
次に、図１Ｃおよび１Ｄに示すように、パターニングされたマスク（レジストパターン）１４を半導体結晶層１２上に形成する。マスク１４は、一般的なフォトリソグラフィーで形成できる。
次に、図１Ｅおよび１Ｆに示すように、マスク１４で保護されていない領域に存在する、犠牲層１１および半導体結晶層１２を除去する。このエッチングによって、半導体結晶層１２が、複数の半導体結晶小片１２ｃに分割される。エッチングは、例えば、ドライエッチングによって行うことができる。なお、図１Ｅおよび１Ｆでは、エッチングが基板１０の表面でストップしているが、基板１０の一部がエッチングされてもよい。
半導体結晶小片１２ｃの平面形状は、例えば長方形である。一例では、その長方形の短辺は１μｍ〜２０μｍ程度であり、その長辺は５μｍ〜１００μｍ程度である。また、半導体結晶小片１２ｃの厚さは、上記長方形の短辺よりも小さく、例えば２００ｎｍ〜５μｍ程度である。
次に、図２Ａおよび２Ｂに示すように、マスク１４を除去する。次に、図２Ｃおよび２Ｄに示すように、犠牲層１１を除去する。犠牲層１１は、ウエットエッチングによって除去できる。犠牲層１１を除去することによって、多数の半導体結晶小片１２ｃが、基板１０から分離される。実施形態１の製造方法では、半導体結晶層１２の数を多くすることによって、より多くの半導体結晶小片１２ｃを製造できる。
犠牲層１１および半導体結晶層１２に応じて、ウエットエッチングのエッチング液（エッチャント）が選択される。一例では、犠牲層１１としてＡｌＧａＡｓ単結晶層が用いられ、半導体結晶層１２としてＧａＡｓ単結晶層が用いられ、エッチャントとしてアンモニア水と過酸化水素水との混合液が用いられる。他の一例では、犠牲層１１としてＡｌＧａＩｎＰ単結晶層が用いられ、半導体結晶層１２としてＧａＩｎＰ単結晶層が用いられ、エッチャントとして硫酸と過酸化水素水との混合液が用いられる。
次に、図２Ｅに示すように、半導体結晶小片１２ｃを分散媒１６に分散する。このようにして、半導体結晶小片１２ｃの分散液が得られる。
以下に、半導体結晶層１２が単結晶シリコンである場合の製造方法の一例について説明する。
まず、単結晶シリコンからなる基板１０上に、ＳｉＧｅ単結晶からなる犠牲層１１と、単結晶シリコンからなる半導体結晶層１２とを交互に繰り返し積層する。犠牲層１１および半導体結晶層１２は、例えば、ＵＨＶ−ＣＶＤ法やＬＰ−ＣＶＤ法によって形成できる。シリコンの原料ガスとしては、例えば、モノシランガスやジシランガスが用いられ、ゲルマニウムの原料ガスとしては、例えば、ゲルマンガスが用いられる。
ＳｉＧｅ単結晶層は、例えば、成長温度５５０℃程度でジシランガスとゲルマンガスとを供給することによって、エピタキシャル成長させる。Ｓｉ単結晶層は、例えば、成長温度６００℃程度でジシランガスを供給することによって、エピタキシャル成長させる。ＳｉＧｅ単結晶層の厚さは２０ｎｍ〜３００ｎｍ程度で、Ｓｉ単結晶層の厚さは２００ｎｍ〜５μｍ程度である。また、ＳｉＧｅ単結晶層のＧｅ含有率は、１０原子％から５０原子％程度である。ＳｉＧｅ単結晶層のエッチングレートとＳｉ単結晶層のエッチングレートとの比を大きくするため、ＳｉＧｅ単結晶層のＧｅ含有率は２０原子％以上であることが好ましい。
次に、フォトリソグラフィーによって、マスク１４を形成する。次に、マスク１４で保護されていない領域の犠牲層１１および半導体結晶層１２を、ドライエッチングによって除去する。ドライエッチングには、例えば、塩素系ガスを用いた反応性イオンエッチングを適用できる。
次に、マスク１４を、例えば、酸素プラズマアッシング処理によって除去する。次に、ＳｉＧｅ単結晶からなる犠牲層１１をウエットエッチングによって除去する。犠牲層１１は、例えば、硝酸とフッ酸と水とを、硝酸：フッ酸：水＝６０：６０：１（体積比）となるように混合したエッチャントによって、選択的にエッチングできる。犠牲層１１のエッチングによって、シリコン単結晶からなる多数の半導体結晶小片１２ｃが形成される。
次に、半導体結晶小片１２ｃを分散媒１６に分散する。分散媒１６には、例えば、水、水溶液、有機溶媒、または、水と有機溶媒との混合液が用いられる。有機溶媒としては、例えば、エタノール、プロパノール、ペンタノール、ヘキサノール、エチレングリコールなどのアルコールや、エチレングリコールモノメチルエーテルなどのエーテルや、メチルエチルケトンなどのケトン類や、ヘキサンおよびオクタンなどのアルカンや、テトラヒドロフラン、クロロホルムといった溶媒を用いることができる。水と有機溶媒との混合液としては、水とアルコールとの混合液や、水とテトラヒドロフランとの混合液などを用いることができる。
上記製造方法によれば、一般的なＳｉ基板からシリコン小片（シリコンシート）を形成できるため、従来の製造方法に比べて製造コストを低減できる。また、上記製造方法では、半導体結晶層１２の厚さを制御することによってシリコン小片の厚さを制御できる。そのため、上記製造方法は、シリコン小片の設計自由度が大きいという利点を有する。
なお、犠牲層１１および半導体結晶層１２は、他の方法によって形成してもよい。犠牲層１１および半導体結晶層１２を形成する方法の他の一例を図３Ａ〜３Ｄに示す。図３Ａおよび３Ｃは上面図であり、図３Ｂおよび３Ｄはそれらの断面図である。
まず、図３Ａおよび３Ｂに示すように、基板１０上にシリコン層３１を形成する。次に、犠牲層１１となる部分に酸素を注入し、アニールする。これによって、図３Ｃおよび３Ｄに示すように、酸化シリコンからなる犠牲層１１と、結晶シリコンからなる半導体結晶層１２とが形成される。その後は、上述した工程によって、半導体結晶小片を形成する。
また、犠牲層１１および半導体結晶層１２を形成する方法の他の一例について説明する。まず、基板１０上に、接着層を形成する。接着層は、有機高分子で形成される。接着層は、例えば、スピンコーティングによって形成できる。この接着層が犠牲層１１となる。次に、接着層に半導体結晶層を接着する。続いて、接着層と半導体結晶層とをこの順に積層する。このようにして、接着層と半導体結晶層とを交互に繰り返し積層する。その後、半導体結晶層の分割と接着層の除去とを行うことによって、半導体結晶小片を基板から分離する。半導体層は、例えば、単結晶シリコン基板を研磨して数μｍ程度の厚さに加工することによって形成できる。半導体層は、例えば、転写法によって接着層に接着できる。接着層は、熱処理や溶媒によって容易に除去できる層であることが好ましい。例えば、ポリビニルアルコールのような材料で接着層を形成することが好ましい。この方法によれば、取り扱いに注意を要する液体（例えばフッ酸等）を使用せずに半導体結晶小片を形成できる。
［実施形態２］
実施形態２では、両端に低抵抗領域を備える半導体結晶小片を製造する方法の一例について説明する。実施形態２の製造工程の一部を、図４Ａ〜４Ｆに示す。図４Ａ、４Ｃおよび４Ｅは上面図であり、図４Ｂ、４Ｄおよび４Ｆはそれらの断面図である。
まず、図４Ａおよび４Ｂに示すように、基板１０上に、複数の犠牲層１１と複数の半導体結晶層１２とを交互に積層する。次に、図４Ｃおよび４Ｄに示すように、半導体結晶層１２上にマスク（レジストパターン）４１を形成し、不純物を高濃度にドーピングする。このドーピングによって、半導体結晶層１２の一部に、低抵抗領域１２ａが形成される。低抵抗領域１２ａのドーピング量は、例えば、１×１０18ｃｍ-3〜５×１０20ｃｍ-3程度（好ましくは５×１０19ｃｍ-3以上）である。このとき、注入のエネルギーを変化させた多段注入を行うことによって、深さが異なる複数の低抵抗領域１２ａを形成できる。低抵抗領域１２ａで囲まれた部分は、半導体結晶小片１２ｃとなる。
次に、図４Ｅおよび４Ｆに示すように、低抵抗領域１２ａの一部と半導体結晶小片１２ｃとを覆うようにマスク（レジストパターン）４２を形成する。そして、マスク４２が存在しない領域にある、低抵抗領域１２ａおよび犠牲層１１をエッチングする。マスク４２は、半導体結晶小片１２ｃの両端の低抵抗領域１２ａが残るように形成する。
その後は、実施形態１と同様に、マスク４２と犠牲層１１とを除去し、複数の半導体結晶小片を形成する。この方法によれば、図５Ａおよび５Ｂに示す半導体結晶小片５１が得られる。半導体結晶小片５１は、半導体結晶小片１２ｃと、その両端に配置された低抵抗領域１２ａとを備える。
［実施形態３］
実施形態３では、一主面に絶縁層が形成された半導体結晶小片を製造する方法の一例について説明する。実施形態３の製造工程の一部を、図６Ａ〜６Ｈに示す。図６Ａ、６Ｃ、６Ｅおよび６Ｇは上面図であり、図６Ｂ、６Ｄ、６Ｆおよび６Ｈはそれらの断面図である。
まず、図６Ａおよび６Ｂに示すように、基板１０上に、犠牲層１１、半導体結晶層１２および絶縁層６１をこの順序で繰り返し積層する。絶縁層６１は、半導体結晶層１２と同様に、犠牲層１１よりもエッチングレートが遅い材料からなる。犠牲層１１と半導体結晶層１２と絶縁層６１との組み合わせの例としては、酸化シリコンからなる犠牲層１１と、ポリシリコンからなる半導体結晶層１２と、窒化シリコンからなる絶縁層６１との組み合わせが挙げられる。また、酸化マグネシウムからなる犠牲層１１と、ポリシリコンからなる半導体結晶層１２と、酸化アルミからなる絶縁層６１との組み合わせも挙げられる。
次に、図６Ｃおよび６Ｄに示すように、半導体結晶層１２上にマスク１４を形成する。次に、図６Ｅおよび６Ｆに示すように、マスク１４で保護されていない領域にある、犠牲層１１、半導体結晶層１２および絶縁層６１を除去する。これらの層はドライエッチングによって除去できる。エッチングによって、半導体結晶層１２は、半導体結晶小片１２ｃに分割される。
次に、犠牲層１１を、ウエットエッチングによって選択的に除去する。その結果、図６Ｇおよび６Ｈに示すように、一主面上に絶縁層６１が形成された半導体結晶小片１２ｃが形成される。
なお、図７Ａおよび７Ｂに示すように、両端に低抵抗領域１２ａが形成され、一主面上に絶縁層６１が形成された半導体結晶小片１２ｃを形成することも可能である。図７Ａおよび７Ｂの半導体結晶小片を製造する場合には、図６Ａおよび６Ｂの工程ののちに、図４Ｄと同様に、半導体結晶層１２の一部に不純物をドーピングすればよい。
また、図７Ｃおよび７Ｄに示すように、両端に低抵抗領域１２ａが形成され、２つの主面上に絶縁層６１が形成された半導体結晶小片１２ｃを形成することも可能である。図７Ｃおよび７Ｄの半導体結晶小片を製造する場合には、まず、基板１０上に、犠牲層１１、絶縁層６１、半導体結晶層１２および絶縁層６１を、この順序で繰り返し積層する。その後は、図７Ａおよび７Ｂの半導体結晶小片の製造工程と同様の工程が行われる。
［実施形態４］
実施形態４では、電界効果トランジスタを形成する方法の一例について説明する。別の観点では、この製造方法は、電界効果トランジスタとして機能する半導体結晶小片の製造方法である。実施形態４の製造工程を、図８Ａ〜８Ｈに示す。図８Ａ、８Ｃ、８Ｅおよび８Ｇは上面図であり、図８Ｂ、８Ｄ、８Ｆおよび８Ｈはそれらの断面図である。
まず、図８Ａおよび８Ｂに示すように、基板１０上に複数の層を積層する。具体的には、犠牲層１１と、一部に低抵抗領域１２ａが形成された半導体結晶層１２と、ゲート絶縁層８１と、ゲート電極８２とを、この順序で繰り返し積層する。ゲート絶縁層８１およびゲート電極８２は、２つの低抵抗領域１２ａに挟まれた半導体結晶層１２の上に形成される。ゲート絶縁層８１およびゲート電極８２の上に形成される犠牲層１１は、それらの層を覆うように形成される。
次に、図８Ｃおよび８Ｄに示すように、隣接するトランジスタ同士を分離するためのマスク１４を形成する。次に、図８Ｅおよび８Ｆに示すように、マスク１４で保護されていない領域にある層をドライエッチングによって除去し、さらにマスク１４を除去する。
次に、犠牲層１１を選択的に除去する。これによって、複数の電界効果トランジスタ８３が基板１０から分離される。図８Ｇおよび８Ｈに示すように、電界効果トランジスタ８３は、ゲート絶縁層８１、ゲート電極８２、および、両端に低抵抗領域１２ａを備える半導体結晶小片１２ｃを含む。
［実施形態５］
実施形態５では、半導体結晶小片５１を用いて電界効果トランジスタ（ＦＥＴ）を製造する方法の一例について説明する。製造工程を図９Ａ〜９Ｆおよび図１０Ａ〜１０Ｂに示す。図９Ａ、９Ｃ、９Ｅおよび１０Ａは上面図であり、図９Ｂ、９Ｄ、９Ｆおよび１０Ｂはそれらの断面図である。
まず、図９Ａおよび９Ｂに示すように、基板９１上に、ゲート電極９２を形成する。基板９１に限定はなく、ガラス基板や、樹脂などで形成されたフレキシブル基板であってもよい。フレキシブル基板としては、例えば、ポリイミドや芳香族ポリエステルのような材料によって構成される基板を用いることができる。ゲート電極９２は、例えば、蒸着やスパッタといった方法によって金属膜を形成したのち、フォトリソ・エッチング工程によって金属膜をパターニングすることによって形成できる。
次に、図９Ｃおよび９Ｄに示すように、ゲート電極９２を覆うようにゲート絶縁膜９３を形成し、ゲート絶縁膜９３上の所定の領域に親液性領域９４を形成する。ゲート絶縁膜９３は、一般的なゲート絶縁膜と同様の材料および方法で形成でき、例えば、塗布法やスパッタ法によって形成できる。ゲート絶縁膜９３は、例えば、パリレン樹脂や、酸化シリコンで形成できる。
親液性領域９４は、半導体結晶小片５１の分散媒のぬれ性が、親液性領域９４の周囲の領域９５（この例ではゲート絶縁膜９３）よりも高い領域である。親液性領域９４は、ゲート絶縁膜９３の一部に親液膜（例えば親水性膜）を形成することによって形成できる。また、親液性領域９４は、ゲート絶縁膜９３の一部に親液化処理（例えば親水化処理）を施すことによっても形成できる。親液性領域９４は、半導体結晶小片５１が配置される領域に形成される。
親液性領域９４の形状は、半導体結晶小片５１の平面形状（図５Ａの形状）とほぼ同じであることが好ましい。ここで、半導体結晶小片５１の面のうち面積が最大の面（Ｐ３）の縦と横の長さをそれぞれ０．８倍（面積比０．６４倍）としたときの形状を形状Ｐ３ｘとし、縦と横の長さをそれぞれ１．２倍（面積比１．４４倍）としたときの形状をＰ３ｙとする。この場合、形状Ｐ３ｘが親液性領域９４の形状に含まれる形状であり、親液性領域９４の形状が形状Ｐ３ｙに含まれる形状であることが好ましい。
また、半導体結晶小片５１を所定の方向に配向させるため、面（Ｐ３）の長辺の長さは、面（Ｐ３）の短辺の長さの５倍〜１０００倍の範囲にあることが好ましい。
親液性領域９４は、半導体結晶小片５１を含む液滴を親液性領域９４上のみに配置するための領域である。そのため、液滴を親液性領域９４に静置したときに、液滴が親液性領域９４から広がることがない限り、どのような構成を適用してもよい。また、親液性領域９４を形成する代わりに、半導体結晶小片５１が配置される領域以外の領域を撥液性（例えば撥水性）としてもよい。例えば、親液性領域９４を囲む領域に、撥液膜（例えば撥水膜）を形成してもよい。
親水性膜としては、例えば、表面を酸化した樹脂膜を用いてもよい。また、撥水膜としては、フルオロアルキル鎖を有する高分子の膜、フルオロアルキル鎖を有するシランカップリング剤やチオール分子によって形成される薄膜、ゾル−ゲル法で形成されフルオロアルキル鎖を含む有機・無機ハイブリッド膜などを用いてもよい。
次に、図９Ｅおよび９Ｆに示すように、１つの半導体結晶小片５１を親液性領域９４上に配置する。半導体結晶小片５１は、平面形状がほぼ親液性領域９４と重なるように配置される。すなわち、半導体結晶小片５１の長辺と親液性領域９４の長辺とがほぼ重なり、半導体結晶小片５１の短辺と親液性領域９４の短辺とがほぼ重なるように配置される。半導体結晶小片５１を親液性領域９４上に配置する方法については後述する。
最後に、ソース電極およびドレイン電極を形成する。このとき、低抵抗領域１２ａの露出面の一部または全部を覆うように電極を形成する。これらの電極は、例えば、金、ニッケル、白金といった金属で形成できる。ソース電極およびドレイン電極は、一般的な方法で形成できる。
このようにして、図１０Ａおよび１０Ｂに示されるＦＥＴ１００が形成される。ＦＥＴ１００は、基板９１、ゲート電極９２、ゲート絶縁膜９３、半導体結晶小片５１、ソース電極１０１、およびドレイン電極１０２を含む。ソース電極１０１およびドレイン電極１０２は、それぞれ、半導体結晶小片５１の低抵抗領域１２ａに接触している。半導体結晶小片５１のうち、２つの低抵抗領域１２ａに挟まれた半導体結晶小片１２ｃの少なくとも一部がチャネル領域として機能する。ゲート電極１０２にバイアス電圧を印加することによって、チャネル領域の導電性が制御される。
［半導体結晶小片の配置方法の一例］
図１１Ａ〜１１Ｃを参照しながら、半導体結晶小片５１を親液性領域９４上に配置する方法の一例について説明する。まず、図１１Ａに示すように、分散媒１１１と、分散媒１１１の中に１つだけ配置された半導体結晶小片５１とからなる液滴１１２を形成する。液滴１１２の形成方法に限定はない。液滴１１２の形成方法の一例については、後述する。
次に、図１１Ｂに示すように、液滴１１２を親液性領域９４に配置する。液滴１１２は、親液性領域９４の部分にとどまり、それ以上広がらない。親液性領域９４の形状は、通常、半導体結晶小片５１の平面形状とほぼ同じ長方形である。ただし、半導体結晶小片５１が所定の位置に配置される限り、親液性領域９４の形状に限定はない。
図１１Ｃに示すように、液滴１１２の分散媒１１１が蒸発すると、半導体結晶小片５１は、親液性領域９４に配置される。分散媒１１１は、自然乾燥で蒸発させてもよいし、加熱や送風によって蒸発させてもよいし、減圧によって蒸発させてもよい。
親液性領域９４が長方形であるため、分散媒１１１が蒸発するにしたがって、親液性領域９４上の分散媒１１１は直方体に近い形状となる。そのため、分散媒１１１が蒸発するほど、分散媒１１１内に存在する半導体結晶小片５１の長手方向と、親液性領域９４の長手方向とが一致するようになる。このようにして、分散媒１１１が蒸発すると、親液性領域９４の２つの長辺と、半導体結晶小片５１の２つの長辺とが、ほぼ重なるように、半導体結晶小片５１が親液性領域９４上に配置される。
半導体結晶小片５１が所定の方向に配置されるようにするために、親液性領域９４の短辺の長さは、半導体結晶小片５１の長辺の長さよりも短く設定される。
次に、液滴１１２の形成方法の一例について説明する。まず、図１２Ａに示すように、先端部分の内径が半導体結晶小片の寸法と同程度のキャピラリ（capillary）１２０に分散媒１１１を満たす。内径が１００μｍ以上のキャピラリには、市販されているガラス管を用いることができる。また、内径が数μｍ〜数十μｍのキャピラリは、内径が１００μｍ程度のキャピラリの一部をバーナーで加熱して引き伸ばすことによって形成できる。
次に、図１２Ｂに示すように、分散媒１１１に圧力を加えることによって、キャピラリ１２０の先端に、分散媒１１１の液滴を形成する。
一方、図１２Ｃに示すように、複数の半導体結晶小片５１を基板１２１上に配置する。半導体結晶小片５１は、基板１２１上に無秩序に配置されてもよい。基板１２１の表面は、分散媒１１１のぬれ性が低い面（撥液性の表面）である。半導体結晶小片５１は、例えば、複数の半導体結晶小片５１が分散された液体を基板１２１上に滴下したのち、分散媒を除去することによって基板１２１上に配置できる。基板１２１としては、撥液膜で覆われた基板や、シリコン基板などを用いることができる。撥液膜としては、例えば、シランカップリング剤またはチオール分子からなる有機薄膜や、ゾル−ゲル法で作製された有機・無機ハイブリッド膜が挙げられる。
次に、キャピラリ１２０の先端に形成された液滴を、基板１２１上の１つの半導体結晶小片５１に接触させる。このとき、基板１２１の表面は撥液性であるため、液滴が基板１２１の表面に吸い付けられることはなく、液滴がキャピラリ１２０の先端からはずれることはない。液滴が半導体結晶小片５１に接触すると、図１２Ｄに示すように、半導体結晶小片５１は液滴内に取り込まれ、分散媒１１１と半導体結晶小片５１とを含む液滴１１２が形成される。
この液滴１１２を、図１２Ｅおよび１２Ｆに示すように、所定の膜１２２上の親液性領域（図示せず）に配置する。液滴１１２の分散媒１１１が蒸発すると、図１２Ｇに示すように、膜１２２上の所定の位置に、半導体結晶小片５１が配置される。
［実施形態６］
以下に、本発明の半導体結晶小片を用いて製造可能なディスプレイの一例について説明する。実施形態６では、有機エレクトロルミネッセンス素子（有機ＥＬ素子）を用いたディスプレイについて説明する。
図１３は、ディスプレイの構成を模式的に示す。図１３のディスプレイ１３０では、フレキシルブル基板１３１上に、複数の画素１３２がマトリクス状に配置されている。各画素１３２には、有機ＥＬ素子が配置されている。その有機ＥＬ素子は、その近傍に配置された、ＦＥＴを含む回路で制御される。フレキシルブル基板１３１上には、ＦＥＴを制御するための、Ｘ走査電極１３３、Ｙ走査電極１３４、Ｘドライバ１３５、およびＹドライバ１３６が形成されている。
図１４は、画素近傍の回路の構成を示す。画素１３２は、スイッチ用のトランジスタ１４２と、ドライバ用のトランジスタ１４３とによって制御される。Ｘドライバ１３５からＸ走査電極１３３を介してトランジスタ１４２のソース電極に電圧が印加される。トランジスタ１４２のドレイン電極とトランジスタ１４３のゲート電極とは電気的に接続されている。トランジスタ１４３のドレイン電極は、画素の下部に配置された画素電極（図示せず）に電気的に接続されている。また、トランジスタ１４３のソース電極には、画素を発光させるための電圧が印加される。
一方、トランジスタ１４２のゲート電極には、Ｙドライバ１３６からＹ走査電極１３４を介して画像信号電圧が印加される。画像信号の電圧が印加されたトランジスタ１４２から、トランジスタ１４３のゲート電圧に電圧が加えられる。これによって、トランジスタ１４３から画素電極に電圧が加えられる。図示はしていないが、画素上には透明電極が配置されている。画素電極と透明電極との間に電圧が加わることによって、画素部分が発光する。
トランジスタ１４２および１４３は、本発明の方法を用いて形成できる。本発明の方法によれば、フレキシブル基板上に高速動作が可能な電界効果トランジスタを形成することが可能である。
以上、本発明の方法について説明したが、他の方法によって半導体結晶小片を作製することも可能である。他の方法は、犠牲層および半導体結晶層が共に単結晶からなる点、およびそれらの層が１層以上であればよい点で、本発明の方法とは異なる。それ以外の点は、本発明の方法と同じである。他の方法では、まず、基板上に単結晶からなる犠牲層を形成し、犠牲層の上に半導体単結晶層を形成する。犠牲層および半導体単結晶層は、それぞれ１層以上であればよい。次に、半導体単結晶層の一部をエッチングすることによって、半導体単結晶層を複数の小片に分割する。このとき、犠牲層の一部がエッチングされてもよい。次に、犠牲層を除去することによって、半導体単結晶の小片を基板から分離する。このようにして、半導体単結晶の小片が製造される。
本発明は、その意図および本質的な特徴から逸脱しない限り、他の実施形態に適用しうる。この明細書に開示されている実施形態は、あらゆる点で説明的なものであってこれに限定されない。本発明の範囲は、クレームによって示されており、クレームと均等な意味および範囲にあるすべての変更はそれに含まれる。
本発明は、半導体小片の製造方法、電界効果トランジスタ、および電界効果トランジスタの製造方法に利用できる。本発明は、例えば、ディスプレイデバイスの画素を駆動するためのＦＥＴの製造に利用できる。また、本発明は、フレキシブル基板を用いた電子デバイスやマイクロデバイスなどへ適用できる。
図１Ａ〜１Ｆは、半導体小片を製造するための本発明の方法の一例を示す工程図である。 図２Ａ〜２Ｅは、図１Ａ〜１Ｆに続く工程を示す図である。 図３Ａ〜３Ｄは、半導体小片を製造するための本発明の方法の他の一例を示す工程図である。 図４Ａ〜４Ｆは、半導体小片を製造するための本発明の方法のその他の一例を示す工程図である。 図５Ａおよび５Ｂは、図４Ａ〜４Ｆで示した方法で製造される半導体小片を示す図である。 図６Ａ〜６Ｈは、半導体小片を製造するための本発明の方法のその他の一例を示す工程図である。 図７Ａ〜７Ｄは、本発明の製造方法で製造できる半導体小片の例を示す図である。 図８Ａ〜８Ｈは、半導体小片（電界効果トランジスタ）を製造するための本発明の方法のその他の一例を示す工程図である。 図９Ａ〜９Ｆは、電界効果トランジスタを製造するための本発明の方法の一例を示す工程図である。 図１０Ａおよび１０Ｂは、図９Ａ〜９Ｆで示した方法で製造される電界効果トランジスタを示す図である。 図１１Ａ〜１１Ｃは、図９Ｅおよび９Ｆで示した工程を説明する図である。 図１２Ａ〜１２Ｇは、図１１Ａ〜１１Ｃで示した工程を説明する図である。 図１３は、本発明の製造方法を用いて製造可能な有機ＥＬディスプレイの構造を模式的に示す図である。 図１４は、図１３に示した有機ＥＬディスプレイについて、画素部分の回路を示す図である。

Claims (12)

  1. （ｉ）基板上に犠牲層と半導体層とをこの順序で繰り返し積層することによって、２層以上の前記半導体層を前記基板上に形成する工程と、
    （ii）前記犠牲層の一部および前記半導体層の一部をエッチングすることによって、前記半導体層を複数の小片に分割する工程と、
    （iii）前記犠牲層を除去することによって、前記小片を前記基板から分離する工程とを含む、半導体小片の製造方法。
  2. 前記（iii）の工程において、ウエットエッチングによって前記犠牲層を除去する請求項１に記載の製造方法。
  3. 前記（iii）の工程の前に、前記小片の両端の部分を低抵抗化する工程をさらに含む請求項１に記載の製造方法。
  4. 前記（ｉ）の工程は、前記犠牲層と前記半導体層と絶縁層とをこの順序で繰り返し積層する工程であり、
    前記（ii）の工程は、前記犠牲層の一部、前記半導体層の一部および前記絶縁層の一部をエッチングすることによって、前記半導体層と前記絶縁層とを複数の小片に分割する工程である請求項１に記載の製造方法。
  5. 前記（ｉ）の工程は、前記犠牲層と前記半導体層と絶縁層と導電層とをこの順序で繰り返し積層する工程であり、
    前記（ii）の工程は、前記犠牲層の一部、前記半導体層の一部、前記絶縁層の一部および前記導電層の一部をエッチングすることによって、前記半導体層と前記絶縁層と前記導電層とを複数の小片に分割する工程である請求項１に記載の製造方法。
  6. 前記犠牲層が結晶からなる請求項１に記載の製造方法。
  7. 前記犠牲層がＳｉＧｅの結晶からなり、前記半導体層がシリコンの結晶からなる請求項６に記載の製造方法。
  8. 前記犠牲層が有機高分子層であり、
    前記（ｉ）の工程において、前記有機高分子層で前記半導体層を接着することによって前記半導体層を積層する請求項１に記載の製造方法。
  9. 前記半導体層が結晶からなる請求項１に記載の製造方法。
  10. 前記半導体層が単結晶からなる請求項１に記載の製造方法。
  11. 前記（iii）の工程ののちに、前記小片を液体に分散させる工程をさらに含む請求項１に記載の製造方法。
  12. （Ｉ）請求項１〜１１のいずれか１項に記載の製造方法によって半導体小片を製造する工程と、
    （II）前記半導体小片にソース電極とドレイン電極とを接続する工程とを含む、電界効果トランジスタの製造方法。
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