JP4349278B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4349278B2
JP4349278B2 JP2004372795A JP2004372795A JP4349278B2 JP 4349278 B2 JP4349278 B2 JP 4349278B2 JP 2004372795 A JP2004372795 A JP 2004372795A JP 2004372795 A JP2004372795 A JP 2004372795A JP 4349278 B2 JP4349278 B2 JP 4349278B2
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor
semiconductor device
groove portion
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004372795A
Other languages
English (en)
Other versions
JP2006179752A (ja
Inventor
元彦 深澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004372795A priority Critical patent/JP4349278B2/ja
Priority to US11/313,031 priority patent/US7361532B2/en
Priority to KR1020050126391A priority patent/KR100665449B1/ko
Priority to TW094145659A priority patent/TWI292207B/zh
Priority to CNB2005101338162A priority patent/CN100413051C/zh
Publication of JP2006179752A publication Critical patent/JP2006179752A/ja
Application granted granted Critical
Publication of JP4349278B2 publication Critical patent/JP4349278B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、半導体装置の製造方法に関する。
近年、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯型の電子機器では、小型化や軽量化への要求に伴い、内部に設けられている半導体装置などの各種の電子部品の小型化が図られている。このような背景の下に、半導体装置の三次元実装技術が提案されている。この三次元実装技術は、同様の機能を有した半導体装置同士、又は異なる機能を有する半導体装置を積層する技術である。
また、三次元実装をするための半導体装置はより小型で薄いものが望まれている。そこで、薄い半導体装置を製造する方法として、例えば半導体ウエハ上に複数の半導体装置を形成した後、バックグラインドにより薄厚化した後、ダイシングによって半導体ウエハを切断して半導体装置を個片化する半導体装置の製造方法がある（例えば、特許文献１参照）。
特開２００１−１２７２０６号公報
ところで、半導体ウエハのバックグラインドによる処理面には、破砕層と呼ばれるクラックが形成される。このクラックは半導体ウエハの割れの起点となりやすく、半導体ウエハ自体の抗折強度を低下させてしまう。また、ダイシングによって半導体ウエハを切断して形成された半導体素子の側壁部には、欠けやクラックが生じている。よって、前記の欠けやクラックを起点として半導体素子が割れやすくなり、この半導体素子を備えた半導体装置自体の強度が低下してしまう。さらに、ダイシングにより切断された半導体素子の端縁部は略直角形状となっている。すると、この端縁部に応力集中が生じることで、薄い半導体素子に割れや欠けを生じさせやすく、半導体装置の強度を低下させる問題があった。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、半導体ウエハから個片化される半導体素子の強度を向上させた、半導体装置の製造方法を提供することにある。
本発明の半導体装置は、複数の半導体素子部を含む半導体ウエハにおける、前記各半導体素子部に貫通電極を形成した後、前記半導体素子部を個片化する半導体装置の製造方法において、前記半導体素子部の能動面側に穴部を形成し、該穴部内に絶縁膜を形成し、該絶縁層を介して前記能動面から突出させるようにして導電材料を埋め込むことで導電部を形成する工程と、前記半導体ウエハの能動面側の素子領域外周に設けた切断領域に前記半導体ウエハを貫通しない第１の溝部を形成する工程と、半導体ウエハと支持体とを接着層を介して貼着し、前記能動面と反対側の裏面を前記絶縁膜を露出させないように薄厚化する工程と、その後、前記第１の溝部の直上となる前記裏面側に、該第１の溝部まで貫通しない第２の溝部を形成する工程と、前記半導体ウエハの裏面側から等方性エッチングによって前記絶縁膜を露出させるように前記半導体ウエハを薄厚化しつつ、前記第１の溝部と前記第２の溝部とを連通させることで前記半導体素子部毎に分割し半導体素子とする工程と、前記裏面側からエッチングによって、前記絶縁膜から前記導電部を露出させて貫通電極を形成する工程と、前記支持体から前記半導体素子を剥離する工程と、を備えたことを特徴とする。
本発明の半導体装置の製造方法によれば、第２の溝部が第１の溝部に貫通しないようにして形成されているので、等方性エッチングによって半導体ウエハを薄厚化しつつ、前記第２の溝部と第１の溝部とを連通させることで半導体ウエハの半導体素子部から半導体素子を分割するようになる。このとき、例えば研削や研磨によって前記の薄厚化処理を行った場合に、半導体ウエハの裏面に形成されたクラック（破砕層）を除去するようになる。また、例えばダイシングによって第２の溝部を形成した場合、この第２の溝部の内壁面に形成された破砕層を除去しつつ、前記半導体素子の裏面側の端縁部に生じた欠け（チッピング）を除去するようになる。
このとき、前記の等方性エッチングにより、前記半導体素子の裏面側の端縁部は半導体素子の外側に向かって湾曲した状態になる。よって、半導体素子の裏面側の端縁部を湾曲状とすることで、応力集中を緩和し半導体素子の強度を向上することができる。
また、前記の半導体装置の製造方法においては、前記等方性エッチングは、スピンエッチングであることが好ましい。
このようにすれば、例えばウエットエッチングを行った場合に、半導体ウエハに対してエッチング液が均一に塗布され、半導体ウエハを均一に薄厚化することができる。
また、前記の半導体装置の製造方法においては、前記第２の溝部の幅が、前記第１の溝部の幅よりも狭いことが好ましい。
このようにすれば、第２の溝部を形成する位置が多少ズレた場合でも、前記第２の溝部は前記第１の溝部上に形成されるようになる。よって、前記第２の溝部を形成する際の位置決めが容易となる。
また、前記の半導体装置の製造方法においては、前記第１の溝部を形成した後、該第１の溝部に樹脂を埋め込むことで樹脂層を形成する工程と、前記等方性エッチングによって前記半導体ウエハを薄厚化しつつ、前記第２の溝部を前記樹脂層まで到達させる工程と、その後、前記樹脂層を切断して半導体素子とする工程と、前記支持体から前記半導体素子を剥離する工程と、を備えたことが好ましい。
このようにすれば、第１の溝部より第２の溝部を小さくした場合に、例えばダイシングによって第１の溝部を形成した際の、前記第１の溝部に樹脂層を埋め込むことで前記第１の溝部の面上に形成されるクラックを覆うようになる。よって、前記樹脂層がクラックの進展を防止するようになる。したがって、前記樹脂層を切断して形成された半導体素子の、前記のクラックによる抗折強度の低下を防止するようになる。また、前記第１の溝部と第２の溝との幅の差から半導体素子の側壁部に生じた段差を前記樹脂層により無くすことができ、前記段差での半導体素子の欠けを防止するようになる。
また、前記の半導体装置の製造方法においては、前記支持体が、透光性を備えた材料からなることが好ましい。
このようにすれば、例えば支持体を接着する接着層に紫外線によって接着性を低下させる性質のものを用いた場合に、容易に支持体から半導体ウエハを剥離することで、半導体装置の個片化を行うことができる。
また、前記の半導体装置の製造方法においては、前記接着層が、紫外線によって粘着性を低下することが好ましい。
このようにすれば、支持体として透光性のものを用いているので、光の照射によって支持体から半導体ウエハを剥離でき、半導体装置の個片化を容易にすることができる。
本発明の半導体装置は、半導体ウエハから個片化されてなる半導体素子と、該半導体素子を貫通し、前記半導体素子の集積回路が形成された能動面側、及びその裏面側に突出する貫通電極と、を備えた半導体装置において、
前記半導体素子の裏面側の端縁部が等方性エッチング処理により外側に向かって湾曲した状態に形成され、前記半導体素子の能動面側における端縁部が樹脂層で覆われてなり、
該樹脂層が前記半導体ウエハの個片化時のダイシング処理面を覆うことを特徴とする。
本発明の半導体装置によれば、半導体素子の裏面側の端縁部が外側に向かって湾曲した状態となっているので、前記端縁部における応力集中を緩和することができ、薄厚化された半導体素子の強度を向上することができる。
また、半導体素子の能動面側からダイシングを行った際に、樹脂層が前記半導体素子の能動面側の端縁部におけるダイシング処理面上に形成された欠けや、クラックを覆うようになっている。よって、前記樹脂層によって半導体素子を補強することで、前記の欠け、及び前記のクラックの進展を防止し、半導体素子の強度を向上させることができる。
本発明の積層半導体装置は、前記の半導体装置が複数積層されてなることを特徴とする。
本発明の積層半導体装置によれば、前述した強度の高い半導体装置が複数積層されているので、これを備えた積層半導体装置自体の強度が高く、信頼性の高いものとなる。
本発明の回路基板は、前記の半導体装置、又は前記の積層半導体装置を備えたことを特徴とする。
本発明の回路基板によれば、前述した強度が高い半導体装置、又は信頼性の高い積層半導体装置を備えているので、これを備えた回路基板自体の強度が高く、信頼性の高いものとなる。
本発明の電子機器は、前記の回路基板を備えたことを特徴とする。
本発明の電子機器によれば、前述した強度が高く、信頼性の高い回路基板を備えているので、これを備えた電子機器自体の強度が高く、信頼性の高いものとなる。
以下、本発明の半導体装置の製造方法、半導体装置、積層半導体装置、回路基板、及び電子機器について説明する。
まず、本発明の半導体装置１の製造方法における一実施形態について説明する。前記半導体装置１の製造方法を説明するに際して、半導体装置１を製造するために使用する半導体ウエハについて説明する。
図１は、本発明の半導体装置１を製造する際に用いる、例えばＳｉ（シリコン）からなるシリコンウエハ（半導体ウエハ）１００を示す平面図である。このシリコンウエハ１００の能動面１０Ａとなる面上には、複数の半導体素子部８０が設けられていて、この半導体素子部８０に、後述する工程で貫通電極を形成し切断した後、半導体素子１０を含む半導体装置１となる。各々の半導体素子部８０の能動面１０Ａには、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路（図示せず）が形成されている。一方、前記能動面１０Ａの反対側となる裏面（図２参照）にはこれらの電子回路は形成されていない。よって、前記シリコンウエハ１００における能動面１０Ａ及びその反対側の裏面１０Ｂは、前記半導体素子部８０及び後述する半導体素子１０における能動面１０Ａ及び裏面１０Ｂと同じ面上を表すものとする。なお、前記半導体素子１０とは、半導体装置１を構成するための前記駆動回路等を含む素子基板である。
図２（ａ）〜図２（ｅ）は、本実施形態の半導体装置１の製造方法において、前記半導体素子１０上に導電部を埋め込む工程を模式的に示す工程図である。また、図３〜図６は、本実施形態による半導体装置１の製造方法により処理される半導体素子１０の表面部分の詳細を示す断面図である。なお、図２〜図７に示す貫通電極の形成工程においては、半導体素子部８０上に貫通電極１２を形成する場合について説明する。
図２（ａ）は、図１に示した前記半導体素子部８０における概略断面図である。そして、図３（ａ）は、図２（ａ）中の符号Ｂを付して示した箇所の拡大図である。
はじめに、図３（ａ）に示すように、シリコンウエハ１００における前記半導体素子部８０上にＳｉＯ２からなる絶縁膜１３及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４を順に形成する。
そして、この層間絶縁膜１４上の一部に、電極パッド１６を形成する。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。また、前記電極パッド１６は、図示しない箇所で半導体素子部８０の能動面１０Ａに形成された電子回路と電気的に接続されたものである。なお、電極パッド１６の下方には電子回路が形成されていない。
前記電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が前記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６が電気抵抗の低い銅のみの単層構造で形成されていても良い。また、電極パッド１６は、前記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
また、前記層間絶縁膜１４上に、電極パッド１６の一部を覆うようにしてパッシベーション膜１９を形成する。このパッシベーション膜１９は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。
そして、図２（ｂ）に示すように、半導体素子部８０の能動面１０Ａに穴部Ｈ３を形成する。ここで、穴部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１９上の全面に塗布する。
このようにして、パッシベーション膜１９上にレジストを塗布し、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び半導体素子部８０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１９の一部を、例えばドライエッチングによって開口部Ｈ１を形成する。このパッシベーション膜１９に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び半導体素子部８０に形成される孔の断面形状に応じて設定される。
次の工程として、開口部Ｈ１を形成したパッシベーション膜１９上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。なお、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１９に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。
そして、前記の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１３をエッチングして、図４（ａ）に示すように半導体素子部８０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１３をエッチングして、半導体素子部８０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１９上に形成したレジストを、剥離液或いはアッシング等により剥離する。
なお、前記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直してももちろんよい。
次の工程として、パッシベーション膜１９をマスクとして、ドライエッチングにより、図４（ｂ）に示すように半導体素子部８０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。
図４（ｂ）に示すように、パッシベーション膜１９をマスクとして半導体素子部８０を穿孔しているため、半導体素子部８０に形成される穴部Ｈ３の径はパッシベーション膜１９に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１９に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び半導体素子部８０に形成された穴部Ｈ３の径は、ほぼ同一になる。なお、穴部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
次に、図２（ｂ）に示すように、パッシベーション膜１９上並びに穴部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに穴部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による半導体素子部８０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示せず）をパッシベーション膜１９上の全面に塗布する。
パッシベーション膜１９上にレジストを塗布し、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに穴部Ｈ３及びその周辺部のみにレジストが残された形状、例えば穴部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、例えばドライエッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１９を除去し、電極パッド１６の一部を開口する。なお、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１９の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される貫通電極（電極部）１２と電極パッド１６とを接続することができる。従って、開口部Ｈ４は穴部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
次に、図６（ａ）に示すように、半導体素子部８０の能動面１０Ａ上に下地膜２６を形成する。ここで、下地膜２６は半導体素子部８０の上面全面に形成されるため、図６（ａ）に示したように電極パッド１６の露出部並びに穴部Ｈ３の内壁及び底部にも下地膜２６が形成されるようになる。ここで、下地膜２６は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法を用いて形成される。前記下地膜２６は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（穴部Ｈ３の内部を含む）に連続的に形成されるようになる。
下地膜２６の形成が終了すると、図２（ｃ）に示すように、半導体素子部８０の能動面１０Ａ上にメッキレジストを塗布し、導電部２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン５６を形成する。なお、図２（ｃ）〜図２（ｅ）においては、前記下地膜２６の図示を省略している。その後、Ｃｕ電解メッキを行って、図２（ｄ）に示す通り半導体素子部８０の穴部Ｈ３及びメッキレジストパターン２８の開口部に導電材料としてＣｕ（銅）を埋め込むことで導電部２４を形成する。
前記導電部２４を形成した後、図２（ｅ）に示すように、半導体素子部８０上に形成されているメッキレジストパターン５６を剥離する。このとき、下地膜２４は導電性を有する膜であるため、図６（ａ）に示す状態では、下地膜２４によって基板１０に形成される全ての導電部２４が導通した状態になってしまう。このため、下地膜２４の不要部分を除去して個々の接続電極２８を電気的に絶縁させる。ここで、下地膜２４の不要部分とは、例えば表面に露出している部分である。また、図６（ｂ）は、前記導電部２４の構成の詳細を示す断面図である。この導電部２４は半導体素子部８０の能動面１０Ａに突出した突起状の形状であるとともに、その一部が半導体素子部８０内に埋め込まれた形状となる。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、導電部２４は電極パッド１６と電気的に接続されたものである。
（第１の溝部の形成工程）
次に、図７（ａ）に示すようにして、シリコンウエハ１００の能動面１０Ａ側の素子領域外周に設けた切断領域に裏面１０Ｂ側からダイシングブレード（図示せず）を用いて、シリコンウエハを貫通しない程度に第１の溝部２２を形成する。なお、前記切断領域とは、前記シリコンウエハ１００上に設けられた隣り合う半導体素子部８０間の隙間Ｓである（図１参照）。
（半導体素子の薄厚化工程）
次に、図７（ｂ）に示すように、紫外線（ＵＶ光）に反応型の接着層１７で、前記半導体素子１０の能動面１０Ａ側を透光性のあるガラス板（支持体）２００に貼り付ける。なお、紫外線に反応型の前記接着層１７としては、紫外線を照射されることで粘着性を低下し、剥離可能となるものである。このような接着層１７を用いることで、シリコンウエハ１００を支持している透光性のあるガラス板２００側から紫外線を照射した際に、前記接着層１７が紫外線と反応して粘着性が低下し、前記ガラス板２００に貼着されたシリコンウエハ１００を容易に剥離できるようになっている。
前記ガラス板２００はＷＳＳ（Wafer SupportSystem）と呼ばれるものの一部であって、半導体素子（シリコンウエハ）１０はガラス板２００に支持された状態となる。そして、ガラス板２００を貼り付けた状態で、シリコンウエハ１００をバックグラインドすることで薄厚化処理を行う。このバックグラインドとしては、例えば研削処理、あるいは研磨処理等の薄型加工が施される。なお、前記バックグラインドによって半導体素子１０に設けられた導電部２４を破損しないように、前記の薄厚化処理は前記導電部２４を露出させないように行われる。
（第２の溝部の形成工程）
次に、前記第１の溝部２２の直上となる前記半導体素子１０の裏面１０Ｂ上に、前記第１の溝部２２と同様にしてダイシングブレードを用いることで、第２の溝部２３を形成する。このとき、前記第１の溝部２２と第２の溝部２３との幅が異なると、後述する工程において前記第１の溝部２２と前記第２の溝部２３とが連通した場合に、形成される半導体素子１０の側壁部には段差が生じてしまう。そのため、この段差部分で前記半導体素子１０に欠けが生じ、この半導体素子１０の強度を低下させるおそれがある。そこで、本実施形態では、前記第１の溝部２２と前記第２の溝部２３との幅が略等しくしている。なお、前記の略等しいとは、前記側壁部において欠けを生じない程度の段差であれば、前記第２の溝部２３の幅を前記第１の溝部２２の幅に対して狭くしてもよい。このようにすることで、前記第２の溝部２３を形成する際の多少位置ズレを許容することで、前記第２の溝部２３を形成する際の位置合わせを容易にするようにしてもよい。
このとき、バックグラインドされた半導体素子１０の裏面１０Ｂには、破砕層と呼ばれるクラックが生じる。この破砕層は、割れの起点となりやすく半導体素子１０の抗折強度を低下させてしまう。また、前記第２の溝部２３の面上にも、同様にクラックが生じる。なお、前記の第２の溝部２３の面は、後の工程により形成される半導体素子１０の側壁面の一部となる。
そして、前記第２の溝部２３により、半導体素子１０の裏面１０Ｂとの端縁部には、ダイシングブレードによってチッピングと呼ばれる欠けが生じている。
前記のクラック、及び欠けは半導体素子１０の強度を低下させる。また、前記のクラックは半導体素子１０内を進展することで基板の割れを生じやすくするため、半導体素子１０の抗折強度を低下させるようになっている。
そこで本発明の半導体装置１の製造方法では、次の工程として、シリコンウエハ１００の裏面１０Ｂ側から等方性エッチングとして、例えばウエットエッチングによって前記導電部２４を覆う絶縁層１３を露出させるようにして、シリコンウエハ１００の薄厚化処理を行う。なお、本実施形態においては、前記ウエットエッチングの具体的な方法としては、スピンエッチング法を用いて、前記シリコンウエハ１００を回転させながら、半導体ウエハ１０の裏面１０ｂ上に例えば、フッ酸と硝酸の混合液からなるエッチング液を滴下する。よって、半導体ウエハを均一に薄厚化することができる。
このとき、前記のスピンエッチングによるウエットエッチングを行うことでシリコンウエハ１００を薄厚化するようになる。このとき、第２の溝部２３が第１の溝部２２に貫通しないようにして形成されているので、ウエットエッチングによって、前記第２の溝部２３と第１の溝部２２とが連通してシリコンウエハ１００から半導体素子１０を分割する。このとき、前記の研削及び研磨等による薄厚化処理によって、シリコンウエハ１００の裏面１０Ｂ上、及び第２の溝部２３の面上に形成されたクラック又は欠けを除去することができる。また、前記のウエットエッチングは等方性エッチングであるため、前記半導体素子１０の裏面１０Ｂ側の端縁部は、外側に向かって湾曲した状態となる。したがって、半導体素子１０の裏面１０Ｂ側の端縁部への応力集中を防止することができる。
次に、前記シリコンウエハ１００の裏面１０Ｂ側から、例えばドライエッチングによって、前記絶縁層２０を除去することで前記導電部２４を露出させ貫通電極１２を形成する。
このような工程の基に、半導体素子１０の能動面１０Ａ及び裏面１０Ｂから突出した貫通電極１２が形成される。
よって、各半導体素子１０に半導体装置１が形成されることで、１つのシリコンウエハ１００から複数の半導体装置１が形成される。
このとき、前記シリコンウエハ１００は、前述したように接着層１７を介してガラス板２００に貼着しているので、前記各半導体素子１０は前記ガラス板２００上に保持された状態となっている。
よって、前記ガラス板２００から前記半導体素子１０を剥離する。まず、前記ガラス基板２００側から紫外線を照射する。このとき、前記ガラス基板２００と各半導体素子１０とを貼着している接着層１７は、前述したように紫外線と反応して粘着性が低下するようになる。よって、前記ガラス板２００に貼着された前記半導体素子１０を容易に剥離することで、個片化された半導体素子１０からなる複数の半導体装置１（図９参照）を得ることができる。
本発明の半導体装置１の製造方法によれば、第２の溝部２３が第１の溝部２２に貫通しないようにして形成することで、ウエットエッチングを行った際にシリコンウエハ１００の裏面１０Ｂ、及び第２の溝部２３の内壁部に形成された破砕層を除去しつつ、シリコンウエハ１００を貫通電極１２が形成された半導体素子部８０を半導体素子１０毎に分割することができる。よって、前記シリコンウエハ１００をガラス基板から剥離することで、個片化された半導体装置１を形成することができる。
次に、本実施形態により製造された本発明の半導体装置１について説明する。
図９（ａ），（ｂ）は、本実施形態における半導体装置１の側断面図を示すものである。
図９（ａ）に示すように、前記半導体装置１は、矩形状（図１参照）の半導体素子１０と、この半導体素子１０に設けられた貫通電極１２とを備えている。前記半導体素子１０は前述した半導体装置１の製造方法によって、シリコンウエハ１００をダイシングされたものである。前記貫通電極１２は、トランジスタやメモリ素子、その他の電子素子からなる集積回路（図示せず）が形成された前記半導体素子１０の能動面１０Ａと、この能動面１０Ａの反対側の裏面１０Ｂとを貫通するようになっている。
前記貫通電極１２は、例えば平面視した状態で前記半導体素子１０の四辺に沿って配列された状態に形成されていてもよいし、半導体素子１０上の対向する２辺に沿って形成されていてもよいし、あるいは半導体素子１０上に１つのみ形成されていてもよい。
前記半導体素子の裏面１０Ｂ側の端縁部は、外側に向う湾曲部２１となっている。よって、前記湾曲部２１は、半導体素子１０の裏面１０Ｂ側の端縁部への応力集中を緩和するようになっている。なお、図９（ａ）に示したように、前記半導体素子１０の側壁部１０Ｃの表面は平坦な形状となっている。なお、前述したように欠けを生じない程度であれば、図９（ｂ）に示すように、前記の半導体装置１の製造工程において、前記第１の溝部２２を前記第２の溝部２３の幅より大きくすることで生じた階段状の段差が生じてもよい。このとき、図９（ｂ）に示すように、段差となる半導体素子１０の角部は、前記の半導体装置１を個片化する工程で行う、ウエットエッチングによって、丸まった状態となり湾曲部２１が形成された状態となっている。よって、前記半導体素子１０の裏面１０Ｂ側の端縁部の応力集中を緩和することで、前記半導体素子１０の欠けを防止することができる。
本実施形態では、前記貫通電極１２は、能動面１０Ａ側の電極が裏面１０Ｂ側の電極に比べて大きく、平面視した状態で円形状、又は正方形状等に形成されたものである。また、前記半導体素子１０には、前記貫通電極１２を形成するための穴部Ｈ３が形成されている。
前記穴部Ｈ３には絶縁膜２０が設けられていて、前記貫通電極１２と前記半導体素子１０のシリコン部分とを電気的に絶縁するようにしている。なお、前記貫通電極１２は、電極パッド１６に接続していて、半導体素子１０上に設けられた前記の集積回路に電気的に接続するようになっている。また、前記半導体装置１は前記貫通電極１２を介して、半導体素子１０の能動面１０Ａ側と裏面１０Ｂ側とを導通可能となっている。
本発明の半導体装置１によれば、半導体素子１０の裏面１０Ｂ側の端縁部が外側に向かって湾曲しているので、前記端縁部での応力集中を緩和することができ、薄厚化された半導体素子の強度を向上することができる。また、前記第２の溝部２３による半導体素子１０の裏面側壁部１０Ｃの端縁部は、チッピングを除去し、前記側壁部１０Ｃに形成された破砕層を除去できるので、半導体素子１０の抗折強度を向上できる。よって、この半導体素子１０を備えた半導体装置１の強度自体も向上したものとなる。
（第２の実施形態）
次に、本発明の半導体装置の製造方法における第２の実施形態について説明する。なお、本実施形態における半導体装置２の製造方法は、前記の第１の実施形態の製造工程により前記第１の溝部２２を形成した後、この第１の溝部２２に樹脂層２５を埋め込む工程を行った後、シリコンウエハ１００から半導体装置１を個片化する方法である。したがって、前記樹脂層２５を形成する工程以降について詳しく説明することとし、その他の工程については説明を簡略化する。また、前記半導体装置１を製造する途中工程を示す図１０及び図１１においては、前記実施形態と同様に、シリコンウエハ１００上の隣り合う半導体素子部８０に半導体装置１を形成し、個片化する工程について図示している。
まず、前記第１の実施形態と同様にして、シリコンウエハ１００からなる半導体素子１０の能動面１０Ａ上に設けられた電極パッド１６を貫通する穴部Ｈ３を形成する。
そして、穴部Ｈ３に絶縁膜２０等を形成し、前記穴部Ｈ３の内側に銅（Ｃｕ）からなる導電部２４を埋め込む。これにより、電極パッド１６上に突出した導電部２４が形成される。
前記導電部２４を形成した後、半導体素子１０の裏面１０Ｂ側から、ダイシングブレード（図示せず）を用いて、シリコンウエハ１００を貫通しないような開口を有する第１の溝部２２を形成する。
このとき、前記第１の溝部２３の面上にはクラックが生じ、前記第１の溝部２２と半導体素子１０の能動面１０Ａとの端縁部には、ダイシングブレードによる欠けが生じている。
（樹脂層の埋め込み工程）
前述したようにして、第１の溝部２２を形成した後、本実施形態における半導体装置の製造方法では、図１０（ａ）に示すように、前記第１の溝部２２に樹脂を埋めこむことで樹脂層２５を形成する。前記樹脂層２５を構成する樹脂としては、後述するスピンエッチングを行う際に使用するエッチング液（フッ酸と硝酸の混合液）に対して耐性を備えた、例えばエポキシ樹脂等を用いた。
よって、前記第１の溝部２２に樹脂層２５を埋め込むことで前記第１の溝部２２の面上に形成されたクラックを覆うようになる。したがって、前記樹脂層２５がクラックの進展を防止することができる。
（半導体素子の薄厚化工程）
次に、図１０（ｂ）に示すように、紫外線（ＵＶ光）に反応型の接着層１７で、前記シリコンウエハ１００の能動面１０Ａ側を透光性のあるガラス板２００に貼り付ける。
そして、図１０（ｃ）に示すように、半導体素子１０をガラス板２００を貼り付けた状態で、シリコンウエハ１００をバックグラインドすることで、前記第１の実施形態同様に薄厚化処理を行う。
次に、図１１（ａ）に示すように、前記樹脂層２５の直上となる前記シリコンウエハ１００の裏面１０Ｂ上に、ダイシングブレードを用いて、前記樹脂層２５まで到達しない第２の溝部２３を形成する。
このとき、前記第２の溝部２３の幅が、前記第１の溝部２２の幅よりも狭くなっていることが好ましい。
すなわち、前記第２の溝部２３をシリコンウエハ１００上に形成する場合に、前記第２の溝部２３の位置が多少ズレた場合でも、前記第２の溝部２３を前記第１の溝部２２上に形成することができる。よって、ウエットエッチングによって前記第２の溝部２３と前記第１の溝部２２とを確実に貫通させることができる。すなわち、前記第２の溝部２３を形成する際の、シリコンウエハ１００に対しての位置合わせを容易とすることができる。
ここで、バックグラインドされたシリコンウエハ１００の裏面１０Ｂには、クラックが生じている。また、前記第２の溝部２３の内壁面（半導体素子１０の側壁部）にも、同様にクラックが生じ、前記第２の溝部２３と半導体素子１０の裏面１０Ｂとの端縁部には、ダイシングブレードによって欠けが生じている。
よって、次の工程として前記実施形態同様に、図１１（ｂ）に示すようにして、シリコンウエハ１００の裏面１０Ｂ側からウエットエッチングによって前記導電部２４を覆う絶縁層１３を露出させるようにして、シリコンウエハ１００の薄厚化処理を行う。このとき、スピンエッチング法を用いることで、シリコンウエハ１００を均一に薄厚化することができる。
このとき、前記樹脂層２５は、エッチング液に対して耐性を備えているので、ウエットエッチングは前記樹脂層２５で止まる。すると、前記のウエットエッチングは等方性であるため、前記第１の溝部２２の面上に形成された欠けを除去するようになる。
よって、半導体素子１０の裏面１０Ｂ側の端縁部は、前記のウエットエッチングによって、半導体素子１０の外側に向かって湾曲した湾曲部２１が形成される。したがって、半導体素子１０の裏面１０Ｂ側の端縁部への応力集中を防止するようになる。
次に、図１１（ｃ）に示すように、前記樹脂層２５をダイシングブレード、又はレーザ等により切断する。このとき、前記第２の溝部２３に対応した幅で前記樹脂層２５を切断することで、半導体装置２の側壁部１０Ｃを平坦な状態に形成してもよい。
次に、前記ガラス板２００から半導体素子１０を剥離する。まず、前記ガラス基板２００側から紫外線を照射する。このとき、前述したように前記ガラス基板２００と前記半導体素子１０とを貼着する接着層１７は、紫外線と反応して粘着性が低下するようになる。よって、前記ガラス板２００に貼着された前記半導体素子１０を容易に剥離することができる。よって、前記ガラス板２００から前記半導体素子１０を剥離することで、半導体素子１０上に貫通電極１２を備えてなる半導体装置（図１２参照）を個片化することができる。
本実施形態における半導体装置２の製造方法によれば、前記第１の実施形態における半導体装置１の製造方法と同様の効果に加えて、前記第２の溝部２３の幅が、前記第１の溝部２２の幅よりも狭いので、第２の溝部を形成する位置が多少ズレた場合でも、前記第２の溝部２３は前記第１の溝部上に形成することができる。よって、前記第２の溝部２３を形成する際の位置決めが容易となる。また、ダイシングによって形成した第１の溝部２２に樹脂層２５を埋め込むことで、前記第１の溝部２２の面上に形成されたクラックを覆うようにしている。よって、前記樹脂層２５がクラックの進展を防止することができる。したがって、前記樹脂層２５を切断することで形成された半導体素子１０の、前記のクラックによる抗折強度の低下を防止することができる。また、前記第１の溝部２２と第２の溝２３との幅の差から半導体素子の側壁部１０Ｃに生じた段差を前記樹脂層２５が覆うことで無くすことができ、前記段差によって半導体素子１０に欠けが生じることを防止できる。
そして、前記半導体素子１０をガラス板２００から剥離することで、強度を向上した半導体素子１０を備えた半導体装置２を得る事ができる。
次に、第２の実施形態により製造された本発明の半導体装置について説明する。
図１２は、本実施形態における半導体装置の側断面図を示すものであり、図中符号２は半導体装置である。なお、本実施形態における半導体装置２は、前記実施形態における半導体装置１と同一の構造の部分に関しては、同一の符号を用いて説明する。
図１２に示すように、前記半導体装置２は、矩形状の半導体素子１０と、この半導体素子１０に設けられた貫通電極１２とを備えている。
前記半導体素子の裏面１０Ｂ側の端縁部は、外側に向う湾曲部２１となっている。よって、前記湾曲部２１は、半導体素子１０の裏面１０Ｂ側の端縁部への応力集中を緩和することができる。さらに、本実施形態における半導体装置２は、前記能動面１０Ａ側の端縁部が樹脂層２５で覆われたものとなっている。なお、前記の端縁部とは、前述した半導体装置３の製造方法によって形成された第１の溝部２２の面上を表している。
その他の詳細の構成については前記第１の実施形態における半導体装置１と同様であるため、説明を省略する。
このような構成の基に、前記半導体装置２は、前記貫通電極１２を介して半導体素子１０の能動面１０Ａ側と裏面１０Ｂ側とを導通可能となっている。
本実施形態の半導体装置２によれば、樹脂層２５が前記半導体素子１０の能動面１０Ａ側の端縁部における、ダイシング処理面上に生じた欠けや、クラックを覆うようになる。よって、前記樹脂層２５によって半導体素子１０を補強することで、前記の欠け、及びクラックによる半導体素子１０の強度の低下を防止することができる。よって、半導体素子１０の抗折強度を向上することができ、強度が高く信頼性のある半導体装置３となる。
なお、本発明は、前記実施形態に限定されることなく、種々の変更が可能である。例えば、本実施形態では、貫通電極１２の形状について能動面１０Ａ側に突出した貫通電極１２と裏面１０Ｂ側に突出した貫通電極１２とで、大きさが異なる場合について説明したが、能動面１０Ａ側と裏面１０Ｂ側とで同一形状の貫通電極１２や、種々の形状の貫通電極を備えた半導体装置及び半導体装置の製造方法に適用することができる。
次に本発明の半導体装置１を複数積層された積層半導体装置３について説明する。
図１３は、前記積層半導体装置３を模式的に示した図である。
図１３に示すように、前記積層半導体装置３は、前記半導体装置１の能動面１０Ａ側を下にして、能動面１０Ａ側に突出する貫通電極１２上に設けられたハンダ層４０を介して、下層の裏面１０Ｂ側と上層の能動面１０Ａとの貫通電極１２を接続するようにして、前記半導体装置１を積層されたものである。なお、図１３においては、前記第１の実施形態における半導体装置１を複数積層した積層半導体装置を図示しているが、前記第２の実施形態における半導体装置２を複数積層してもよい。
このように、半導体装置１を積層する方法としては、例えば熱源としてボンディングツールを用いることで、前記ハンダ層４０を溶融させた後、固化（硬化）させることで実装する方法が考えられる。
また、積層された半導体装置１の間に絶縁性のアンダーフィル（図示せず）を充填することで、積層半導体装置３の強度を増し、貫通電極１２間の接合箇所以外では絶縁された状態にしてもよい。
また、半導体装置１を積層する際に、半導体装置１を一層ずつ積層するようにしてもよいし、リフローを用いることで半導体装置１を一括して積層し前記積層半導体装置３を形成するようにしてもよい。
本発明の積層半導体装置３によれば、前述したように強度の高い半導体装置１が複数積層されているので、これを備えた積層半導体装置２自体の強度が高く、信頼性の高いものとなる。
なお、本実施形態では、前記半導体装置１が複数積層されているが、例えば前記半導体装置１上に他の半導体チップ（ＩＣチップ）等を積層した積層半導体装置としてもよい。
次に、本発明の半導体装置１，３からなる前記積層体２を備えた回路基板について説明する。図１４は、本発明の一実施形態による回路基板の概略構成を示す斜視図である。図１４に示すように、本実施形態の回路基板１５０には、半導体装置１上に半導体チップ等が積層された積層体２が搭載されている。回路基板１５０は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、更にこれら配線パターンに電極パッド（図示せず）が設けられている。
そして、この電気パッドに前記積層体２の最下層となる半導体装置１の第１電極部１２Ａが電気的に接続されることにより、前記積層体２は回路基板１５０上に実装されている。なお、前記積層体２の代わりに、前記半導体装置１，３を１つだけ実装するようにしてもよい。
本発明の回路基板１５０によれば、前述したように抗折強度が高い半導体装置１や、信頼性の高い積層体２を備えているので、これを備えた回路基板１５０自体の強度が高く、信頼性が高いものとなる。
次に、前記回路基板１５０を備えた本発明の電子機器について説明する。図１５は、本発明の一実施形態を示す電子機器としての、携帯電話３００を示したものである。なお、前記回路基板１５０は、前記携帯電話３００の内部に設けられている。
本発明の携帯電話３００によれば、前述したように強度があり、信頼性の高い回路基板１５０を備えているので、これを備えた携帯電話３００自体の信頼性が高いものとなる。
なお、電子機器は、前記携帯電話３００に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
本発明の半導体装置の製造に用いる半導体ウエハの平面図である。 半導体素子に導電部を埋め込む際の工程を模式的に説明する図である。 導電部の製造工程を詳細に説明する図である。 図３に続く、前記導電部の工程説明図である。 図４に続く、前記導電部の工程説明図である。 図５に続く、前記導電部の工程説明図である。 （ａ）〜（ｃ）は第１実施形態における半導体装置の工程説明図である。 （ａ）〜（ｃ）は第１実施形態における半導体装置の工程説明図である。 （ａ）は半導体装置の側断面図、（ｂ）は半導体装置の変形例である。 （ａ）〜（ｃ）は第２実施形態における半導体装置の工程説明図である。 （ａ）〜（ｄ）は第２実施形態における半導体装置の工程明図である。 第２の実施形態における半導体装置の側断面図である。 本発明の積層体の一例を示す側断面図である。 本発明の回路基板の一例を示す斜視図である。 本発明の電子機器の一例を示す斜視図である。
符号の説明
１…半導体装置、２…積層体（積層半導体装置）、１０…半導体素子、１０Ａ…能動面、１０Ｂ…裏面、１２…貫通電極、１５…樹脂層、１７…接着層、２１…湾曲部、２２…第１の溝部、２３…第２の溝部、２４…導電部、２５…樹脂層、８０…半導体素子部、１００…シリコンウエハ（半導体ウエハ）、１５０…回路基板、２００…ガラス板（支持体）、３００…携帯電話（電子機器）、Ｈ３…穴部

Claims (6)

  1. 複数の半導体素子部を含む半導体ウエハにおける、前記各半導体素子部に貫通電極を形成した後、前記半導体素子部を個片化する半導体装置の製造方法において、
    前記半導体素子部の能動面側に穴部を形成し、該穴部内に絶縁膜を形成し、該絶縁層を介して前記能動面から突出させるようにして導電材料を埋め込むことで導電部を形成する工程と、
    前記半導体ウエハの能動面側の素子領域外周に設けた切断領域に前記半導体ウエハを貫通しない第１の溝部を形成する工程と、
    半導体ウエハと支持体とを接着層を介して貼着し、前記能動面と反対側の裏面を前記絶縁膜を露出させないように薄厚化する工程と、
    その後、前記第１の溝部の直上となる前記裏面側に、該第１の溝部まで貫通しない第２の溝部を形成する工程と、
    前記半導体ウエハの裏面側から等方性エッチングによって前記絶縁膜を露出させるように前記半導体ウエハを薄厚化しつつ、前記第１の溝部と前記第２の溝部とを連通させることで前記半導体素子部毎に分割し半導体素子とする工程と、
    前記裏面側からエッチングによって、前記絶縁膜から前記導電部を露出させて貫通電極を形成する工程と、
    前記支持体から前記半導体素子を剥離する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記等方性エッチングは、スピンエッチングであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の溝部の幅が、前記第１の溝部の幅よりも狭いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、前記第１の溝部を形成した後、該第１の溝部に樹脂を埋め込むことで樹脂層を形成する工程と、
    前記等方性エッチングによって前記半導体ウエハを薄厚化しつつ、前記第２の溝部を前記樹脂層まで到達させる工程と、
    その後、前記樹脂層を切断して半導体素子とする工程と、
    前記支持体から前記半導体素子を剥離する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記支持体が、透光性を備えた材料からなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記接着層が、紫外線によって粘着性を低下することを特徴とする請求項５に記載の半導体装置の製造方法。
JP2004372795A 2004-12-24 2004-12-24 半導体装置の製造方法 Active JP4349278B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004372795A JP4349278B2 (ja) 2004-12-24 2004-12-24 半導体装置の製造方法
US11/313,031 US7361532B2 (en) 2004-12-24 2005-12-20 Method of manufacturing semiconductor device
KR1020050126391A KR100665449B1 (ko) 2004-12-24 2005-12-20 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
TW094145659A TWI292207B (en) 2004-12-24 2005-12-21 Method of manufacturing semiconductor device, semiconductor device, stacked semiconductor device, circuit board and electronic instrument
CNB2005101338162A CN100413051C (zh) 2004-12-24 2005-12-21 半导体装置的制造方法、半导体装置、及叠层半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004372795A JP4349278B2 (ja) 2004-12-24 2004-12-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006179752A JP2006179752A (ja) 2006-07-06
JP4349278B2 true JP4349278B2 (ja) 2009-10-21

Family

ID=36610495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004372795A Active JP4349278B2 (ja) 2004-12-24 2004-12-24 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7361532B2 (ja)
JP (1) JP4349278B2 (ja)
KR (1) KR100665449B1 (ja)
CN (1) CN100413051C (ja)
TW (1) TWI292207B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4544143B2 (ja) * 2005-06-17 2010-09-15 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板及び電子機器
JP4533283B2 (ja) * 2005-08-29 2010-09-01 新光電気工業株式会社 半導体装置の製造方法
SG133445A1 (en) * 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
JP5271541B2 (ja) * 2006-01-16 2013-08-21 パナソニック株式会社 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法
TWI293499B (en) * 2006-01-25 2008-02-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP2008244132A (ja) * 2007-03-27 2008-10-09 Sanyo Electric Co Ltd 半導体装置の製造方法および半導体装置
US7605054B2 (en) * 2007-04-18 2009-10-20 S.O.I.Tec Silicon On Insulator Technologies Method of forming a device wafer with recyclable support
DE102007039754A1 (de) * 2007-06-22 2008-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Substraten
KR100889553B1 (ko) * 2007-07-23 2009-03-23 주식회사 동부하이텍 시스템 인 패키지 및 그 제조 방법
US7880309B2 (en) * 2007-07-30 2011-02-01 Qimonda Ag Arrangement of stacked integrated circuit dice having a direct electrical connection
US8193092B2 (en) * 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
KR101594335B1 (ko) * 2007-12-03 2016-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR100948999B1 (ko) 2008-01-08 2010-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
KR100914984B1 (ko) * 2008-01-25 2009-09-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
KR100936070B1 (ko) * 2008-02-26 2010-01-12 재단법인 서울테크노파크 웨이퍼 스택 제작 방법
US7648911B2 (en) * 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US8501587B2 (en) * 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
KR101046387B1 (ko) * 2009-04-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
JP5508133B2 (ja) * 2010-05-19 2014-05-28 株式会社ディスコ 板状物の分割装置
FR2969377B1 (fr) 2010-12-16 2013-09-27 St Microelectronics Crolles 2 Procédé de fabrication de puces de circuits intégrés
FR2969376B1 (fr) 2010-12-16 2013-09-27 St Microelectronics Crolles 2 Procédé de fabrication de puces de circuits intégrés
FR2978610A1 (fr) * 2011-07-28 2013-02-01 St Microelectronics Crolles 2 Procede de realisation d'une liaison electriquement conductrice traversante et dispositif integre correspondant
US8383460B1 (en) * 2011-09-23 2013-02-26 GlobalFoundries, Inc. Method for fabricating through substrate vias in semiconductor substrate
US8790996B2 (en) * 2012-07-16 2014-07-29 Invensas Corporation Method of processing a device substrate
CN107464777A (zh) * 2016-06-02 2017-12-12 苏州能讯高能半导体有限公司 半导体晶圆及其制造方法
JP2018006588A (ja) * 2016-07-04 2018-01-11 株式会社ディスコ ウエーハの加工方法
US10418311B2 (en) * 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate
JP6903532B2 (ja) * 2017-09-20 2021-07-14 キオクシア株式会社 半導体装置およびその製造方法
JP7434710B2 (ja) 2019-02-07 2024-02-21 富士フイルムビジネスイノベーション株式会社 光半導体素子、光半導体装置、光伝送システム、および光半導体装置の製造方法
FR3104316B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104315B1 (fr) * 2019-12-04 2021-12-17 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
KR20230025597A (ko) * 2021-08-13 2023-02-22 삼성전자주식회사 반도체 패키지 및 그 형성 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
JP3397743B2 (ja) 1996-07-12 2003-04-21 富士通株式会社 半導体装置
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
JP2001127206A (ja) 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びｉｃチップの製造方法
KR100699649B1 (ko) * 1999-08-23 2007-03-23 로무 가부시키가이샤 반도체장치 및 그 제조방법
US6316287B1 (en) * 1999-09-13 2001-11-13 Vishay Intertechnology, Inc. Chip scale surface mount packages for semiconductor device and process of fabricating the same
KR100628900B1 (ko) * 2000-04-25 2006-09-27 후지쯔 가부시끼가이샤 반도체 칩의 실장방법
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP4579489B2 (ja) 2002-09-02 2010-11-10 新光電気工業株式会社 半導体チップ製造方法及び半導体チップ
TW577119B (en) 2002-11-13 2004-02-21 Advanced Semiconductor Eng Semiconductor wafer dicing method
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
KR100497111B1 (ko) * 2003-03-25 2005-06-28 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그를 적층한 적층 패키지및 그 제조 방법
JP2004296839A (ja) * 2003-03-27 2004-10-21 Kansai Paint Co Ltd 半導体チップの製造方法
JP2004297019A (ja) 2003-03-28 2004-10-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2004311576A (ja) * 2003-04-03 2004-11-04 Toshiba Corp 半導体装置の製造方法
JP4098673B2 (ja) * 2003-06-19 2008-06-11 新光電気工業株式会社 半導体パッケージの製造方法
KR100618543B1 (ko) * 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom

Also Published As

Publication number Publication date
TW200636937A (en) 2006-10-16
CN100413051C (zh) 2008-08-20
KR100665449B1 (ko) 2007-01-04
TWI292207B (en) 2008-01-01
US20060138629A1 (en) 2006-06-29
KR20060073463A (ko) 2006-06-28
CN1812075A (zh) 2006-08-02
US7361532B2 (en) 2008-04-22
JP2006179752A (ja) 2006-07-06

Similar Documents

Publication Publication Date Title
JP4349278B2 (ja) 半導体装置の製造方法
JP3821125B2 (ja) 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP3972846B2 (ja) 半導体装置の製造方法
JP3891299B2 (ja) 半導体装置の製造方法、半導体装置、半導体デバイス、電子機器
EP1391924A1 (en) Semiconductor device and its manufacturing method, circuit board, and electric apparatus
KR100664825B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
JP4967340B2 (ja) 半導体装置、半導体装置の製造方法、及び電子機器
JP4165256B2 (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP4155154B2 (ja) 半導体装置、回路基板、及び電子機器
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP2005203752A (ja) 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP3945493B2 (ja) 半導体装置及びその製造方法
JP4509486B2 (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP4735614B2 (ja) 回路基板
JP2006041218A (ja) 半導体装置の製造方法、半導体装置、及び電子機器
JP2004253527A (ja) 半導体装置の製造方法及び半導体装置
JP4175241B2 (ja) 半導体装置の製造方法
JP2004288721A (ja) 半導体装置とその製造方法、回路基板、及び電子機器
JP2004296894A (ja) 半導体装置の製造方法
JP2004296893A (ja) 半導体装置の製造方法
JP3909593B2 (ja) 半導体装置の製造方法
JP2005150437A (ja) 中間チップモジュール、半導体装置、回路基板、及び電子機器
JP2004304023A (ja) 半導体装置及びその製造方法、回路基板、並びに電子機器
JP2005167134A (ja) 基板の研削方法、半導体装置の製造方法、半導体装置、回路基板、電子機器
JP2005123601A (ja) 半導体装置の製造方法、半導体装置、及び電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090713

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4349278

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120731

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130731

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250