CN107464777A - 半导体晶圆及其制造方法 - Google Patents

Abstract

本发明实施例提供一种半导体晶圆及其制造方法。所述半导体晶圆包括：基于一基底制作的多个芯片，所述基底包括衬底片和设置在所述衬底片上的外延层；间隔设置在相邻两个芯片之间的划片道，其中：任意相邻的两个芯片之间设置一个划片道，每个划片道包括第一部分和第二部分，所述第一部分形成于所述外延层，所述第二部分形成于所述衬底片远离所述外延层的一侧，并且与所述第一部分相对设置。本发明实施例的半导体晶圆的划片道形成在基底的相反两侧，即，划片道的一部分形成在基底的外延层中，而划片道的另一部分对应设置在衬底片远离外延层的一侧，可以消除裂片过程中外延层材料的裂纹或崩边，避免造成器件损伤。

Description

半导体晶圆及其制造方法

技术领域

本发明涉及微电子、半导体制造方法领域，具体而言，涉及一种半导体晶圆及其制造方法。

背景技术

在半导体晶圆上通过光照、刻蚀、沉积、清洗、注入等工艺步骤制作完成器件之后，一般会采用物理机械切割的方式，把在半导体晶圆上制作好的电路器件切割成为多个独立的芯片。物理机械切割一般采用切片机，其工作原理是利用高速旋转的金刚石刀片的切面，以每秒几个到几十个毫米的进刀速度对半导体晶圆进行物理切割，沿着晶圆片上预留的划片道区域，把半导体晶圆材料切削为微小颗粒状物质，达到切割分离的目的。采用物理机械切割的方式能把半导体晶圆上的电路器件切割为多个独立的芯片。但是，上述方式存在一些缺点，因为切割刀刀刃本身具有的厚度，在切割的过程中会使芯片正面和背面的边沿都产生一定程度的崩边。如果芯片与芯片之间的划片道的宽度设计的不够，刀片切入的宽度和崩边会影响到器件结构，导致器件损伤、良率下降。如果划片道宽度设计的足够宽，就会导致一片晶圆上制作芯片的数量减少，导致器件成本上升。

此外，在制作半导体分立器件时，为了提高器件增益，减小接地电感，通常采用通孔结构。这种结构一般是通过刻蚀的方式从衬底背面引入通孔，该通孔贯穿整个半导体晶圆，直至源极，然后用金属填充通孔，将源极和接地的衬底背面相连，以减少源极到地的电感。所以另一种使半导体晶圆器件分开为多个独立芯片的方法是采用刻蚀工艺。在刻蚀通孔的同时沿着半导体晶圆背面划片道区域刻蚀，把芯片与芯片之间分离。但是该方法存在至少以下缺点，裂片过程中，位于芯片正面的划片道外延材料会出现裂纹和崩边，导致器件损坏。

发明内容

鉴于以上内容，本发明实施例的目的在于提供一种半导体晶圆及其制造方法，以改善上述的问题。

本发明实施例提供的一种半导体晶圆，包括：基于一基底制作的多个芯片，所述基底包括衬底片和设置在所述衬底片上的外延层；间隔设置在相邻两个芯片之间的划片道，其中：任意相邻的两个芯片之间设置一个划片道，每个划片道包括第一部分和第二部分，所述第一部分形成于所述外延层，所述第二部分形成于所述衬底片远离所述外延层的一侧，并且与所述第一部分相对设置。

优选地，所述划片道的第一部分为通过刻蚀所述外延层形成的第一沟槽，所述第一沟槽的刻蚀深度大于或等于所述外延层的厚度。

优选地，所述芯片包括：位于所述基底的外延层远离所述衬底片一侧的半导体器件、位于所述衬底片远离所述外延层一侧的背面金属、以及至少一个贯穿所述基底以使所述半导体器件和所述背面金属电性连接的通孔，其中，所述背面金属与所述半导体器件相对，所述通孔与所述划片道的第二部分在同一刻蚀工艺中形成。

优选地，所述通孔的直径是所述划片道的第二部分的最大宽度的5到50倍。

优选地，所述划片道的第二部分为对所述衬底片远离所述外延层的一侧进行刻蚀形成的第二沟槽，所述第二沟槽的刻蚀深度为所述衬底片的厚度的五分之一至五分之四之间。

优选地，所述衬底片由硅、蓝宝石、碳化硅、砷化镓中的一种材料形成，所述外延层由氮化镓和铝镓氮中的一种或者一种以上形成。

本发明实施例提供的一种半导体晶圆的制造方法，包括：在衬底片上沉积外延层，以形成基底；在所述外延层上制作多个半导体器件；在所述基底设置有所述多个半导体器件的一侧形成第一图案化掩膜层，暴露出所述外延层位于每两个相邻半导体器件之间的一部分；对所述外延层的所暴露部分进行刻蚀，形成划片道的第一部分；将所述基底设置有所述多个半导体器件和所述划片道的第一部分的一侧贴附于衬底支撑片；在所述衬底片远离所述衬底支撑片的一侧形成第二图案化掩膜层，暴露出所述衬底片的一部分；以及对所述衬底片的所暴露部分进行刻蚀，形成贯穿所述基底的通孔以及所述划片道的第二部分，使所述第二部分与所述第一部分相对。

优选地，在所述将所述基底设置有所述多个半导体器件和所述划片道的第一部分的一侧贴附于衬底支撑片之后，所述方法还包括：对所述基底的衬底片进行减薄，其中，所述基底的衬底片被减薄至50到200微米之间。

优选地，所述在所述衬底片远离所述衬底支撑片的一侧形成第二图案化掩膜层的步骤包括：在所述衬底片远离所述衬底支撑片的一侧沉积一个掩膜层；在所述掩膜层上方形成一层光刻胶，并使用一光刻版对所述光刻胶进行光照制程，形成图案化的保护层；以及去除所述掩膜层未被所述保护层所遮挡的部分，形成第二图案化掩膜层；其中，所述光刻版包括与所述通孔对应的第一通光部以及与所述划片道的第二部分对应的第二通光部。

优选地，所述方法还包括：在所述衬底片远离所述衬底支撑片的一侧形成图案化的背面金属，使该背面金属通过所述通孔与所述半导体器件电性连接；以及将所述衬底支撑片移除，形成所述半导体晶圆。

优选地，所述方法采用反应离子刻蚀、电感耦合电浆刻蚀、或离子束刻蚀方法对所述基底的外延层和衬底片的所暴露部分进行刻蚀。

优选地，所述第一图案化掩膜层和所述第二图案化掩膜层由镍、铝、二氧化硅、氮化硅、光刻胶中的其中一种或一种以上的组合物形成。

与现有技术相比，本发明实施例提供的半导体晶圆及其制造方法，其中，用于便利芯片分离的划片道形成在基底的相反两侧，即，划片道的一部分形成在基底的外延层中，而划片道的另一部分对应设置在衬底片远离外延层的一侧。以此方式，使得可以消除裂片过程中外延层材料的裂纹或崩边，避免造成器件损伤。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本发明较佳实施例所提供的半导体晶圆的通孔和划片道的平面结构示意图。

图2为示出图1所示的半导体晶圆的划片道部分的立体示意图。

图3为所述半导体晶圆沿图1所示的A-A切线的剖面示意图。

图4是本发明较佳实施例中所述半导体晶圆的制造方法的工艺流程图。

图5至图17是所述半导体晶圆的制造方法各工艺流程步骤中分别制造所述半导体晶圆各组成部分的结构示意图。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

请参阅图1，本发明较佳实施例提供的一种半导体晶圆100包括基于一基底200制作的多个芯片110以及间隔设置在相邻芯片110之间的划片道120。优选地，本实施例中，所述半导体晶圆100包括的多个芯片110可在半导体晶圆100所在的平面上呈矩阵排列。本实施例中，任意相邻两个所述芯片110之间设置一个划片道120。在相同的延伸方向，相邻两个划片道120相互连接在一起。在不同延伸方向的相邻划片道120相互之间交叉设置。

进一步地，如图2所示，所述基底200包括衬底片210和设置在衬底片210上的外延层220。所述划片道120包括第一部分121和第二部分122，所述第一部分121形成于所述外延层220，所述第二部分122形成于所述衬底片210远离所述外延层220的一侧，并且与所述第一部分121相对设置。

进一步地，如图3所示，所述芯片110包括：位于外延层220远离衬底片210一侧的半导体器件130、位于衬底片210远离所述外延层220一侧的背面金属140、以及贯穿所述衬底片210和所述外延层220以使所述半导体器件130和所述背面金属140电性连接的至少一通孔150(本实施例仅标示出一个通孔150)。所述背面金属140与所述半导体器件130相对。如果是三端器件时，所述半导体器件130又可示意为源极金属。所述背面金属140可用作接地金属。所述通孔150的形状可以是圆形或椭圆形。

在基于同一块基底200形成半导体晶圆100之后，可以通过所述划片道120切割或刻蚀该基底200来形成各个分立的芯片110。优选地，本实施例中基底200所包括的衬底片210可由硅、蓝宝石、碳化硅、砷化镓中的其中一种材料形成，基底200所包括的外延层220可由氮化镓和铝镓氮中的一种或者一种以上形成。

于一种具体实施方式中，所述划片道120的第一部分121为通过刻蚀所述外延层220形成的第一沟槽，所述第一沟槽的刻蚀深度可以大于或等于所述外延层220的厚度。具体地，所述划片道120的第一部分121可以通过使用第一光刻版(未示出)对所述外延层220远离所述衬底片210的一侧实施光照、刻蚀等制程而形成。所述第一光刻版可以包括多个与所述划片道120的第一部分121对应的通光部，且这样的通光部的形状与所述划片道120的第一部分121的形状相同。

于一种具体实施方式中，所述划片道120的第二部分122为对所述衬底片210远离所述外延层220的一侧进行刻蚀形成的第二沟槽，所述第二沟槽的刻蚀深度为所述衬底片210的厚度的五分之一至五分之四之间。本实施例中，所述通孔150与所述划片道120的第二部分122在同一刻蚀工艺中形成，并且所述通孔150的直径优选地是所述划片道120的第二部分122的最大宽度的5到50倍。

所述通孔150以及所述划片道120的第二部分122可以利用第二光刻版(未示出)从所述衬底片210远离所述外延层220的一侧实施光照、刻蚀等制程而形成。具体地，第二光刻版可以包括多个与所述通孔150对应的第一通光部以及多个与所述划片道120的第二部分122对应的第二通光部。所述第一通光部的形状与所述通孔150的形状相同，所述第二通光部的形状与所述划片道120的第二部分122的形状相同。

综上所述，本发明实施例提供的半导体晶圆100将划片道120设置在基底200的相反两侧，即，划片道120的第一部分121形成在基底200的外延层220中，而划片道120的第二部分122对应设置在衬底片210远离外延层220的一侧。以此方式，可以消除裂片过程中外延层材料的裂纹或崩边，避免造成器件损伤。

图4示出了本发明较佳实施例中所述半导体晶圆100的制造方法的工艺流程图。下面结合图5至图17对该流程图进行详细的说明。所应说明的是，本发明所述的方法并不以图4以及以下所述的具体顺序为限制。应当理解，在其它实施例中，本发明所述的方法其中部分步骤的顺序可以根据实际需要相互交换，或者其中的部分步骤也可以省略或删除。

步骤S401，如图5所示，在衬底片210上沉积外延层220以形成基底200，并在所述外延层220上制作多个半导体器件130。本实施例中，所述半导体器件130可以用源极金属示意。具体地，可通过在所述基底200的一个表面通过光刻(photolithography)、沉积(Depositing)、刻蚀(etching)等工艺形成图案化的半导体器件130。

步骤S402，在所述基底200设置有多个半导体器件130的一侧形成第一图案化掩膜层230，暴露出所述外延层220位于每两个相邻半导体器件130之间的一部分。

具体地，如图6所示，首先在所述基底200设置有多个半导体器件130的一侧(即所述外延层220远离所述衬底片210的一侧)形成第一掩膜层240。在本实施例中，所述第一掩膜层240可以是通过涂布法形成的一层光刻胶，如正性光阻或负性光阻。

然后，如图7所示，对所述光刻胶进行光照和显影，形成第一图案化掩膜层230，以暴露出所述外延层220位于每两个相邻半导体器件130之间的一部分。其中，可采用上述第一光刻版实施光照和显影，使得该光刻胶层中形成与所述划片道120的第一部分121对应形状的暴露区域。

步骤S403，如图8所示，对所述外延层220的所暴露部分进行刻蚀，形成划片道120的第一部分121，然后去除所述第一图案化掩膜层230。

具体地，可采用RIE(Reactive Ion etching，反应离子刻蚀)、ICP(Inductively Coupled Plasma，电感耦合电浆刻蚀)、IBE(Ion BeamEtching，离子束刻蚀)、ERC等刻蚀设备对所述外延层220的所暴露部分进行刻蚀，使得该刻蚀深度大于或等于外延层220的厚度。需要注意的是，本发明的附图中仅示出划片道120的第一部分121的刻蚀深度等于外延层220的厚度的情况，不应将其视为对本发明进行限制。

步骤S404，如图9所示，将所述基底200设置有所述多个半导体器件130和所述划片道120的第一部分121的一侧贴附于衬底支撑片300上，并对基底200的衬底片210进行减薄。所述衬底支撑片300可以由蓝宝石、玻璃、碳化硅以及硅片等材料制成。在其它实施例中，也可以使用厚度较薄的衬底片210来形成基底200，从而省略对所述衬底片210进行减薄的步骤。

本实施例中，优选使用粘合剂203(如光学胶OCA、OCR或者Wax等)将衬底支撑片300贴附在基底200设置有所述多个半导体器件130和所述划片道120的第一部分121的一侧。对所述基底200的衬底片210进行减薄的方式包括粗磨、细磨和抛光等工艺。粗磨去除速度快，但是粗糙度大，会达到几百纳米。细磨去除量较慢，粗糙约为几十纳米。抛光去除量最慢，但是通过抛光这步工艺会使得基底200的衬底片210的粗糙度满足需求。另外，基底200的衬底片210被减薄至50到200um之间，在此厚度下，若基底200再单独进行后续的光刻、刻蚀、金属化等工艺，容易破碎。因此，本实施例中，首先把基底200贴附到衬底支撑片300上，然后再进行减薄等工艺，以防止基底200在制程中发生破碎。

步骤S405，在所述衬底片210远离所述衬底支撑片300的一侧形成第二图案化掩膜层260，暴露出所述衬底片210的一部分。

具体地，如图10所示，首先在所述衬底片210远离所述衬底支撑片300的一侧沉积第二掩膜层270。类似于第一掩膜层240，可通过溅射、电镀、沉积等方法形成所述第二掩膜层270。第二掩膜层270也可以由镍、铝、二氧化硅、氮化硅中的其中一种或一种以上的组合物形成。

然后，如图11所示，在所述第二掩膜层270上形成第二图案化保护层280。具体地，可首先在所述第二掩膜层270上方形成一层光刻胶，如正性光阻或负性光阻。然后，对所述光刻胶进行光照和显影，形成所述第二图案化保护层280。其中，可采用上述第二光刻版实施光照和显影，以在该光刻胶层中形成与所述通孔150以及划片道120的第二部分122对应形状的暴露区域。

最后，如图12所示，通过刻蚀去除所述第二掩膜层270未被所述第二图案化保护层280所遮挡的部分形成第二图案化掩膜层260，以暴露出基底200的衬底片210的一部分。其中，本实施例可通过湿刻蚀或干刻蚀方法对所述第二掩膜层270进行刻蚀，以去除未被第二图案化保护层280所遮挡的部分。

步骤S406，如图13所示，对所述衬底片210的所暴露部分进行刻蚀，形成贯穿所述基底200的通孔150以及所述划片道120的第二部分122，使所述第二部分122与所述第一部分121相对，然后去除所述第二图案化掩膜层260。至此，形成的划片道120包括分别位于基底200的相反两侧的第一部分121和第二部分122。

具体地，可采用RIE(Reactive Ion etching，反应离子刻蚀)、ICP(Inductively Coupled Plasma，电感耦合电浆刻蚀)、IBE(Ion BeamEtching，离子束刻蚀)、ERC等刻蚀设备对所述衬底片210的所暴露部分进行刻蚀。此外，经过验证，针对同一种通孔形状，刻蚀孔径越大，刻蚀速率会越快。所以，本实施例中，通孔150的设计孔径要大于划片道120的第二部分122的宽度，优选地，通孔150的直径是划片道120的第二部分122的最大宽度的5到50倍。其中通孔150刻蚀到所述半导体器件130的位置时停止，划片道120的刻蚀深度通过划片道120的第二部分122和通孔150的孔径设计尺寸比来调整。如此，当通孔150的刻蚀深度达到半导体器件130时，可使得划片道120的第二部分122的刻蚀深度控制在衬底片210厚度的1/5到4/5之间。以此方式，可以避免即使各个芯片都已经刻蚀分离，但需要刻蚀的通孔150却没有刻蚀达到需要深度的问题，并且可以避免刻蚀分离之后，由于刻蚀深度控制的原因而导致晶圆片在后续的工艺中易碎的问题。

步骤S407，在所述衬底片210远离衬底支撑片300的一侧形成图案化的背面金属140，该背面金属140通过所述通孔150与所述半导体器件130电性连接。

具体地，如图14所示，首先在所述衬底片210远离所述衬底支撑片300的一侧形成一金属层290。

然后，如图15所示，在所述金属层290的上方形成图案化的刻蚀阻挡层310。具体地，可首先在所述金属层290的上方通过溅镀、涂覆等方式形成一层光刻胶，如正性光阻或负性光阻。然后，对所述光刻胶进行光刻，形成所述图案化的刻蚀阻挡层310。其中，可对所述光刻胶进行光照和显影形成所述图案化的刻蚀阻挡层310。

最后，如图16所示，对所述金属层290未被所述图案化的刻蚀阻挡层310所遮挡的部分进行刻蚀，然后去除所述刻蚀阻挡层310，形成所述图案化的背面金属140。

步骤S408，将所述衬底支撑片300移除，形成如图3所示的半导体晶圆100。

最后，沿着所述半导体晶圆100的划片道120对所述半导体晶圆100进行裂片，即可形成如图17所示的多个独立的芯片110。

综上所述，本发明实施例提供的半导体晶圆100的制造方法，制造得到的半导体晶圆100的划片道120形成在基底200的相反两侧，即，划片道120的一部分形成在基底200的外延层220中，而划片道120的另一部分对应设置在衬底片210远离外延层220的一侧。以此方式，使得可以消除裂片过程中外延层材料的裂纹或崩边，避免造成器件损伤。

还需要说明的是，在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体晶圆，其特征在于，所述半导体晶圆包括：

基于一基底制作的多个芯片，所述基底包括衬底片和设置在所述衬底片上的外延层；

间隔设置在相邻两个芯片之间的划片道，其中：

任意相邻的两个芯片之间设置一个划片道，每个划片道包括第一部分和第二部分，所述第一部分形成于所述外延层，所述第二部分形成于所述衬底片远离所述外延层的一侧，并且与所述第一部分相对设置。

2.根据权利要求1所述的半导体晶圆，其特征在于，所述划片道的第一部分为通过刻蚀所述外延层形成的第一沟槽，所述第一沟槽的刻蚀深度大于或等于所述外延层的厚度。

3.根据权利要求1所述的半导体晶圆，其特征在于，所述芯片包括：位于所述基底的外延层远离所述衬底片一侧的半导体器件、位于所述衬底片远离所述外延层一侧的背面金属、以及至少一个贯穿所述基底以使所述半导体器件和所述背面金属电性连接的通孔，其中，所述背面金属与所述半导体器件相对，所述通孔与所述划片道的第二部分在同一刻蚀工艺中形成。

4.根据权利要求3所述的半导体晶圆，其特征在于，所述通孔的直径是所述划片道的第二部分的最大宽度的5到50倍。

5.根据权利要求3所述的半导体晶圆，其特征在于，所述划片道的第二部分为对所述衬底片远离所述外延层的一侧进行刻蚀形成的第二沟槽，所述第二沟槽的刻蚀深度为所述衬底片的厚度的五分之一至五分之四之间。

6.根据权利要求1所述的半导体晶圆，其特征在于，所述衬底片由硅、蓝宝石、碳化硅、砷化镓中的一种材料形成，所述外延层由氮化镓和铝镓氮中的一种或者一种以上形成。

7.一种半导体晶圆的制造方法，其特征在于，所述方法包括：

在衬底片上沉积外延层，以形成基底；

在所述外延层上制作多个半导体器件；

在所述基底设置有所述多个半导体器件的一侧形成第一图案化掩膜层，暴露出所述外延层位于每两个相邻半导体器件之间的一部分；

对所述外延层的所暴露部分进行刻蚀，形成划片道的第一部分；

将所述基底设置有所述多个半导体器件和所述划片道的第一部分的一侧贴附于衬底支撑片；

在所述衬底片远离所述衬底支撑片的一侧形成第二图案化掩膜层，暴露出所述衬底片的一部分；以及

对所述衬底片的所暴露部分进行刻蚀，形成贯穿所述基底的通孔以及所述划片道的第二部分，使所述第二部分与所述第一部分相对。

8.根据权利要求7所述的半导体晶圆的制造方法，其特征在于，在所述将所述基底设置有所述多个半导体器件和所述划片道的第一部分的一侧贴附于衬底支撑片之后，所述方法还包括：

对所述基底的衬底片进行减薄，其中，所述基底的衬底片被减薄至50到200微米之间。

9.根据权利要求7所述的半导体晶圆的制造方法，其特征在于，所述在所述衬底片远离所述衬底支撑片的一侧形成第二图案化掩膜层的步骤包括：

在所述衬底片远离所述衬底支撑片的一侧沉积一个掩膜层；

在所述掩膜层上方形成一层光刻胶，并使用一光刻版对所述光刻胶进行光照制程，形成图案化的保护层；以及

去除所述掩膜层未被所述保护层所遮挡的部分，形成第二图案化掩膜层；

其中，所述光刻版包括与所述通孔对应的第一通光部以及与所述划片道的第二部分对应的第二通光部。

10.根据权利要求7所述的半导体晶圆的制造方法，其特征在于，所述方法还包括：

在所述衬底片远离所述衬底支撑片的一侧形成图案化的背面金属，使该背面金属通过所述通孔与所述半导体器件电性连接；以及

将所述衬底支撑片移除，形成所述半导体晶圆。

11.根据权利要求7所述的半导体晶圆的制造方法，其特征在于，所述方法采用反应离子刻蚀、电感耦合电浆刻蚀、或离子束刻蚀方法对所述基底的外延层和衬底片的所暴露部分进行刻蚀。

12.根据权利要求7所述的半导体晶圆的制造方法，其特征在于，所述第一图案化掩膜层和所述第二图案化掩膜层由镍、铝、二氧化硅、氮化硅、光刻胶中的其中一种或一种以上的组合物形成。