KR100665449B1 - 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기 - Google Patents

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Abstract

반도체 장치의 제조 방법으로서, 복수의 반도체 소자부를 포함하는 반도체 웨이퍼를 준비하고, 상기 복수의 반도체 소자부의 능동면에 구멍부를 형성하고, 해당 구멍부 내에 절연막을 형성하고, 해당 절연층을 통해 상기 능동면으로부터 돌출되는 도전 재료를 상기 구멍부에 매립하여, 도전부를 형성하는 공정과, 상기 반도체 웨이퍼의 능동면의 소자 영역 외주에 마련된 절단 영역에 상기 반도체 웨이퍼를 관통하지 않는 제 1 홈부를 형성하는 공정과, 반도체 웨이퍼와 지지체를 접착층을 통해 접착하고, 상기 절연막을 노출시키지 않도록 상기 능동면과 반대쪽의 이면을 깎아 상기 반도체 웨이퍼의 두께를 얇게 하는 공정과, 그 후, 상기 제 1 홈부의 반대쪽의 상기 이면에, 해당 제 1 홈부까지 관통하지 않는 제 2 홈부를 형성하는 공정과, 상기 반도체 웨이퍼의 이면으로부터 등방성 에칭에 의해 상기 절연막을 노출시켜, 상기 반도체 웨이퍼의 두께를 얇게 하여, 상기 제 1 홈부와 상기 제 2 홈부를 연결시키는 것으로 상기 복수의 반도체 소자부를 분할하여 복수의 반도체 칩을 형성하는 공정과, 상기 이면으로부터 에칭에 의해, 상기 절연막으로부터 상기 도전부를 노출시켜 상기 각 반도체 소자부에 관통 전극을 형성하는 공정과, 상기 지지체로부터 상기 반도체 칩을 박리 하는 것에 의해, 상기 복수의 반도체 소자부를 개별 조각화하는 공정을 포함한다.

Description

반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE, STACKED SEMICONDUCTOR DEVICE, CIRCUIT BOARD, AND ELECTRONIC INSTRUMENT}
도 1은 본 발명의 반도체 장치의 제조에 이용하는 반도체 웨이퍼의 평면도,
도 2(a)부터 도 2(e)는 반도체 칩에 도전부를 매설할 때의 공정을 모식적으로 설명하는 도면,
도 3(a)부터 도 3(c)는 도전부의 제조 공정을 상세히 설명하는 도면,
도 4(a)부터 도 4(b)는 도 3에 이어지는 상기 도전부의 공정 설명도,
도 5(a)부터 도 5(b)는 도 4에 이어지는 상기 도전부의 공정 설명도,
도 6(a)부터 도 6(b)는 도 5에 이어지는 상기 도전부의 공정 설명도,
도 7(a)부터 도 7(c)는 실시예 1에서의 반도체 장치의 공정 설명도,
도 8(a)부터 도 8(c)는 실시예 1에서의 반도체 장치의 공정 설명도,
도 9(a)는 반도체 장치의 측단면도, 도 9(b)는 반도체 장치의 변형예,
도 10(a)부터 도 10(c)는 실시예 2에서의 반도체 장치의 공정 설명도,
도 11(a)부터 도 11(d)는 실시예 2에서의 반도체 장치의 공정 설명도,
도 12는 실시예 2에서의 반도체 장치의 측단면도,
도 13은 본 발명의 적층체의 일례를 나타내는 측단면도,
도 14는 본 발명의 회로 기판의 일례를 나타내는 사시도,
도 15는 본 발명의 전자 기기의 일례를 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 2 : 적층체(적층 반도체 장치)
10 : 반도체 소자 10A : 능동면
10B : 이면 12 : 관통 전극
15 : 수지층 17 : 접착층
21 : 만곡부 22 : 제 1 홈부
23 : 제 2 홈부 24 : 도전부
25 : 수지층 80 : 반도체 소자부
100 : 실리콘 웨이퍼(반도체 웨이퍼)
150 : 회로 기판 200 : 유리판(지지체)
300 : 휴대 전화(전자 기기)
H3 :구멍부
본 발명은, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기에 관한 것이다.
최근, 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대형 전자 기기에서는, 소형화나 경량화로의 요구에 따라, 내부에 마련되어 있는 반도체 장치 등의 각종 전자 부품의 소형화가 기도되고 있다. 이러한 배경 하에서, 반도체 장치의 3차원 실장 기술이 제안되어 있다. 이 3차원 실장 기술은, 동일한 기능을 갖은 반도체 장치끼리, 또는 다른 기능을 갖는 반도체 장치를 적층하는 기술이다.
또한, 3차원 실장을 하기 위한 반도체 장치는 보다 소형으로 얇은 것이 요구되고 있다. 그래서, 일본 특허 공개 제 2001-127206호 공보는, 얇은 반도체 장치를 제조하는 방법으로서, 예컨대 반도체 웨이퍼 상에 복수의 반도체 장치를 형성한 후, 이면 연마(background grind)에 의해 반도체 웨이퍼의 두께를 얇게 한 후, 다이싱에 의해 반도체 웨이퍼를 절단하여 반도체 장치를 개별 조각화하는 반도체 장치의 제조 방법을 개시하고 있다.
그런데, 반도체 웨이퍼의 이면 연마에 의한 처리면에는, 파쇄층이라고 불리는 크랙이 형성된다. 이 크랙은 반도체 웨이퍼의 균열의 기점이 되기 쉽고, 반도체 웨이퍼 자체의 항절 강도(抗折强度)를 저하시켜 버린다. 또한, 다이싱에 의해 반도체 웨이퍼를 절단하여 형성된 반도체 칩의 측벽부에는 결함이나 크랙이 발생하고 있다. 따라서, 상기 결함이나 크랙을 기점으로 하여 반도체 칩이 균열되기 쉬워져, 이 반도체 칩을 갖춘 반도체 장치 자체의 강도가 저하되어 버린다. 또한, 다이싱에 의해 절단된 반도체 칩의 단부 모서리부는 대략 직각으로 형성되어 있다. 그러면, 이 단부 모서리부에 응력 집중이 발생함으로써 얇은 반도체 칩에 균열이나 결함이 발생하기 쉽고, 반도체 장치의 강도를 저하시키는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 반도체 웨이퍼로부터 개별 조각화되는 반도체 칩의 강도를 향상시킨, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기를 제공하는 데 있다.
본 발명의 반도체 장치의 제조 방법은, 복수의 반도체 소자부를 포함하는 반도체 웨이퍼를 준비하고, 상기 복수의 반도체 소자부의 능동면에 구멍부를 형성하고, 해당 구멍부 내에 절연막을 형성하고, 해당 절연층을 통해 상기 능동면으로부터 돌출되는 도전 재료를 상기 구멍부에 매립하여, 도전부를 형성하는 공정과, 상기 반도체 웨이퍼의 능동면의 소자 영역 외주에 마련된 절단 영역에 상기 반도체 웨이퍼를 관통하지 않는 제 1 홈부를 형성하는 공정과, 반도체 웨이퍼와 지지체를 접착층을 통해 접착하고, 상기 절연막을 노출시키지 않도록, 상기 능동면과 반대쪽의 이면을 깎아 상기 반도체 웨이퍼의 두께를 얇게 하는 공정과, 그 후, 상기 제 1 홈부의 반대쪽의 상기 이면에, 해당 제 1 홈부까지 관통하지 않는 제 2 홈부를 형성하는 공정과, 상기 반도체 웨이퍼의 이면으로부터 등방성 에칭에 의해 상기 절연막을 노출시키고, 상기 반도체 웨이퍼의 두께를 얇게 하여, 상기 제 1 홈부와 상기 제 2 홈부를 연결시키는 것에 의해 상기 복수의 반도체 소자부를 분할하여 복수의 반도체 칩을 형성하는 공정과, 상기 이면으로부터 에칭에 의해, 상기 절연막으로부터 상기 도전부를 노출시켜 상기 각 반도체 소자부에 관통 전극을 형성하는 공정과, 상기 지지체로부터 상기 반도체 칩을 박리 하는 것에 의해, 상기 복수의 반도체 소자부를 개별 조각화하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법에서는, 제 1 홈부와 제 2 홈부를 형성하여 박육부(薄肉部)를 형성한다. 등방성 에칭에 의해 반도체 웨이퍼의 두께를 얇게 하면서, 박육부를 용해시켜 상기 제 2 홈부와 제 1 홈부를 연결시킨다. 반도체 웨이퍼의 복수의 반도체 소자부가 복수의 반도체 칩으로 분할된다. 등방성 에칭에 의해, 예컨대 감삭이나 연마에 의해 반도체 웨이퍼의 두께를 얇게 할 때에 형성된 크랙(파쇄층)을 제거한다.
한편, 예컨대 다이싱에 의해 제 2 홈부를 형성한 경우, 제 2 홈부의 내벽면에는 파쇄층이 형성되어버린다. 그래서, 등방성 에칭을 이용하는 것에 의해, 제 2 홈부의 파쇄층이 제거되고, 상기 반도체 칩의 이면의 단부 모서리부에 발생된 결함(칩핑(chipping))이 제거된다.
이 때, 등방성 에칭에 의해, 상기 반도체 칩의 이면의 단부 모서리부는 만곡 형상으로 형성된다. 반도체 칩의 이면의 단부 모서리부를 만곡 형상으로 형성함으 로써, 응력 집중을 완화하여 반도체 칩의 강도를 향상시킬 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 등방성 에칭은, 상기 반도체 웨이퍼를 회전시키면서, 해당 반도체 웨이퍼의 이면 상에 에칭액을 적하하는 스핀 에칭인 것이 바람직하다.
이와 같이 하면, 예컨대 웨트 에칭을 한 경우에, 반도체 웨이퍼에 대하여 에칭액이 균일하게 도포되어, 반도체 웨이퍼의 막 두께를 균일하게 얇게 할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제 2 홈부의 폭이 상기 제 1 홈부의 폭보다 좁은 것이 바람직하다.
반도체 칩의 이면에 형성되는 제 2 홈부는 반도체 칩의 능동면에 형성되는 제 1 홈부의 반대 위치에 형성된다. 여기서, 반도체 웨이퍼를 연직 방향으로부터 투시한 경우, 제 2 홈부의 형성 영역은 제 1 홈부의 형성 영역과 겹쳐 있고, 제 1 홈부의 형성 영역의 내측에 제 2 홈부의 형성 영역이 포함된다.
따라서, 제 1 홈부의 중심 위치와, 제 2 홈부의 중심 위치가 다소 어긋났다고 해도, 제 1 홈부의 형성 영역의 내측에 제 2 홈부의 형성 영역이 포함된다. 상기 제 2 홈부를 형성하기 위한, 고밀도의 위치 결정 정밀도가 불필요해져, 용이하게 제 2 홈부를 형성할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제 1 홈부를 형성한 후, 해당 제 1 홈부에 수지를 매립하는 것에 의해 수지층을 형성하는 공정과, 상기 등방성 에칭에 의해 상기 반도체 웨이퍼의 두께를 얇게 하면서, 상기 제 2 홈부를 상기 수지층까지 도달시키는 공정과, 그 후, 상기 수지층을 절단하여 반도체 칩으로 하는 공정과, 상기 지지체로부터 상기 반도체 칩을 박리하는 공정을 포함하는 것이 바람직하다.
그런데, 예컨대 다이싱에 의해 제 1 홈부를 형성한 경우, 제 1 홈부의 내벽면에는 크랙이 형성되어버린다. 그래서, 상기 제 1 홈부에 수지층을 매립하는 것에 의해, 상기 제 1 홈부의 내벽면에 형성되는 크랙이 수지층에 의해 피복된다. 이에 따라, 상기 수지층은 크랙의 진전을 방지한다. 또한, 상기 수지층은 크랙에 의한 반도체 칩의 항절 강도의 저하를 방지한다. 또한, 상기 수지층은, 반도체 칩의 측벽부에서, 상기 제 1 홈부와 제 2 홈의 폭의 차에 의해 발생된 단차를, 매립하기 때문에, 해당 단차에서의 반도체 칩의 결함을 방지할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 지지체가 투광성을 갖는 재료로 이루어지는 것이 바람직하다.
이것에 의하면, 예컨대 지지체를 접착하는 접착층에, 자외선에 의해 접착성이 저하되는 성질을 갖는 것을 이용한 경우에, 용이하게 지지체로부터 반도체 웨이퍼를 박리함으로써, 반도체 장치의 개별 조각화를 행할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 접착층은 자외선이 조사되는 것에 의해 접착성이 저하되는 것이 바람직하다.
이것에 의하면, 지지체로서 투광성을 갖는 것을 이용하고 있기 때문에, 광의 조사에 의해 지지체로부터 반도체 웨이퍼를 박리할 수 있어, 반도체 장치의 개별 조각화를 용이하게 할 수 있다.
본 발명의 반도체 장치는, 능동면과, 해당 능동면의 반대쪽으로서, 단부 모 서리부가 만곡하여 형성되어 있는 이면을 갖는 반도체 칩과, 상기 반도체 칩의 상기 능동면에 형성된 집적 회로와, 상기 반도체 칩을 관통하여, 상기 능동면 및 상기 이면에 돌출되는 관통 전극을 구비한다.
본 발명의 반도체 장치에 의하면, 반도체 칩의 이면의 단부 모서리부가 만곡 형상으로 형성되어 있기 때문에, 상기 단부 모서리부에서의 응력 집중을 완화할 수 있다. 또한, 반도체 칩의 두께가 얇아지더라도 해당 반도체 칩의 강도를 향상시킬 수 있다.
또한, 상기 반도체 장치에서는, 상기 반도체 칩의 능동면의 단부 모서리부가 수지층으로 덮여 있는 것이 바람직하다.
그런데, 예컨대 반도체 칩의 능동면에서 다이싱을 한 경우, 해당 다이싱에 의해 능동면의 단부 모서리부에 결함이나 크랙이 발생하고 있다. 본 발명에 의하면, 수지층은 결함이나 크랙이 발생하고 있는 단부 모서리부를 피복하기 때문에, 반도체 칩이 보강되어, 결함이나 크랙이 반도체 칩의 내부에 깊게 들어가는 것을 방지하여, 반도체 칩의 강도를 향상시킬 수 있다.
본 발명의 적층 반도체 장치는 상기 반도체 장치가 복수 적층되어 구성되어 있다.
본 발명의 적층 반도체 장치에 의하면, 상술한 강도가 높은 반도체 장치가 복수 적층되어 있기 때문에, 이것을 구비한 적층 반도체 장치의 강도가 높고, 신뢰성이 높아진다.
본 발명의 회로 기판은, 상기 반도체 장치, 또는 상기 적층 반도체 장치를 구비하고 있다.
본 발명의 회로 기판에 의하면, 상술한 강도가 높은 반도체 장치, 또는 신뢰성이 높은 적층 반도체 장치를 구비하고 있기 때문에, 이것을 구비한 회로 기판 자체의 강도가 높고, 신뢰성이 높아진다.
본 발명의 전자 기기는 상기 회로 기판을 구비하고 있다.
본 발명의 전자 기기에 의하면, 상술한 강도가 높고, 신뢰성이 높은 회로 기판을 구비하고 있기 때문에, 이것을 구비한 전자 기기 자체의 강도가 높고, 신뢰성이 높아진다.
이하, 본 발명의 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기에 대하여 설명한다.
우선, 본 발명의 반도체 장치(1)의 제조 방법에서의 일 실시예에 대하여 설명한다. 상기 반도체 장치(1)의 제조 방법을 설명하는 데 있어서, 반도체 장치(1)를 제조하기 위해서 사용하는 반도체 웨이퍼에 대하여 설명한다.
도 1은 본 발명의 반도체 장치(1)를 제조하기 위해서 이용하는, 예컨대 Si(실리콘)으로 이루어지는 실리콘 웨이퍼(반도체 웨이퍼)(100)를 나타내는 평면도이다. 이 실리콘 웨이퍼(100)의 능동면(10A)이 되는 면 상에는 복수의 반도체 소자부(80)가 마련되어 있다. 복수의 반도체 소자부(80)는, 관통 전극의 형성 공정이나, 실리콘 웨이퍼(100)를 절단하는 공정을 거치는 것에 의해, 반도체 소자부(80) 각각은 반도체 칩(10)으로 이루어진다. 반도체 장치(1)는 반도체 칩(10)을 포함한다.
각각의 반도체 소자부(80)의 능동면(10A)에는, 트랜지스터, 메모리 소자, 그 밖의 전자 소자와 전기 배선 및 전극 패드 등으로 이루어지는 전자 회로가 형성되어 있다. 한편, 상기 능동면(10A)의 반대쪽이 되는 이면(도 2 참조)에는 이들 전자 회로는 형성되어 있지 않다.
본 실시예에서는, 실리콘 웨이퍼(100)에서의 능동면(10A)은 반도체 소자부(80) 및 반도체 칩(10)에서의 능동면(10A)과 동일하고, 능동면(10A)의 반대쪽의 이면(10B)은 반도체 소자부(80) 및 반도체 칩(10)에서의 이면(10B)과 동일하다. 또, 상기 반도체 칩(10)이란 반도체 장치(1)를 구성하기 위한 상기 구동 회로 등을 포함하는 소자 기판이다.
도 2(a)부터 도 2(e)는 본 실시예의 반도체 장치(1)의 제조 방법에 있어서, 상기 반도체 칩(10) 상에 도전부를 매설하는 공정을 모식적으로 나타내는 공정도이다. 또한, 도 3으로부터 도 6은 본 실시예에 의한 반도체 장치(1)의 제조 방법에 의해 처리되는 반도체 칩(10)의 표면 부분의 상세를 나타내는 단면도이다. 또, 도 2로부터 도 7에 나타내는 관통 전극의 형성 공정에서는, 반도체 소자부(80) 상에 관통 전극(12)을 형성하는 경우에 대하여 설명한다.
도 2(a)는 도 1에 나타낸 상기 반도체 소자부(80)에서의 개략 단면도이다. 그리고, 도 3(a)는 도 2(a)중의 부호 B를 부여하여 나타낸 부분의 확대도이다.
처음에, 도 3(a)에 도시하는 바와 같이 실리콘 웨이퍼(100)에서의 상기 반도체 소자부(80) 상에 SiO2로 이루어지는 절연막(13) 및 BPSG(Boron doped Phospho- Silicate Glass)로 이루어지는 층간 절연막(14)을 순서대로 형성한다.
그리고, 이 층간 절연막(14) 상의 일부에 전극 패드(16)를 형성한다. 이 전극 패드(16)는, Ti(티탄)으로 이루어지는 제 1 층(16a), TiN(질화 티탄)으로 이루어지는 제 2 층(16b), AlCu(알루미늄/동)로 이루어지는 제 3 층(16c), 및 TiN으로 이루어지는 제 4 층(캡층)(16d)을 순서대로 적층 형성하여 구성되어 있다. 또한, 상기 전극 패드(16)는 도시하지 않은 부분에서 반도체 소자부(80)의 능동면(10A)에 형성된 전자 회로와 전기적으로 접속되어 있다. 또, 전극 패드(16)의 아래쪽에는 전자 회로가 형성되어 있지 않다.
상기 전극 패드(16)는, 예컨대 스퍼터링에 의해 제 1 층(16a), 제 2 층(16b), 제 3 층(16c), 및 제 4 층(16d)으로 이루어지는 적층 구조를 층간 절연막(14) 상의 전면에 형성하고, 레지스트 등을 이용하여 소정의 형상(예컨대, 원형 형상)으로 패터닝함으로써 형성된다. 또, 본 실시예에서는, 전극 패드(16)가 상기 적층 구조에 의해 형성되어 있는 경우를 예로 들어 설명하지만, 전극 패드(16)가 전기 저항이 낮은 동만의 단층 구조로 형성되어 있더라도 좋다. 또한, 전극 패드(16)는, 상기 구성으로 한정되지 않고, 필요한 전기적 특성, 물리적 특성, 및 화학적 특성에 따라 적절히 변경하더라도 좋다.
또한, 상기 층간 절연막(14) 상에, 전극 패드(16)의 일부를 피복하는 패시베이션막(19)을 형성한다. 이 패시베이션막(19)은, SiO2(산화 규소), SiN(질화 규소), 폴리이미드 수지 등에 의해 형성되거나, 또는 SiN 상에 SiO2를 적층한 구성, 또 는 그 반대인 것이 바람직하다.
그리고, 도 2(b)에 도시하는 바와 같이 반도체 소자부(80)의 능동면(10A)에 구멍부(H3)를 형성한다. 여기서, 구멍부(H3)를 형성하는 공정을 도 3으로부터 도 5를 참조하여 상세히 설명한다.
우선, 스핀 코트법, 디핑법, 스프레이 코트법 등의 방법에 의해 레지스트(도시하지 않음)를 패시베이션막(19) 상의 전면에 도포한다. 그 후, 패시베이션막(19) 상에 레지스트를 도포하여, 프리 베이크를 행한다. 그 후, 소정의 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 하여, 레지스트를 소정 형상으로 패터닝한다. 또, 레지스트의 형상은, 전극 패드(16)의 개구 형상 및 반도체 소자부(80)에 형성되는 구멍의 단면 형상에 따라 설정된다. 레지스트의 패터닝이 종료된 후에 포스트 베이크를 행한다. 다음에, 도 3(b)에 도시하는 바와 같이 예컨대 드라이 에칭에 의해 전극 패드(16)를 피복하는 패시베이션막(19)의 일부에 개구부(H1)를 형성한다. 이 패시베이션막(19)에 형성되는 개구부(H1)의 단면 형상은, 전극 패드(16)의 개구 형상 및 반도체 소자부(80)에 형성되는 구멍의 단면 형상에 따라 설정된다.
다음에, 개구부(H1)를 형성한 패시베이션막(19) 상의 레지스트를 마스크로 하여, 드라이 에칭에 의해 전극 패드(16)를 개구한다. 도 3(c)는 전극 패드(16)를 개구하여 개구부(H2)를 형성한 상태를 나타내는 단면도이다. 또, 도 3(a)부터 도 3(c)의 도면중에서 레지스트는 생략하고 있다. 도 3(c)에 도시하는 바와 같이 패시베이션막(19)에 형성된 개구부(H1)의 직경과, 전극 패드(16)에 형성된 개구부 (H2)의 직경은 대략 같아진다.
그리고, 상기 공정에서 사용한 레지스트를 마스크로 해서, 다음에 층간 절연막(14) 및 절연막(13)을 에칭하여, 도 4(a)에 도시하는 바와 같이 반도체 소자부(80)를 노출시킨다. 도 4(a)는 층간 절연막(14) 및 절연막(13)을 에칭하여, 반도체 소자부(80)의 일부를 노출시킨 상태를 나타내는 단면도이다. 그 다음, 패시베이션막(19) 상에 형성되어 개구 마스크로서 사용되어 온 레지스트를 박리액 또는 애싱 등에 의해 박리한다.
또, 상기 프로세스에서는 동일한 레지스트 마스크를 이용하여 에칭을 반복했지만, 각 에칭 공정 종료 후, 레지스트를 패터닝하여 고치더라도 물론 좋다.
다음 공정으로서, 패시베이션막(19)을 마스크로 하여, 드라이 에칭을 행하여, 도 4(b)에 도시하는 바와 같이 반도체 소자부(80)를 천공한다. 드라이 에칭으로서는, RIE(Reactive Ion Etching)이나, ICP(Inductively Coupled Plasma)를 이용할 수 있다.
도 4(b)에 도시하는 바와 같이 패시베이션막(19)을 마스크로 하여 반도체 소자부(80)를 천공하고 있기 때문에, 반도체 소자부(80)에 형성되는 구멍부(H3)의 직경과, 패시베이션막(19)에 형성된 개구부(H1)의 직경은 대략 같아진다. 그 결과, 패시베이션막(19)에 형성된 개구부(H1)의 직경, 전극 패드(16)에 형성된 개구부(H2)의 직경, 및 반도체 소자부(80)에 형성된 구멍부(H3)의 직경은, 대략 동일해진다. 또, 구멍부(H3)의 깊이는 최종적으로 형성되는 반도체 칩의 두께에 따라 적합하게 설정된다.
다음에, 도 2(b)에 도시하는 바와 같이 패시베이션막(19)의 상면과, 구멍부(H3)에서의 내벽 및 저면과, 절연막(20)을 형성한다. 도 5(a)는, 전극 패드(16)의 윗쪽과, 구멍부(H3)에서의 내벽 및 저면과 절연막(20)을 형성한 상태를 나타내는 단면도이다. 이 절연막(20)은, 전류 리크의 발생, 산소 및 수분 등에 의한 반도체 소자부(80)의 침식 등을 방지하기 위해서 마련되어 있다. 절연막(20)의 재료로서는, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하여 형성한 Si(OC2H5)4(이하, TEOS(Tetra Ethyl Ortho Silicate)라 함), 즉 PE-TEOS, 및, 오존 CVD를 이용하여 형성한 TEOS, 즉 O3-TEOS가 이용된다. 또한, CVD를 이용하여 형성한 산화 실리콘을 이용하여도 좋다.
계속해서, 스핀 코트법, 디핑법, 스프레이 코트법 등의 방법에 의해 레지스트(도시하지 않음)를 패시베이션막(19) 상의 전면에 도포한다.
그 후, 프리베이크를 행하고, 소정의 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 하고, 레지스트를 패터닝하여 레지스트의 개구부를 형성한다. 해당 레지스트의 개구부는 구멍부(H3) 주위에 형성된 전극 패드(16)의 윗쪽에 형성되어 있다. 레지스트의 개구부는 구멍부(H3)를 중심으로 한 고리 형상으로 형성되어 있다. 다음에, 패터닝된 레지스트를 포스트 베이크한다. 그 후, 예컨대 드라이 에칭에 의해 전극 패드(16)의 일부를 피복하는 절연막(20) 및 패시베이션막(19)을 제거하여, 전극 패드(16)의 일부를 개구한다. 여기서, 전극 패드(16)를 구성하는 제 4 층(16d)의 일부도 함께 제거한다.
도 5(b)는 전극 패드(16)를 피복하는 절연막(20) 및 패시베이션막(19)의 일부를 제거한 상태를 나타내는 단면도이다. 도 5(b)에 도시하는 바와 같이 전극 패드(16)의 상면(제 3 층(16c)의 상면)에는 개구부(H4)가 형성되어 있다. 해당 개구부(H4)에 의해 전극 패드(16)의 제 3 층(16c)이 노출된다. 이 개구부(H4)가 형성된 것에 의해, 후술하는 관통 전극(전극부)(12)과 전극 패드(16)를 접속하는 것이 가능하게 된다. 또, 개구부(H4)는 구멍부(H3)가 형성된 부위 이외의 부위에 형성되어 있으면 좋다. 또한, 개구부(H4)와 구멍부(H3)가 인접하고 있더라도 좋다.
다음에, 도 6(a)에 도시하는 바와 같이 반도체 소자부(80)의 능동면(10A) 상에 하지막(26)을 형성한다. 여기서, 하지막(26)은 반도체 소자부(80)의 상면 전체에 형성되기 때문에, 전극 패드(16)의 노출부나, 구멍부(H3)의 내벽 및 바닥부에도 하지막(26)이 형성된다. 하지막(26)은 배리어층 및 시드층에 의해 형성되어 있다. 하지막(26)을 형성하는 공정은, 우선 배리어층을 형성하고, 그 후에 해당 배리어층 상에 시드층을 형성한다. 배리어층은, 예컨대 TiW이고, 시드층은 Cu이다. 이들은, 예컨대 이온 메탈 플라즈마(IMP : Ion Metal Plasma)법, 또는, 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법을 이용하여 형성된다. 상기 하지막(26)은, 전극 패드(16)와 절연막(20)의 단차 ST를 충분히 커버하여, 전극 패드(16) 상과 절연막(20) 상(구멍부(H3)의 내부를 포함함)에 연속적으로 형성된다. 여기서, 단차 ST란, 전극 패드(16)에서의 제 3 층(16c)의 상면의 높이와, 절연막(20)의 상면의 높이의 차이에 의해 발생하는 단차이다.
하지막(26)의 형성이 종료되면, 도 2(c)에 도시하는 바와 같이 반도체 소자 부(80)의 능동면(10A) 상에 도금 레지스트를 도포한다. 그 후, 도금 레지스트를 패터닝함으로써, 도전부(24)를 형성하는 부분만 개구된 도금 레지스트 패턴(56)을 형성한다. 또, 도 2(c)부터 도 2(e)에서는 상기 하지막(26)의 도시를 생략하고 있다. 그 후, Cu 전해 도금을 행하여, 도 2(d)에 나타내는 대로 반도체 소자부(80)의 구멍부(H3) 및 도금 레지스트 패턴(56)의 개구부에 도전 재료로서 Cu(동)을 매립하여, 도전부(24)를 형성한다.
상기 도전부(24)를 형성한 후, 도 2(e)에 도시하는 바와 같이 반도체 소자부(80) 상에 형성되어 있는 도금 레지스트 패턴(56)을 박리한다. 또한, 도금 레지스트 패턴(56)에 의해 피복된 하지막(26)을 제거한다. 여기서, 하지막(26)은 도전성을 갖는 막이기 때문에, 도 6(a)에 도시하는 바와 같이 하지막(26)이 잔류되어 있으면, 해당 하지막(26)에 의해 기판(10)에 형성되는 모든 도전부(24) 사이가 도통되어 버린다. 이 때문에, 하지막(26)의 불필요 부분을 제거하여 각각의 도전부(24)를 전기적으로 절연시킨다. 하지막(26)의 불필요 부분이란 예컨대 표면에 노출되어 있는 부분이다. 또한, 도 6(b)는 상기 도전부(24)의 구성의 상세를 나타내는 단면도이다. 이 도전부(24)는, 반도체 소자부(80)의 능동면(10A)에 돌출된 돌기임과 동시에, 그 일부가 반도체 소자부(80) 내에 매립되어 있다. 또한, 도 6(b)에 나타내는 대로, 부호 C를 부여한 부분에서 도전부(24)는 전극 패드(16)에 전기적으로 접속되어 있다.
(제 1 홈부의 형성 공정)
다음에, 도 7(a)에 도시하는 바와 같이 다이싱 블레이드(도시하지 않음)를 이용하여, 실리콘 웨이퍼(100)의 능동면(10A)의 소자 영역 외주에 마련된 절단 영역에, 실리콘 웨이퍼를 관통하지 않는 정도로 제 1 홈부(22)를 형성한다. 또, 상기 절단 영역이란 상기 실리콘 웨이퍼(100) 상에 마련된 인접하는 반도체 소자부(80) 사이의 극간 S이다(도 1 참조).
(반도체 칩의 막 두께를 얇게 하는 공정)
다음에, 도 7(b)에 도시하는 바와 같이 자외선(UV 광) 반응형의 접착층(17)을 개재시켜, 상기 반도체 칩(10)의 능동면(10A)을 투광성의 유리판(지지체)(200)에 접합한다. 여기서, 자외선 반응형의 상기 접착층(17)은 자외선이 조사되는 것에 의해 접착성이 저하된다. 따라서, 실리콘 웨이퍼(100)를 지지하고 있는 투광성의 유리판(200)을 투과시켜 자외선을 조사하면, 접착층(17)이 자외선과 반응하여 접착성이 저하되어, 상기 유리판(200)에 접착된 실리콘 웨이퍼(100)를 용이하게 박리할 수 있다.
상기 유리판(200)은 WSS(Wafer Support System)의 일 형태이며, 반도체 칩(실리콘 웨이퍼)(10)은 유리판(200)에 의해 지지된다. 그리고, 실리콘 웨이퍼(100)를 유리판(200)에 접합한 상태로, 실리콘 웨이퍼(100)를 이면 연마하여, 실리콘 웨이퍼(100)의 막 두께를 얇게 한다. 이 이면 연마로서는, 예컨대 감삭 처리나, 혹은 연마 처리 등의 박형 가공 등이 이용된다. 또, 상기 이면 연마는, 반도체 칩 (10)에 마련된 도전부(24)가 파손되지 않도록, 해당 도전부(24)를 노출시키지 않고서 행하여진다.
(제 2 홈부의 형성 공정)
다음에, 도 8(a)에 도시하는 바와 같이 반도체 칩(10)의 이면(10B)에 제 2 홈부(23)를 형성한다. 여기서는, 상기 제 1 홈부(22)와 같이 다이싱 블레이드를 이용함으로써 제 2 홈부(23)를 형성한다. 제 2 홈부(23)는 반도체 칩의 능동면(10A)에 형성된 제 1 홈부(22)의 반대 위치에 형성된다. 또, 상기 제 2 홈부(23)의 내벽면(23a)은 후술하는 웨트 에칭에 의해 형성되는 반도체 칩(10)의 측벽면(10C)의 일부이다.
여기서, 상기 제 1 홈부(22)의 폭과, 제 2 홈부(23)의 폭이 다른 경우에는, 상기 제 1 홈부(22)와 상기 제 2 홈부(23)가 연결되었을 때에(도 8(b) 참조), 반도체 칩(10)의 측벽부(10C)에 단차가 발생되어버린다. 그 때문, 해당 단차 부분에서 상기 반도체 칩(10)에 결함이 발생되어버려, 반도체 칩(10)의 강도를 저하시킬 우려가 있다. 그래서, 본 실시예에서는, 상기 제 1 홈부(22)의 폭과 상기 제 2 홈부(23)의 폭을 대략 동일하게 하고 있다. 또, 상기 대략 동일하나는 것은, 상기 측벽부(10C)에서 결함이 발생하지 않을 정도의 단차이면, 상기 제 2 홈부(23)의 폭을 상기 제 1 홈부(22)의 폭에 대하여 좁게 하더라도 좋다. 이와 같이 하면, 상기 제 2 홈부(23)를 형성할 때의 다소의 위치 어긋남을 허용하여, 상기 제 2 홈부(23)를 형성할 때의 위치 정렬이 용이해진다.
이때, 이면 연마된 반도체 칩(10)의 이면(10B)에는 파쇄층이라고 불리는 크랙이 발생된다. 이 파쇄층은 균열의 기점이 되기 쉬워 반도체 칩(10)의 항절 강도를 저하시켜버린다. 또한, 상기 제 2 홈부(23)의 면 상에도 마찬가지로 크랙이 발생된다.
그리고, 상기 제 2 홈부(23)에 의해, 반도체 칩(10)의 이면(10B)과의 단부 모서리부(23b)에는 다이싱 블레이드에 의해 칩핑(chipping)이라고 불리는 결함이 발생된다.
상기 크랙 및 결함은 반도체 칩(10)의 강도를 저하시킨다. 또한, 상기 크랙이 반도체 칩(10)의 내부를 전진함으로써 기판의 균열이 생기기 쉬워져, 반도체 칩(10)의 항절 강도를 저하시킨다.
그래서, 본 실시예의 반도체 장치(1)의 제조 방법에서는, 다음 공정으로서, 실리콘 웨이퍼(100)의 이면(10B)으로부터 등방성 에칭을 실시하여, 실리콘 웨이퍼(100)의 두께를 얇게 하고, 상기 도전부(24)를 피복하는 절연막(20)을 노출시킨다(도 8(b) 참조). 또, 등방성 에칭으로서는, 웨트 에칭법을 이용하는 것이 바람직하다.
또, 본 실시예에서는, 상기 웨트 에칭의 구체적인 방법으로서는, 스핀 에칭법을 이용하여, 상기 실리콘 웨이퍼(100)를 회전시키면서, 반도체 웨이퍼(10)의 이면(10B) 상에 예컨대 불산과 초산의 혼합액으로 이루어지는 에칭액을 적하한다. 따라서, 반도체 웨이퍼(10)의 막 두께를 얇게 할 수 있다.
또한, 도 8(a)에 도시하는 바와 같이 제 1 홈부(22)와, 해당 제 1 홈부(22) 의 반대쪽에 제 2 홈부(23)가 형성되어 있기 때문에, 실리콘 웨이퍼(100)에는 박육부(100A)가 형성되어 있다. 해당 박육부(100A)의 두께는 실리콘 웨이퍼(100)의 두께보다 충분히 얇아져 있다. 따라서, 웨트 에칭에 의해 박육부(100A)가 용해되어, 상기 제 2 홈부(23)와 제 1 홈부(22)가 연결되어, 복수의 반도체 소자부(80)가 분할된다.
이와 같이 웨트 에칭을 함으로써, 실리콘 웨이퍼(100)의 이면(10B)이나, 제 2 홈부(23)의 내벽면(23a)에 형성된 크랙 또는 결함을 제거할 수 있다. 또한, 웨트 에칭은 등방성 에칭이기 때문에, 상기 반도체 칩(10)의 이면(10B)의 단부 모서리부(23b)는 만곡 형상으로 형성된다(도 9(a) 및 도 9(b)의 부호 21(만곡부)을 참조). 따라서, 반도체 칩(10)에서의 이면(10B)의 단부 모서리부(23b)로의 응력 집중을 방지할 수 있다.
다음에, 도 8(c)에 도시하는 바와 같이 상기 실리콘 웨이퍼(100)의 이면(10B)을 예컨대 드라이 에칭함으로써 절연막(20)을 제거하여, 도전부(24)를 노출시켜 관통 전극(12)을 형성한다. 해당 관통 전극(12)은 반도체 칩(10)의 능동면(10A) 및 이면(10B)으로부터 돌출된다.
각 반도체 칩(10)에 반도체 장치(1)가 형성됨으로써, 하나의 실리콘 웨이퍼(100)로부터 복수의 반도체 장치(1)가 형성된다.
다음에, 반도체 장치(1)를 박리하는 공정에 대하여 설명한다.
상기 실리콘 웨이퍼(100)는, 상술한 바와 같이 접착층(17)을 통해 유리판(200)에 접착되어 있기 때문에, 상기 각 반도체 칩(10)은 상기 유리판(200) 상에 유지되어 있다.
우선, 상기 유리판(200)을 투과시켜 접착층(17)에 자외선을 조사한다. 접착층(17)은 상술한 바와 같이 자외선과 반응하여 접착성이 저하된다. 상기 유리판(200)에 접착된 상기 반도체 칩(10)을 용이하게 박리할 수 있게 되어, 반도체 칩(10)을 개별 조각화할 수 있어, 복수의 반도체 장치(1)(도 9 참조)를 얻을 수 있다.
본 발명의 반도체 장치(1)의 제조 방법에 의하면, 웨트 에칭에 의해 박육부(100A)를 용해시켜, 제 1 홈부(22)와 제 2 홈부(23)를 연결할 수 있다. 또한, 실리콘 웨이퍼(100)의 이면(10B), 및 제 2 홈부(23)의 내벽면(23a)에 형성된 파쇄층을 제거할 수 있다. 또한, 실리콘 웨이퍼(100)에서, 관통 전극(12)이 형성된 복수의 반도체 소자부(80)를 개별적으로 분할할 수 있다. 실리콘 웨이퍼(100)를 유리판(200)으로부터 박리 하는 것에 의해, 복수의 반도체 칩(10)이 개별 조각화되어, 개별 조각화된 반도체 장치(1)를 형성할 수 있다.
다음에, 본 실시예에 의해 제조된 본 발명의 반도체 장치(1)에 대하여 설명한다.
도 9(a) 및 도 9(b)는 본 실시예에서의 반도체 장치(1)의 측단면도를 나타내고 있다.
도 9(a)에 도시하는 바와 같이 상기 반도체 장치(1)는, 직사각형 형상(도 1 참조)의 반도체 칩(10)과, 이 반도체 칩(10)에 마련된 관통 전극(12)을 구비하고 있다. 상기 반도체 칩(10)은, 상술한 반도체 장치(1)의 제조 방법에 의해, 실리콘 웨이퍼(100)를 다이싱함으로써, 형성되어 있다. 상기 관통 전극(12)은, 트랜지스터나 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로가 형성된 상기 반도체 칩(10)의 능동면(10A)과, 이 능동면(10A)의 반대쪽의 이면(10B)을 관통시키고 있다.
상기 관통 전극(12)은, 예컨대 평면에서 본 상태에서 상기 반도체 칩(10)의 사변에 따라 배열된 상태로 형성되어 있더라도 좋고, 반도체 칩(10) 상의 대향하는 2변에 따라 형성되어 있더라도 좋고, 또는 반도체 칩(10) 상에 하나만 형성되어 있더라도 좋다.
상기 반도체 칩의 이면(10B)의 단부 모서리부(23b)에는 만곡부(21)가 형성되어 있다. 상기 만곡부(21)는, 반도체 칩(10)의 이면(10B)의 단부 모서리부(23b)로의 응력 집중을 완화시킨다. 또, 도 9(a)에 나타낸 바와 같이, 상기 반도체 칩(10)의 측벽부(10C)의 표면은 평탄하게 형성되어 있다. 또, 상술한 바와 같이 결함을 발생하지 않는 정도이면, 도 9(b)에 도시하는 바와 같이 상기 반도체 장치(1)의 제조 공정에서, 상기 제 1 홈부(22)의 폭을 상기 제 2 홈부(23)의 폭보다 크게 형성하여, 계단 형상의 단차가 형성되더라도 좋다.
이 때, 도 9(b)에 도시하는 바와 같이 단차가 되는 반도체 칩(10)의 코너(10D)에는, 웨트 에칭에 의해 만곡부(21)가 형성되어 있다. 따라서, 반도체 칩(10)의 코너(10D)의 응력 집중을 완화시키는 것에 의해, 상기 반도체 칩(10)의 결함을 방지할 수 있다.
상기 관통 전극(12)에 있어서, 능동면(10A)에 형성된 제 1 전극부(12A)는, 이면(10B)에 형성된 제 2 전극부(12B)에 비해 크고, 평면에서 본 상태에서 원형 형상 또는 직사각형 형상 등으로 형성되어 있다. 또한, 상기 반도체 칩(10)에는 상기 관통 전극(12)을 형성하기 위한 구멍부(H3)가 형성되어 있다.
상기 구멍부(H3)에는 절연막(20)이 마련되어 있어, 상기 관통 전극(12)과 상기 반도체 칩(10)의 실리콘 부분을 전기적으로 절연시키고 있다. 또, 상기 관통 전극(12)은, 전극 패드(16)에 접속하고 있어, 반도체 칩(10) 상에 마련된 상기 집적 회로에 전기적으로 접속되어 있다. 또한, 상기 반도체 장치(1)는 상기 관통 전극(12)을 통해, 반도체 칩(10)의 능동면(10A)에서의 제 1 전극부(12A)와, 이면(10B)에서의 제 2 전극부(12B)를 도통할 수 있게 하고 있다.
본 발명의 반도체 장치(1)에 의하면, 반도체 칩(10)의 이면(10B)의 단부 모서리부(23b)가 만곡하고 있기 때문에, 상기 단부 모서리부(23b)에서의 응력 집중을 완화할 수 있어, 반도체 칩의 강도를 향상시킬 수 있다. 또한, 상기 제 2 홈부(23)에 의한 반도체 칩(10)의 측벽부(10C)의 단부 모서리부(23b)는, 칩핑을 제거하여 상기 측벽부(10C)에 형성된 파쇄층을 제거할 수 있기 때문에, 반도체 칩(10)의 항절 강도를 향상시킬 수 있다. 이 반도체 칩(10)을 구비한 반도체 장치(1)의 강도도 향상시킬 수 있다.
(실시예 2)
다음에, 본 발명의 반도체 장치의 제조 방법에서의 실시예 2에 대하여 설명한다. 본 실시예에서의 반도체 장치(2)의 제조 방법은, 상기 실시예 1의 제조 공 정에 의해 상기 제 1 홈부(22)를 형성한 후, 이 제 1 홈부(22)에 수지층(25)을 매설하는 공정을 행한 후, 실리콘 웨이퍼(100)로부터 반도체 장치(1)를 개별 조각화하는 방법이다. 따라서, 상기 수지층(25)을 형성하는 공정 이후에 대하여 자세히 설명하고, 그 밖의 공정에 대해서는 설명을 간략화한다. 또한, 상기 반도체 장치(1)를 제조하는 도중 공정을 도시한 도면(10)(a)부터 도 10(c) 및 도 11(a)부터 도 11(d)에서는, 상기 실시예와 같이, 실리콘 웨이퍼(100) 상이 인접하는 반도체 소자부(80)에 반도체 장치(1)를 형성하고, 개별 조각화하는 공정에 대하여 도시하고 있다.
우선, 상기 실시예 1과 같이 하여, 실리콘 웨이퍼(100)로 이루어지는 반도체 칩(10)의 능동면(10A) 상에 마련된 전극 패드(16)를 관통하는 구멍부(H3)를 형성한다.
그리고, 구멍부(H3)에 절연막(20)을 형성하고, 상기 구멍부(H3)의 내측에 동(Cu)으로 이루어지는 도전부(24)를 매설한다. 이에 따라, 전극 패드(16) 상에 돌출된 도전부(24)가 형성된다.
상기 도전부(24)를 형성한 후, 반도체 칩(10)의 능동면(10A)에서, 다이싱 블레이드(도시하지 않음)를 이용하여, 개구를 갖는 제 1 홈부(22)를 형성한다. 제 1 홈부(22)는 실리콘 웨이퍼(100)를 관통하지 않는다. 여기서, 상기 제 1 홈부(22)의 내벽면(22a)에는 크랙(도시하지 않음)이 발생하고, 상기 제 1 홈부(22)와 반도체 칩(10)의 능동면(10A)의 단부 모서리부(22b)에는 다이싱 블레이드에 의한 결함(도시하지 않음)이 발생하고 있다.
(수지층의 매립 공정)
상술한 실시예 1과 같이 제 1 홈부(22)를 형성한 후, 본 실시예에서의 반도체 장치의 제조 방법에서는, 도 10(a)에 도시하는 바와 같이 상기 제 1 홈부(22)에 수지를 매립함으로써 수지층(25)을 형성한다. 상기 수지층(25)을 구성하는 수지로서는, 후술하는 스핀 에칭을 행할 때에 사용하는 에칭액(불산과 초산의 혼합액)에 대하여 내성을 구비한, 예컨대 에폭시 등을 이용하는 것이 바람직하다.
상기 제 1 홈부(22)에 수지층(25)을 매립하는 것에 의해 상기 제 1 홈부(22)의 내벽면(22a)에 형성된 크랙은 수지층(25)에 의해 피복된다. 따라서, 상기 수지층(25)은 크랙의 진전을 방지한다.
(반도체 칩의 두께를 얇게 하는 공정)
다음에, 도 10(b)에 도시하는 바와 같이 자외선(UV 광) 반응형의 접착층(17)을 개재시켜, 상기 실리콘 웨이퍼(100)의 능동면(10A)을 투광성이 있는 유리판(200)에 접합한다.
그리고, 도 10(c)에 도시하는 바와 같이 반도체 칩(10)을 유리판(200)에 접합한 상태에서, 실리콘 웨이퍼(100)의 이면(10B)을 이면 연마하는 것에 의해, 상기 실시예 1과 마찬가지로 실리콘 웨이퍼(100)의 두께를 얇게 한다.
다음에, 도 11(a)에 도시하는 바와 같이 상기 수지층(25)의 바로 위가 되는 상기 실리콘 웨이퍼(100)의 이면(10B) 상에, 다이싱 블레이드를 이용하여, 상기 수지층(25)까지 도달하지 않는 제 2 홈부(23)를 형성한다.
이 때, 상기 제 2 홈부(23)의 폭이 상기 제 1 홈부(22)의 폭보다 좁게 되어 있는 것이 바람직하다. 구체적으로는, 실리콘 웨이퍼(100)를 연직 방향으로부터 투시한 경우, 제 2 홈부(23)의 형성 영역은 제 1 홈부(22)의 형성 영역과 겹쳐 있고, 제 1 홈부(22)의 형성 영역의 내측에 제 2 홈부(23)의 형성 영역이 포함된다.
즉, 상기 제 2 홈부(23)를 실리콘 웨이퍼(100) 상에 형성하는 경우에, 제 1 홈부(22)의 중심 위치와 제 2 홈부(23)의 중심 위치가 다소 어긋났다고 해도, 제 1 홈부(22)의 형성 영역의 내측에 제 2 홈부(23)의 형성 영역이 포함된다. 제 2 홈부(23)를 형성하기 위한, 고밀도의 위치 결정 정밀도가 불필요해져, 용이하게 제 2 홈부(23)를 형성할 수 있다. 웨트 에칭에 의해 상기 제 2 홈부(23)와 상기 제 1 홈부(22)를 확실히 관통시킬 수 있다.
여기서, 이면 연마된 실리콘 웨이퍼(100)의 이면(10B)에는 크랙이 발생하고 있다. 또한, 상기 제 2 홈부(23)의 내벽면(23a)(반도체 칩(10)의 측벽부(10C))에도 마찬가지로 크랙이 발생하고 있다. 상기 제 2 홈부(23)와 반도체 칩(10)의 이면(10B)의 단부 모서리부(23b)에는, 다이싱 블레이드에 의해 결함이 발생하고 있다.
다음 공정으로서 상기 실시예와 마찬가지로, 도 11(b)에 도시하는 바와 같이 실리콘 웨이퍼(100)의 이면(10B)에서 웨트 에칭에 의해 상기 도전부(24)를 피복하는 절연막(20)을 노출하고, 실리콘 웨이퍼(100)의 두께를 얇게 한다. 이 때, 스핀 에칭법을 이용함으로써 실리콘 웨이퍼(100)의 두께를 균일하게 얇게 할 수 있다.
상기 수지층(25)은 에칭액에 대하여 내성을 구비하고 있기 때문에, 웨트 에 칭은 상기 수지층(25)에서 멈춘다. 그러면, 상기 웨트 에칭은 등방성이기 때문에, 상기 제 1 홈부(22)의 내벽면(22a)에 형성된 결함이 제거된다.
상기 웨트 에칭에 의해, 반도체 칩(10)의 이면(10B)에서의 단부 모서리부(23b)에는 반도체 칩(10)의 만곡부(21)가 형성된다. 따라서, 단부 모서리부(23b)로의 응력 집중을 방지한다.
다음에, 도 11(c)에 도시하는 바와 같이 상기 수지층(25)을 다이싱 블레이드 또는 레이저 등에 의해 절단한다. 여기서, 상기 제 2 홈부(23)의 폭에 대응한 폭으로 상기 수지층(25)을 절단하는 것에 의해, 반도체 장치(2)의 측벽부(10C)에 평탄면이 형성된다.
다음에, 상기 유리판(200)으로부터 반도체 칩(10)을 박리한다. 우선, 상기 유리판(200)을 투과시켜 접착층(17)에 자외선을 조사한다. 상기 유리판(200)과 상기 반도체 칩(10)을 접착시키고 있는 접착층(17)은 자외선과 반응하여 접착성이 저하된다. 상기 유리판(200)에 접착된 상기 반도체 칩(10)을 용이하게 박리할 수 있다. 상기 유리판(200)으로부터 상기 반도체 칩(10)을 박리 하는 것에 의해, 반도체 칩(10) 상에 관통 전극(12)을 구비하여 이루어지는 반도체 장치(도 12 참조)를 개별 조각화할 수 있다.
본 실시예에서의 반도체 장치(2)의 제조 방법에 의하면, 상기 실시예 1에서의 반도체 장치(1)의 제조 방법과 동일한 효과에 더하여, 상기 제 2 홈부(23)의 폭이 상기 제 1 홈부(22)의 폭보다 좁기 때문에, 제 2 홈부를 형성하는 위치가 다소 어긋난 경우에도, 상기 제 1 홈부(22)로의 위치 정렬을 용이하게 실행할 수 있다. 따라서, 상기 제 2 홈부(23)를 형성할 때의 위치 결정이 용이해진다. 또한, 다이싱에 의해 형성한 제 1 홈부(22)에 수지층(25)을 매립해서 상기 제 1 홈부(22)의 면 상에 형성된 크랙을 피복하도록 하고 있다. 따라서, 상기 수지층(25)은 크랙의 진전을 방지한다. 따라서, 상기 수지층(25)을 절단하는 것에 의해 형성된 반도체 칩(10)의, 상기 크랙에 의한 항절 강도의 저하를 방지할 수 있다. 또한, 상기 제 1 홈부(22)의 폭과 제 2 홈(23)의 폭의 차로 인하여, 반도체 칩의 측벽부(10C)에는 단차가 형성되지만, 상기 수지층(25)이 단차를 피복하는 것에 의해 단차를 매립할 수 있다. 따라서, 상기 단차에 의해 반도체 칩(10)에 결함이 발생되는 것을 방지할 수 있다.
그리고, 상기 반도체 칩(10)을 유리판(200)으로부터 박리 하는 것에 의해, 강도가 향상된 반도체 칩(10)을 구비한 반도체 장치(2)를 얻을 수 있다.
다음에, 실시예 2에 의해 제조된 본 발명의 반도체 장치에 대하여 설명한다.
도 12는 본 실시예에서의 반도체 장치의 측단면도를 나타내는 것으로서, 도면 중 부호 2는 반도체 장치이다. 또, 본 실시예에서의 반도체 장치(2)는 상기 실시예에서의 반도체 장치(1)와 동일한 구조의 부분에 관해서는, 동일한 부호를 이용하여 설명한다.
도 12에 도시하는 바와 같이 상기 반도체 장치(2)는, 직사각형 형상의 반도체 칩(10)과, 이 반도체 칩(10)에 마련된 관통 전극(12)을 구비하고 있다.
상기 반도체 칩의 이면(10B)에서의 단부 모서리부(23b)에는 만곡부(21)가 형성되어 있다. 만곡부(21)에 의해서 단부 모서리부(23b)에서의 응력 집중을 완화할 수 있다. 또한, 반도체 장치(2)에서는 상기 능동면(10A)의 단부 모서리부(23b)가 수지층(25)으로 피복되어 있다.
그 밖의 상세한 구성에 대해서는 상기 실시예 1에서의 반도체 장치(1)와 마찬가지기 때문에, 설명을 생략한다.
이 구성에서의 상기 반도체 장치(2)는, 상기 관통 전극(12)을 통해 반도체 칩(10)의 능동면(10A)의 제 1 전극부(12A)와 이면(10B)의 제 2 전극부(12B)를 도통할 수 있게 하고 있다.
본 실시예의 반도체 장치(2)에 의하면, 상기 반도체 칩(10)의 능동면(10A)의 단부 모서리부(22b)에서, 수지층(25)이 다이싱 처리면 상에 발생된 결함이나, 크랙을 피복한다.
따라서, 상기 수지층(25)에 의해 반도체 칩(10)이 보강되어, 상기 결함, 및 크랙에 의한 반도체 칩(10)의 강도 저하를 방지할 수 있다. 즉, 반도체 칩(10)의 항절 강도를 향상시킬 수 있어, 강도가 높고 신뢰성이 있는 반도체 장치(2)를 실현할 수 있다.
또, 본 발명은, 상기 실시예로 한정되지 않고, 여러가지의 변경이 가능하다. 예컨대, 본 실시예에서는, 관통 전극(12)의 형상에 대하여 능동면(10A)에 돌출된 제 1 전극(12A)의 크기와, 이면(10B)에 돌출된 제 2 전극(12B)의 크기가 다른 경우에 대하여 설명했지만, 능동면(10A)과 이면(10B)에서, 관통 전극(12)을 동일한 형상으로 형성하거나, 관통 전극을 여러가지의 형상으로 형성하더라도 좋다.
다음에 본 발명의 반도체 장치(1)가 복수 적층된 적층 반도체 장치(3)에 대 하여 설명한다.
도 13은 상기 적층 반도체 장치(3)를 모식적으로 나타낸 도면이다.
도 13에 도시하는 바와 같이 상기 적층 반도체 장치(3)에서는, 상기 반도체 장치(1)의 능동면(10A)을 아래쪽으로 향하고(도 13의 -Z 방향), 능동면(10A)에 돌출되는 제 1 전극(12A)과, 이면에 돌출되는 제 2 전극(12B)을 땜납층(40)을 개재시켜 접속시키고 있다. 또, 도 13은 상기 실시예 1에서의 반도체 장치(1)를 복수 적층한 적층 반도체 장치(3)를 도시하고 있지만, 해당 적층 반도체 장치(3)는 상기 실시예 2에서의 반도체 장치(2)가 복수 적층된 구조이더라도 좋다.
이와 같이, 반도체 장치(1)를 적층하는 방법으로서는, 예컨대 열원으로서 본딩 툴을 이용하여, 상기 땜납층(40)을 용융시킨 후, 고화(경화)시켜, 실장하는 방법을 들 수 있다.
또한, 적층된 복수의 반도체 장치(1)의 사이에 절연성의 언더필(도시하지 않음)을 충전하는 것에 의해, 적층 반도체 장치(3)의 강도를 향상시켜, 관통 전극(12) 사이의 접합 부분 이외를 전기적으로 절연하더라도 좋다.
또한, 복수의 반도체 장치(1)를 적층할 때에, 반도체 장치(1)를 한층씩 적층하더라도 좋고, 리플로우를 이용하여 반도체 장치(1)를 일괄해서 적층하여 상기 적층 반도체 장치(3)를 형성하더라도 좋다.
본 발명의 적층 반도체 장치(3)에서는, 상술한 바와 같이 강도가 높은 반도체 장치(1)가 복수 적층되어 있기 때문에, 해당 반도체 장치(1)를 구비한 적층 반도체 장치(2)의 강도가 높고, 신뢰성이 높아진다.
또, 본 실시예의 적층 반도체 장치(3)에서, 상기 반도체 장치(1)가 복수 적층되어 있지만, 예컨대 상기 반도체 장치(1) 상에 다른 반도체 칩(IC 칩) 등을 적층한 적층 반도체 장치로서도 좋다.
다음에, 본 발명의 반도체 장치(1, 2)로 이루어지는 상기 적층 반도체 장치(3)를 구비한 회로 기판에 대하여 설명한다. 도 14는, 본 발명의 일 실시예의 회로 기판의 개략 구성을 나타내는 사시도이다. 도 14에 도시하는 바와 같이 본 실시예의 회로 기판(150)에는, 반도체 장치(1) 상에 반도체 칩 등이 적층된 적층 반도체 장치(3)가 탑재되어 있다. 회로 기판(150)은, 예컨대 유리 에폭시 기판 등의 유기계 기판과, 해당 유기계 기판상에 형성된 배선 패턴(도시하지 않음)과, 해당 배선 패턴에 마련된 전극 패드(도시하지 않음)를 갖고 있다. 여기서, 배선 패턴은, 동 등의 금속재료에 의해 형성된 회로이다.
그리고, 이 전기 패드와, 상기 적층 반도체 장치(3)의 최하층이 되는 반도체 장치(1)의 제 1 전극부(12A)가 땜납층(40)을 개재하여 전기적으로 접속되는 것에 의해, 상기 적층 반도체 장치(3)는 회로 기판(150) 상에 실장되어 있다. 또, 상기 적층 반도체 장치(3) 대신에, 상기 반도체 장치(1, 2)를 하나만 실장하더라도 좋다.
본 발명의 회로 기판(150)에 의하면, 상술했던 바와 같이 항절 강도가 높은 반도체 장치(1)나, 신뢰성이 높은 적층 반도체 장치(3)를 구비하고 있기 때문에, 이것을 구비한 회로 기판(150) 자체의 강도가 높고, 신뢰성이 높아진다.
다음에, 상기 회로 기판(150)을 구비한 본 발명의 전자 기기에 대하여 설명 한다. 도 15는 본 발명의 일 실시예를 나타내는 전자 기기로서의 휴대 전화(300)를 나타내고 있다. 또, 상기 회로 기판(150)은 상기 휴대 전화(300)의 내부에 마련되어 있다.
본 발명의 휴대 전화(300)에 의하면, 상술한 바와 같이 강도가 있어, 신뢰성이 높은 회로 기판(150)을 구비하고 있기 때문에, 이것을 구비한 휴대 전화(300) 자체의 신뢰성이 높아진다.
또, 전자 기기는, 상기 휴대 전화(300)로 한정되지 않고, 여러가지의 전자 기기에 적용할 수 있다. 예컨대, 액정 프로젝터, 멀티 미디어 대응 퍼스널 컴퓨터(PC) 및 엔지니어링 워크 스테이션(EWS), 페이저, 워드 프로세서, 텔레비젼, 뷰 파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자 수첩, 전자 계산기, 카 네비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등의 전자 기기에 적용하는 것이 가능하다.
상술한 본 발명에 의하면, 반도체 웨이퍼로부터 개별 조각화되는 반도체 칩의 강도를 향상시킨, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기를 제공할 수 있다.

Claims (11)

  1. 복수의 반도체 소자부를 포함하는 반도체 웨이퍼를 준비하고, 상기 복수의 반도체 소자부의 능동면에 구멍부를 형성하고, 해당 구멍부 내에 절연막을 형성하고, 해당 절연층을 통해 상기 능동면으로부터 돌출되는 도전 재료를 상기 구멍부에 매립하여, 도전부를 형성하는 공정과,
    상기 반도체 웨이퍼의 능동면의 소자 영역 외주에 마련된 절단 영역에 상기 반도체 웨이퍼를 관통하지 않는 제 1 홈부를 형성하는 공정과,
    반도체 웨이퍼와 지지체를 접착층을 통해 접착하고, 상기 절연막을 노출시키지 않도록, 상기 능동면과 반대쪽의 이면을 깎아 상기 반도체 웨이퍼의 두께를 얇게 하는 공정과,
    그 후, 상기 제 1 홈부의 반대쪽의 상기 이면에, 해당 제 1 홈부까지 관통하지 않는 제 2 홈부를 형성하는 공정과,
    상기 반도체 웨이퍼의 이면으로부터 등방성 에칭에 의해 상기 절연막을 노출시키고, 상기 반도체 웨이퍼의 두께를 얇게 하여, 상기 제 1 홈부와 상기 제 2 홈부를 연결시키는 것에 의해 상기 복수의 반도체 소자부를 분할하여 복수의 반도체 칩을 형성하는 공정과,
    상기 이면으로부터 에칭에 의해, 상기 절연막으로부터 상기 도전부를 노출시켜 상기 각 반도체 소자부에 관통 전극을 형성하는 공정과,
    상기 지지체로부터 상기 반도체 칩을 박리 하는 것에 의해, 상기 복수의 반 도체 소자부를 개별 조각화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 등방성 에칭은, 상기 반도체 웨이퍼를 회전시키면서, 당해 반도체 웨이퍼의 이면 상에 에칭액을 적하하는 스핀 에칭인 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 홈부의 폭은 상기 제 1 홈부의 폭보다 좁은 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 홈부를 형성한 후, 해당 제 1 홈부에 수지를 매립하는 것에 의해 수지층을 형성하는 공정과,
    상기 등방성 에칭에 의해 상기 반도체 웨이퍼의 두께를 얇게 하면서, 상기 제 2 홈부를 상기 수지층까지 도달시키는 공정과,
    그 후, 상기 수지층을 절단하여 반도체 칩으로 하는 공정과,
    상기 지지체로부터 상기 반도체 칩을 박리하는 공정을
    더 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 지지체는 투광성을 갖는 재료로 이루어지는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 접착층은 자외선이 조사되는 것에 의해 점착성이 저하되는 반도체 장치의 제조 방법.
  7. 능동면과, 해당 능동면의 반대쪽이고 단부 모서리부가 만곡하여 형성되어 있는 이면을 갖는 반도체 칩과,
    상기 반도체 칩의 상기 능동면에 형성된 집적 회로와,
    상기 반도체 칩을 관통하여, 상기 능동면 및 상기 이면에 돌출되는 관통 전극
    을 구비하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 반도체 칩의 능동면의 단부 모서리부는 수지층으로 덮여 있는 반도체 장치.
  9. 청구항 7에 기재된 반도체 장치가 복수 적층되어 이루어지는 적층 반도체 장치.
  10. 청구항 7에 기재된 반도체 장치, 또는 청구항 9에 기재된 적층 반도체 장치를 구비하고 있는 회로 기판.
  11. 청구항 10에 기재된 회로 기판을 구비하고 있는 전자 기기.
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