JP2018006588A - ウエーハの加工方法 - Google Patents
ウエーハの加工方法 Download PDFInfo
- Publication number
- JP2018006588A JP2018006588A JP2016132229A JP2016132229A JP2018006588A JP 2018006588 A JP2018006588 A JP 2018006588A JP 2016132229 A JP2016132229 A JP 2016132229A JP 2016132229 A JP2016132229 A JP 2016132229A JP 2018006588 A JP2018006588 A JP 2018006588A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- wafer
- film
- processing method
- plasma etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000001020 plasma etching Methods 0.000 claims abstract description 32
- 238000002161 passivation Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005520 cutting process Methods 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 235000012431 wafers Nutrition 0.000 claims description 42
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000007888 film coating Substances 0.000 abstract 1
- 238000009501 film coating Methods 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000009623 Bosch process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Dicing (AREA)
- Drying Of Semiconductors (AREA)
- Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
Abstract
【課題】本発明の課題は、デバイスの品質を低下させることなくプラズマエッチングを実行することができるウエーハの加工方法を提供することにある。【解決手段】本発明によれば、表面にパシベーション膜が積層されたデバイスが分割予定ラインによって区画されて半導体基板の表面に複数形成されたウエーハを個々のデバイスに分割するウエーハの加工方法であって、分割予定ラインに切削ブレードを位置付けて、分割予定ラインに積層されたパシベーション膜、又は金属膜を除去し半導体基板を分割予定ラインに沿って露出させる半導体基板露出工程と、該デバイスを覆うパシベーション膜を遮蔽膜として分割予定ラインに露出した半導体基板をプラズマエッチングによって分割する分割工程と、から少なくとも構成されるウエーハの加工方法が提供される。【選択図】図3
Description
本発明は、いわゆるプラズマエッチングによりウエーハを個々のデバイスに分割するウエーハの加工方法に関する。
IC、LSI等の複数のデバイスが分割予定ラインによって区画され半導体基板の表面に形成されたウエーハは、ダイシング装置、レーザー加工装置等によって個々のデバイスに分割され、携帯電話、パソコン等の電気機器に利用される。
また、デバイスの抗折強度を向上させることに加え、ウエーハを一度に個々のデバイスに分割できる生産性が良好な分割方法として、プラズマエッチングの技術が提案されている(例えば、特許文献1を参照。)。
上記特許文献1に記載されたプラズマエッチングの技術によれば、生産効率が良く、分割されたデバイスの抗折強度が良好になることが期待されるものの、ウエーハの表面にデバイスを保護するためのレジスト膜を均一な厚みに形成することが比較的困難であり、塗布したレジスト膜(1〜5μm)がプラズマエッチングを実行する際にレジスト膜が薄い部分においてエッチングが進行すると、部分的にデバイスが露出し、デバイスの品質が低下するという問題がある。また、分割予定ラインにTEG(テスト エレメント グループ)を含む金属膜が積層されている場合は、プラズマエッチングが遮蔽されてプラズマエッチングでは分割できないという問題もある。
本発明は、上記事実に鑑みなされたものであり、その主たる技術課題は、デバイスの品質を低下させることなくプラズマエッチングを実行することができるウエーハの加工方法を提供することにある。
上記主たる技術課題を解決するため、本発明によれば、表面にパシベーション膜が積層されたデバイスが分割予定ラインによって区画されて半導体基板の表面に複数形成されたウエーハを個々のデバイスに分割するウエーハの加工方法であって、分割予定ラインに切削ブレードを位置付けて、分割予定ラインに積層されたパシベーション膜、又は金属膜を除去し半導体基板を分割予定ラインに沿って露出させる半導体基板露出工程と、該デバイスを覆うパシベーション膜を遮蔽膜として分割予定ラインに露出した半導体基板をプラズマエッチングによって分割する分割工程と、から少なくとも構成されるウエーハの加工方法が提供される。
該パシベーション膜を、SiO2膜、Si3N4膜、ポリイミド膜のいずれかにより形成し、半導体基板はシリコン基板であり、プラズマエッチングで使用するガスをフッ素系ガスとして上記ウエーハの加工方法を実施することができる。
本発明に係わるウエーハの加工方法は、表面にパシベーション膜が積層されたデバイスが分割予定ラインによって区画されて半導体基板の表面に複数形成されたウエーハを個々のデバイスに分割するウエーハの加工方法であって、分割予定ラインに切削ブレードを位置付けて、分割予定ラインに積層されたパシベーション膜、又は金属膜を除去し半導体基板を分割予定ラインに沿って露出させる半導体基板露出工程と、該デバイスを覆うパシベーション膜を遮蔽膜として分割予定ラインに露出した半導体基板をプラズマエッチングによって分割する分割工程と、から少なくとも構成されることにより、プラズマエッチングを実行する際に障害となる分割予定ライン上のパシベーション膜、またはTEGを含み構成される金属膜が予め除去されて、デバイスの表面に積層されているパシベーション膜をプラズマエッチングの際の遮蔽膜として利用することから、均一に塗布することが比較的困難なレジスト膜(1〜5μm)を形成する必要がなく、該レジスト膜を遮蔽膜としてプラズマエッチングを実施する際の品質の低下も抑制される。
以下、本発明によるウエーハの加工方法の好適な実施形態について添付図面を参照して、詳細に説明する。
図1に示されているように、本実施形態において加工されるウエーハ10は、半導体基板(シリコン基板)10aと、該半導体基板10aの表面側の複数の分割予定ライン12によって区画された領域に形成されたデバイス14とからなり、さらに、図1(a)に一部拡大断面図で示されているように、該デバイス14が形成された表面側の全域には、外部からの汚染や不純物等の進入からデバイス14を保護する役割を有するパシベーション膜16(例えば、二酸化ケイ素膜(SiO2))が形成されている。該パシベーション膜16は、プラズマCVD法で積層されることが知られており、ここではその詳細は省略する。なお、本発明に基づくウエーハの加工方法によって加工されるウエーハとしては、必ずしも図1(a)に示したものに限定されず、例えば、分割予定ライン12上にパシベーション膜を形成せず、TEG(テスト エレメント グループ)を含む金属膜18が形成されたウエーハを対象とすることもできる(図1(b)を参照。)。
被加工物となる該ウエーハ10を用意したならば、図2に示すダイシング装置20(一部のみを示す。)を用いて半導体基板10aを分割予定ライン12に沿って露出させる半導体基板露出工程を実施する。ダイシング装置20には、図示しない回転スピンドルによって高速回転させられる切削ブレード22が備えられている。作業者は、該ダイシング装置20の保持手段24上に用意したウエーハ10のパシベーション膜16で被覆した表面側を上にして載置し、図示しない吸引手段を作動させて吸引保持する。
作業者が、ダイシング装置20の切削ブレード22の位置とウエーハ10の分割予定ライン12との位置合わせを行うアライメントを実施したならば、該分割予定ライン12の一端部に切削ブレード22を位置付け、回転スピンドルを駆動して切削ブレード22を回転させ、保持手段24を矢印Xで示す方向で相対的に移動させて分割予定ライン12に沿って切削する。これにより、図2に一部拡大断面図として示すように、ウエーハ10の分割予定ライン12に沿って、少なくともパシベーション膜16(又は金属膜18)の厚み(本実施形態においては5μm)に相当し、且つウエーハ10の半導体基板10aが露出する深さになるように切削加工を実行する。切削ブレード22が分割予定ライン12の他端部に達したならば、保持手段24を適宜移動、回転させて、切削位置を未加工の分割予定ライン12の位置になるように調整し、すべての分割予定ライン12に対して同様の切削加工を施し、半導体基板10aを露出させる。これにより、分割予定ライン12に沿ってパシベーション膜16が除去され、あるいはTEGを含む金属膜18が形成されていた場合は、該金属膜18が除去され、すべての分割予定ライン12に沿って半導体基板10aが露出した状態となる。
上述のように半導体基板露出工程を実施したならば、ウエーハ10を個々のデバイスに分割するためのプラズマエッチングを行う分割工程を実施する。係るプラズマエッチングには、例えば、図3に簡略化して示すプラズマエッチング装置40を用いることができる。このプラズマエッチング装置40は、フッ素系ガスを供給するガス供給部41を備え、内部でエッチング処理を行うチャンバ42を備えている。ガス供給部41からは、該チャンバ42内に、フッ素系ガスとして、例えば、SF6、C4F8が供給される。
図に示すように、プラズマエッチングが行われるチャンバ42の上部側には、ガス供給部41に接続されたエッチングガス供給手段43が配設され、下部側には、エッチングされる被加工物としてのウエーハ10を保持するチャックテーブル44が配設されている。
エッチングガス供給手段43は、内部にガス流通経路43aを備えており、チャックテーブル44に保持されるウエーハ10の露出面側(デバイス14が形成された側。)に向けてポーラス部材で形成された下面43bを介してエッチングガスを供給する機能を有している。さらに、エッチングガス供給手段43は、チャンバ42内部において図示しない移動手段により駆動されて上下に昇降自在に構成されている。
他方、チャックテーブル44は、その軸部がチャンバ42により回動可能に支持されており、図示しない吸引源が、吸引経路44aを介して通気性を有するように構成された上面44bに接続されている。チャンバ42の底部には、図示しないガス排出部に接続される排気口45が備えられており、排気口45は、チャンバ内を減圧したり、使用済みのガスを排出したりする機能を奏する。また、エッチングガス供給手段43、チャックテーブル44には高周波電源46が接続されており、高周波電圧を供給して、チャンバ42内のエッチングガスをプラズマ化することができる。本実施形態におけるプラズマエッチング装置40は、概略以上のように構成されており、プラズマエッチング装置40により実行される分割工程について以下に説明する。
先ず、半導体基板露出工程が実施されたウエーハ10を、粘着性、および可撓性を有する保護テープTを介してフレームFに保持する。該ウエーハ10は、図示しないチャンバ42の搬入搬出口からチャンバ42内に搬入される。チャンバ42内に搬入されたウエーハ10は、エッチング加工において遮蔽膜として機能するパシベーション膜16が形成された表面側を上方に向けチャックテーブル44上に載置し吸引固定される。ウエーハ10がチャックテーブル44上に載置されたならば、チャンバ42を密閉空間とした後、内部空気を排気し減圧する。
チャンバ42内が減圧された後、エッチングガス供給手段43を図示しない移動手段により下降させてウエーハ10との距離を調整しながら、ガス供給部41からエッチングガス供給手段43を介してエッチングガス(SF6)をチャンバ42内に噴出させるとともに、高周波電源46を作動させてエッチングガス供給手段43とチャックテーブル44との間に高周波電圧を印加し、チャンバ42内に供給されたエッチングガス(SF6)をプラズマ化させる。そして、プラズマのエッチング効果によりウエーハ10の表面のうち、パシベーション膜16(又は金属膜18)が除去された半導体基板露出領域10bの底部が所定時間エッチングされる。このようにして半導体露出領域10bの底部が所定量削られた後、今度はガス供給部41から供給されるエッチングガスを、もう一方のエッチングガスであるC4F8に切り替え、高周波電源を作動させて新たに供給されたエッチングガスをプラズマ化させる。これにより半導体基板露出領域10bの低壁が削られるとともに、側壁にプラズマ重合により積層された保護膜が順次形成される。その後、同様にしてSF6、C4F8の供給を繰り返しながらエッチングを進行させる。このようにして10〜15分エッチングを実行することにより、図3(b)に概略断面図で示すような異方性エッチングが実行されて、下方に向け垂直に延びる良好な分割溝10cが形成される。そして、半導体基板10aの厚さ分だけエッチングされることで、ウエーハ10は、個々のデバイス14に分割され、分割工程が完了する。なお、当該プラズマエッチング方法は、ボッシュプロセスとして一般的に広く知られており、図に示すプラズマエッチング装置は概略図であって、その他の構成は省略されている。
該分割工程により全ての分割予定ライン12に沿って分割溝が形成された後、該ウエーハ10を保持したフレームFを図示しないピックアップ工程に移送する。そして、保護テープTを半径方向に拡張する図示しない拡張手段により、該保護テープを拡張し、個々に分割されたデバイス14容易にピックアップすることが可能になる。
本発明に基づくウエーハの加工方法は、上記した実施形態により実施されるが、本発明はこれに限定されるものではない。本実施形態では、半導体基板の材料としてシリコンを採用したが、これに限定されず、ガリウムヒ素(GaAs)等、他の半導体基板を採用することができる。
また、本実施形態としては、パシベーション膜16として二酸化ケイ素膜(SiO2)を採用したが、これに限定されず、ポリイミド膜、窒化珪素膜(Si3N4)を選択することができる。さらに、本実施形態のプラズマエッチングでは、SF6、C4F8を交互に供給する所謂ボッシュプロセスとして知られるエッチング方法により分割工程を実行したが、これに限定されず、一般的に知られた他のプラズマエッチング法も採用できる。プラズマエッチングを実行する際には、異方性エッチングとなるエッチング条件を選択することが好ましく、半導体基板10aの厚み(例えば、200〜300μm)と、遮蔽膜として機能するパシベーション膜16の部材として選択された膜材とのエッチングレートの比(例えば、Si:SiO2膜=700:1、Si:ポリイミド膜、Si:窒化珪素膜(Si3N4)=100:1等)を考慮して半導体基板10aが分割されるまで遮蔽膜として機能するパシベーション膜厚(例えば、1〜5μm)を選択し、エッチング条件を適宜調整することができる。なお、プラズマエッチングについては周知技術であるので、ここではそれ以上の詳細な説明は省略する。
10:ウエーハ
10a:半導体基板
10b:半導体基板露出領域
10c:分割溝
12:分割予定ライン
14:デバイス
16:パシベーション膜
18:金属膜
20:切削装置
22:切削ブレード
40:プラズマエッチング装置
41:ガス供給部
42:チャンバ
43:エッチングガス供給手段
44:チャックテーブル
45:排気口
46:高周波電源
10a:半導体基板
10b:半導体基板露出領域
10c:分割溝
12:分割予定ライン
14:デバイス
16:パシベーション膜
18:金属膜
20:切削装置
22:切削ブレード
40:プラズマエッチング装置
41:ガス供給部
42:チャンバ
43:エッチングガス供給手段
44:チャックテーブル
45:排気口
46:高周波電源
Claims (2)
- 表面にパシベーション膜が積層されたデバイスが分割予定ラインによって区画されて半導体基板の表面に複数形成されたウエーハを個々のデバイスに分割するウエーハの加工方法であって、
分割予定ラインに切削ブレードを位置付けて、分割予定ラインに積層されたパシベーション膜、又は金属膜を除去し半導体基板を分割予定ラインに沿って露出させる半導体基板露出工程と、
該デバイスを覆うパシベーション膜を遮蔽膜として分割予定ラインに露出した半導体基板をプラズマエッチングによって分割する分割工程と、
から少なくとも構成されるウエーハの加工方法。 - 該パシベーション膜は、SiO2膜、Si3N4膜、ポリイミド膜のいずれかであり、半導体基板はシリコン基板であり、プラズマエッチングで使用するガスはフッ素系ガスである請求項1に記載のウエーハの加工方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016132229A JP2018006588A (ja) | 2016-07-04 | 2016-07-04 | ウエーハの加工方法 |
TW106118066A TW201802906A (zh) | 2016-07-04 | 2017-06-01 | 晶圓的加工方法 |
KR1020170079901A KR20180004661A (ko) | 2016-07-04 | 2017-06-23 | 웨이퍼의 가공 방법 |
CN201710505905.8A CN107579043A (zh) | 2016-07-04 | 2017-06-28 | 晶片的加工方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016132229A JP2018006588A (ja) | 2016-07-04 | 2016-07-04 | ウエーハの加工方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018006588A true JP2018006588A (ja) | 2018-01-11 |
Family
ID=60946530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016132229A Pending JP2018006588A (ja) | 2016-07-04 | 2016-07-04 | ウエーハの加工方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2018006588A (ja) |
KR (1) | KR20180004661A (ja) |
CN (1) | CN107579043A (ja) |
TW (1) | TW201802906A (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4349278B2 (ja) * | 2004-12-24 | 2009-10-21 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5509057B2 (ja) * | 2010-12-20 | 2014-06-04 | パナソニック株式会社 | 半導体チップの製造方法 |
US20150255349A1 (en) * | 2014-03-07 | 2015-09-10 | JAMES Matthew HOLDEN | Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes |
-
2016
- 2016-07-04 JP JP2016132229A patent/JP2018006588A/ja active Pending
-
2017
- 2017-06-01 TW TW106118066A patent/TW201802906A/zh unknown
- 2017-06-23 KR KR1020170079901A patent/KR20180004661A/ko not_active Application Discontinuation
- 2017-06-28 CN CN201710505905.8A patent/CN107579043A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW201802906A (zh) | 2018-01-16 |
CN107579043A (zh) | 2018-01-12 |
KR20180004661A (ko) | 2018-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20180105571A (ko) | 웨이퍼의 가공 방법 | |
JP6320505B2 (ja) | 半導体ウエハをプラズマ・ダイシングするための方法及び装置 | |
JP6450763B2 (ja) | 半導体ウエハをプラズマ・ダイシングするための方法及び装置 | |
JP2020501359A (ja) | 半導体ウエハーをプラズマ・ダイシングするための方法および装置 | |
TWI654709B (zh) | 切割晶圓背側上具有焊料凸塊的晶圓 | |
JP6302644B2 (ja) | ウェーハの加工方法 | |
JP2019197899A (ja) | 半導体ウエハをプラズマ・ダイシングするための方法及び装置 | |
JP2009176793A (ja) | ウエーハの分割方法 | |
JP6377449B2 (ja) | ウエーハの分割方法 | |
JP6387131B2 (ja) | プラズマ加工方法及びこの方法を用いて製造された基板 | |
JP2015133438A (ja) | ウェーハの分割方法 | |
JP2015133459A (ja) | ウェーハの分割方法 | |
JP2019009198A (ja) | ウェーハの加工方法 | |
JP6314047B2 (ja) | ウエーハの加工方法 | |
JP2015133460A (ja) | ウェーハの分割方法 | |
US11990371B2 (en) | Device chip manufacturing method | |
JP2018006587A (ja) | ウエーハの加工方法 | |
JP2018006588A (ja) | ウエーハの加工方法 | |
JP2018137483A (ja) | プラズマ加工方法及びこの方法を用いて製造された基板 | |
CN109979879B (zh) | 半导体芯片制造方法 | |
JP2015103655A (ja) | ウエーハの加工方法 | |
KR20160018385A (ko) | 가공 방법 | |
JP2016025267A (ja) | ウェーハの加工方法 | |
JP2015220366A (ja) | ウェーハの加工方法 | |
JP6161365B2 (ja) | 被加工物のエッチング方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190523 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200225 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200901 |