KR20040066018A - 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기 - Google Patents

반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기 Download PDF

Info

Publication number
KR20040066018A
KR20040066018A KR1020040002575A KR20040002575A KR20040066018A KR 20040066018 A KR20040066018 A KR 20040066018A KR 1020040002575 A KR1020040002575 A KR 1020040002575A KR 20040002575 A KR20040002575 A KR 20040002575A KR 20040066018 A KR20040066018 A KR 20040066018A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
semiconductor
insulating layer
protrusion
insulating
Prior art date
Application number
KR1020040002575A
Other languages
English (en)
Other versions
KR100654502B1 (ko
Inventor
하라가즈미
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20040066018A publication Critical patent/KR20040066018A/ko
Application granted granted Critical
Publication of KR100654502B1 publication Critical patent/KR100654502B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/03—Constructional features of telephone transmitters or receivers, e.g. telephone hand-sets
    • H04M1/035—Improving the acoustic characteristics by means of constructional features of the housing, e.g. ribs, walls, resonating chambers or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Signal Processing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 목적은 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지하는 것에 있다.
반도체 칩은 반도체 기판(10)과, 반도체 기판(10)의 제 1 및 제 2 면(20, 38)을 관통하고 제 2 면(38)으로부터의 돌출부(42)를 갖는 관통 전극(40)과, 제 2 면(38)의 전면에 형성되어 이루어지는 절연층(50)을 갖는다. 절연층(50)은 돌출부(42)의 주변 영역에 형성된 제 1 절연부(52)와, 그 이외의 제 2 절연부(54)를 포함한다. 제 2 절연부(54)는 제 1 절연부(52)의 가장 두꺼운 부분보다도 얇게 형성되어 이루어진다.

Description

반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자 기기{SEMICONDUCTOR CHIP, SEMICONDUCTOR WAFER, SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, CIRCUIT BOARD, AND ELECTRONIC INSTRUMENT}
본 발명은 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기에 관한 것이다.
3차원 실장 형태의 반도체 장치가 개발되어 있다. 또한, 반도체 칩에 관통 전극을 형성하고, 반도체 칩을 스택하여 상하의 관통 전극을 접합하는 것이 알려져 있다. 종래의 구조에서는 상하의 반도체 칩의 쇼트 방지책이 충분하지 않았다. 또는, 반도체 칩의 관통 전극이 형성된 면에 절연층을 형성하는 것이 고려된다. 그러나, 그 경우에는, 상하의 반도체 칩 사이에 언더 필재를 충전하기 위한 갭이 좁게 되어 버린다.
본 발명의 목적은, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 단자 주변부에 절연층을 형성함으로써 쇼트를 방지하는 것, 및 갭을 충분히 확보함으로써 언더 필의 충전성을 향상시키는 것에 있다.
도 1(a)∼도 1(d)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 2(a)∼도 2(d)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 3(a)∼도 3(b)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 5는 본 발명의 실시예의 제 1 변형예를 설명하는 도면,
도 6은 본 발명의 실시예의 제 2 변형예를 설명하는 도면,
도 7은 본 발명의 실시예의 제 3 변형예를 설명하는 도면,
도 8은 본 발명의 실시예의 제 4 변형예를 설명하는 도면,
도 9는 본 발명의 실시예의 제 5 변형예를 설명하는 도면,
도 10은 본 발명의 실시예의 제 6 변형예를 설명하는 도면,
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면,
도 14는 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면,
도 15는 본 발명의 실시예에 따른 회로 기판을 나타내는 도면,
도 16은 본 발명의 실시예에 따른 전자 기기를 나타내는 도면,
도 17은 본 발명의 실시예에 따른 전자 기기를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판
12 : 집적 회로
20 : 제 1 면
38 : 제 2 면
40 : 관통 전극
42 : 돌출부
50 : 절연층
52 : 제 1 절연부
54 : 제 2 절연부
(1) 본 발명에 따른 반도체 칩은, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 있는 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과, 상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 형성되어 이루어지는 절연층을 갖는다. 본 발명에 따르면, 절연층이, 관통 전극의 돌출부의 주변 영역에 형성되고, 그 이외의 영역을 피하여 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(2) 이 반도체 칩에 있어서, 상기 절연층은 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 있더라도 된다.
(3) 본 발명에 따른 반도체 칩은, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과, 상기 제 2 면의 전면(全面)에 형성되어 이루어지는 절연층을 갖되, 상기 절연층은 상기 돌출부의 주변 영역에 형성된 제 1 절연부와, 그 이외의 제 2 절연부를 포함하며, 상기 제 2 절연부는 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 이루어진다. 본 발명에 따르면, 제 2 절연부가 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의충전성을 향상시킬 수 있다.
(4) 이 반도체 칩에 있어서, 상기 제 1 절연부는 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 있더라도 된다.
(5) 본 발명에 따른 반도체 칩은, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과, 상기 제 2 면의 일부의 영역을 피하여, 상기 제 2 면의 상기 돌출부의 주변 영역에 형성되어 이루어지는 절연층을 갖되, 상기 반도체 기판은, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려서 형성되어 이루어진다. 본 발명에 따르면, 제 2 면에서, 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려서 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(6) 본 발명에 따른 반도체 칩는, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과, 상기 제 2 면의 전면에 형성되어 이루어지는 절연층을 갖되, 상기 반도체 기판은, 상기 제 2 면에서, 상기 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되고, 상기 절연층은 상기 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 이루어진다. 본 발명에 따르면, 절연층의, 돌출부의 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(7) 이 반도체 칩에 있어서, 상기 돌출부는 상기 절연층의 가장 두꺼운 부분을 초과하는 높이로 되도록 형성되어 있더라도 된다.
(8) 이 반도체 칩에 있어서, 상기 돌출부는 상기 절연층의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 있더라도 된다.
(9) 본 발명에 따른 반도체 웨이퍼는, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과, 상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 각각 형성되어 이루어지는 복수의 절연층을 갖는다. 본 발명에 따르면, 절연층이, 관통 전극의 돌출부의 주변 영역에 형성되고, 그 이외의 영역을 피하여 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(10) 이 반도체 웨이퍼에 있어서, 상기 복수의 절연층은 각각 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 있더라도 된다.
(11) 본 발명에 따른 반도체 웨이퍼는, 반도체 기판과, 상기 반도체 기판에적어도 일부가 내장되어 이루어지는 복수의 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과, 상기 제 2 면의 전면에 형성되어 이루어지는 절연층을 갖되, 상기 절연층은 상기 돌출부의 주변 영역에 각각 형성된 복수의 제 1 절연부와, 그 이외의 제 2 절연부를 포함하며, 상기 제 2 절연부는 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 된다. 본 발명에 따르면, 제 2 절연부가 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(12) 이 반도체 웨이퍼에 있어서, 상기 제 1 절연부는 각각 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 있더라도 된다.
(13) 본 발명에 따른 반도체 웨이퍼는, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과, 상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 각각 형성되어 이루어지는 복수의 절연층을 갖되, 상기 반도체 기판은, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올리져 형성되어 이루어진다. 본 발명에 따르면, 제 2 면에서, 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여언더 필의 충전성을 향상시킬 수 있다.
(14) 본 발명에 따른 반도체 웨이퍼는, 반도체 기판과, 상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와, 상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과, 상기 제 2 면의 전면에 형성되어 이루어지는 절연층을 갖되, 상기 반도체 기판은, 상기 제 2 면에서, 상기 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되며, 상기 절연층은, 상기 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 이루어진다. 본 발명에 따르면, 절연층의, 돌출부의 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(15) 이 반도체 웨이퍼에 있어서, 각각의 상기 돌출부는 상기 절연층의 두꺼운 부분을 초과하는 높이로 되도록 형성되어 있더라도 된다.
(16) 이 반도체 웨이퍼에 있어서, 각각의 상기 돌출부는 상기 절연층의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 있더라도 된다.
(17) 본 발명에 따른 반도체 장치는 스택되어 이루어지는 복수의 상기 반도체 칩을 갖고, 상기 복수의 반도체 칩 중 상하의 반도체 칩이 상기 관통 전극에 의해서 전기적으로 접속되어 이루어진다.
(18) 본 발명에 따른 회로 기판은, 상기 반도체 칩이 실장되어 이루어진다.
(19) 본 발명에 따른 회로 기판은, 상기 반도체 장치가 실장되어 이루어진다.
(20) 본 발명에 따른 전자 기기는 상기 반도체 칩을 갖는다.
(21) 본 발명에 따른 전자 기기는 상기 반도체 장치를 갖는다.
(22) 본 발명에 따른 반도체 장치의 제조 방법은, (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 것, 및, (b) 상기 제 2 면의 일부를 피하여, 상기 돌출부의 주변 영역에 절연층을 형성하는 것을 포함한다. 본 발명에 의하면, 절연층을, 관통 전극의 돌출부의 주변 영역에 형성하고, 그 이외의 영역을 피하여 형성하기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(23) 이 반도체 장치의 제조 방법에 있어서, 상기 절연층을 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성하더라도 된다.
(24) 본 발명에 따른 반도체 장치의 제조 방법은, (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 것, 및, (b) 상기 제 2 면의 전면에, 절연층을, 상기 돌출부의 주변 영역에 형성된 제 1 절연부와 그 이외의 제 2 절연부를 포함함과 아울러, 상기 제 2 절연부가 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇아지도록 형성하는 것을 포함한다. 본 발명에 따르면, 제 2 절연부가 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(25) 이 반도체 장치의 제조 방법에 있어서, 상기 제 1 절연부를 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성하더라도 된다.
(26) 본 발명에 따른 반도체 장치의 제조 방법은, (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 것, 및, (b) 상기 제 2 면의 일부를 피하여, 상기 돌출부의 주변 영역에 절연층을 형성하는 것을 포함하며, 상기 반도체 기판을, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려지도록 형성한다. 본 발명에 따르면, 제 2 면에서, 돌출부의 주변 영역을 그 이외의 영역으로부터 쌓아올려지도록 형성하기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(27) 본 발명에 따른 반도체 장치의 제조 방법은, (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 것, 및, (b) 상기 제 2 면의 전면에 절연층을 형성하는 것을 포함하며, 상기 반도체 기판을, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려지도록 형성하고, 상기 절연층을, 상기 주변 영역상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성한다. 본 발명에 따르면, 절연층의, 돌출부의 주변 영역 상의 부분의 표면을 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성하기 때문에, 스택된 상하의 반도체 칩의 캡을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
(28) 이 반도체 장치의 제조 방법에 있어서, 상기 절연층의 가장 두꺼운 부분을 상기 돌출부보다도 낮게 형성하더라도 된다.
(29) 이 반도체 장치의 제조 방법에 있어서, 상기 절연층을 그 가장 두꺼운 부분이 상기 돌출부와 동일한 높이로 되도록 형성하더라도 된다.
(30) 이 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판에는, 복수의 상기 집적 회로가 형성되고, 각각의 상기 집적 회로에 대응하여 상기 관통 전극을 형성하며, 상기 반도체 기판을 절단하는 것을 더 포함하더라도 된다.
(31) 이 반도체 장치의 제조 방법은, 상기 (a)∼(b) 공정이 종료한 복수의 상기 반도체 기판을 스택하는 것, 및, 복수의 상기 반도체 기판 중 상하의 반도체 기판을 상기 관통 전극을 통해서 전기적으로 접속하는 것을 더 포함하더라도 된다.
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다.
(실시예)
도 1(a)∼도 4는, 본 발명을 적용한 실시예에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시예에서는 반도체 기판(10)을 사용한다. 반도체 기판(10)에는 집적 회로(예컨대 트랜지스터나 메모리를 갖는 회로)(12)의 적어도 일부(일부 또는 전체)가 내장되어 있다. 반도체 기판(10)에는, 복수의 집적 회로(12)의 각각의 적어도 일부가 내장되어 있더라도 되고, 하나의 집적 회로(12)의 적어도 일부가 내장되어 있더라도 된다. 반도체 기판(10)에는 복수의 전극(예컨대 패드)(14)이 형성되어 있다. 각 전극(14)은 집적 회로(12)에 전기적으로 접속되어 있다. 각 전극(14)은 알루미늄으로 형성되어 있더라도 된다. 전극(14)의 표면의 형상은 특별히 한정되지 않지만 직사각형인 것이 많다.
반도체 기판(10)에는 1층 또는 그 이상의 층의 패시베이션막(16, 18)이 형성되어 있다. 패시베이션막(16, 18)은, 예컨대, SiO2, SiN, 폴리이미드 수지 등으로 형성할 수 있다. 도 1(a)에 나타내는 예에서는, 패시베이션막(16) 상에 전극(14)과, 집적 회로(12)와 전극(14)을 접속하는 배선(도시하지 않음)이 형성되어 있다. 또한, 다른 패시베이션막(18)이 전극(14)의 표면의 적어도 일부를 피하여 형성되어 있다. 패시베이션막(18)은, 전극(14)의 표면을 덮도록 형성한 후, 그 일부를 에칭하여 전극(14)의 일부를 노출시키더라도 된다. 에칭에는 건식 에칭 및 습식 에칭 중 어느 것을 적용하더라도 된다. 패시베이션막(18)의 에칭 시에, 전극(14)의 표면이 에칭되더라도 무방하다.
본 실시예에서는, 반도체 기판(10)에 그 제 1 면(20)으로부터 오목부(22)(도 1(c) 참조)를 형성한다. 제 1 면(20)은 전극(14)이 형성된 측(집적 회로(12)가 형성된 측)의 면이다. 오목부(22)는 집적 회로(12)의 소자 및 배선을 피하여 형성한다. 도 1(b)에 도시하는 바와 같이, 전극(14)에 관통 구멍(24)을 형성하더라도 된다. 관통 구멍(24)의 형성에는 에칭(건식 에칭 또는 습식 에칭)을 적용하더라도 된다. 에칭은 리소그래피 공정에 의해서 패터닝된 레지스트(도시하지 않음)를 형성한 후에 행해도 된다. 전극(14) 아래에 패시베이션막(16)이 형성되어 있는 경우, 이것에도 관통 구멍(26)(도 1(c) 참조)을 형성한다. 전극(14)의 에칭이 패시베이션막(16)에서 멈추는 경우, 관통 구멍(26)의 형성에는 전극(14)의 에칭에 사용한 에천트를 다른 에천트로 바꾸더라도 무방하다. 그 경우, 재차 리소그래피 공정에 의해서 패터닝된 레지스트(도시하지 않음)를 형성하더라도 된다.
도 1(c)에 도시하는 바와 같이, 관통 구멍(24)(및 관통 구멍(26))과 연통하도록, 반도체 기판(10)에 오목부(22)를 형성한다. 관통 구멍(24)(및 관통 구멍(26))과 오목부(22)를 합쳐서, 오목부로 말할 수도 있다. 오목부(22)의 형성에도 에칭(건식 에칭 또는 습식 에칭)을 적용할 수 있다. 에칭은, 리소그래피 공정에 의해서 패터닝된 레지스트(도시하지 않음)를 형성한 후에 행하여도 된다. 또는, 오목부(22)의 형성에 레이저(예컨대 CO2레이저, YAG 레이저 등)를 사용하더라도 된다. 레이저는 관통 구멍(24, 26)의 형성에 적용하더라도 된다. 1 종류의 에천트 또는 레이저에 의해서, 오목부(22) 및 관통 구멍(24, 26)의 형성을 연속하여 행하여도 무방하다. 오목부(22)의 형성에는 샌드블래스트 가공을 적용하더라도 된다.
도 1(d)에 도시하는 바와 같이, 오목부(22)의 내측에 절연층(28)을 형성하더라도 된다. 절연층(28)은 산화막이더라도 무방하다. 예컨대, 반도체 기판(10)이 Si로 형성되어 있는 경우, 절연층(28)은 SiO2이더라도 되고 SiN이더라도 된다. 절연층(28)은 오목부(22)의 저면(底面)에 형성한다. 절연층(28)은 오목부(22)의 내벽면에 형성한다. 단, 절연층(28)은 오목부(22)를 매립하지 않도록 형성한다. 즉, 절연층(28)에 의해서 오목부를 형성한다. 절연층(28)은 패시베이션막(16)의 관통 구멍(26)의 내벽면에 형성하더라도 된다. 절연층(28)은 패시베이션막(18) 상에 형성하더라도 된다.
절연층(28)은 전극(14)의 관통 구멍(24)의 내벽면에 형성하더라도 된다. 절연층(28)은 전극(14)의 일부(예컨대 그 상면(上面))를 피하여 형성한다. 전극(14)의 표면 전체를 덮어 절연층(28)을 형성하고, 그 일부를 에칭(건식 에칭 또는 습식 에칭)하여 전극(14)의 일부를 노출시키더라도 무방하다. 에칭은 리소그래피 공정에 의해서 패터닝된 레지스트(도시하지 않음)를 형성한 후에 행하여도 된다.
다음에, 오목부(22)(예컨대 절연층(28)의 내측)에 도전부(30)(도 2(b) 참조)를 마련한다. 도전부(30)는 Cu 또는 W 등으로 형성하더라도 된다. 도 2(a)에 도시하는 바와 같이, 도전부(30)의 외층(外層)부(32)를 형성한 후에, 그 중심부(34)를 형성하더라도 된다. 중심부(34)는, Cu, W, 도핑된 폴리실리콘(예컨대 저온 폴리실리콘) 중 어느 하나로 형성할 수 있다. 외층부(32)는 적어도 배리어층을 포함하더라도 된다. 배리어층은 중심부(34) 또는 다음에 설명하는 시드층의 재료가 반도체 기판(10)(예컨대 Si)으로 확산하는 것을 방지하는 것이다. 배리어층은 중심부(34)와는 다른 재료(예컨대 TiW, TiN)로 형성하더라도 된다. 중심부(34)를 전해 도금으로 형성하는 경우, 외층부(32)는 시드층을 포함하더라도 된다. 시드층은 배리어층을 형성한 후에 형성한다. 시드층은 중심부(34)와 동일한 재료(예컨대 Cu)로 형성한다. 또, 도전부(30)(적어도 그 중심부(34))는 무전해 도금이나 잉크젯 방식에 의해서 형성하더라도 된다.
도 2(b)에 도시하는 바와 같이, 외층부(32)를 패시베이션막(18) 상에도 형성한 경우, 도 2(c)에 도시하는 바와 같이, 외층부(32)의 패시베이션막(18) 상의 부분을 에칭한다. 외층부(32)를 형성한 후, 중심부(34)를 형성함으로써 도전부(30)를 마련할 수 있다. 도전부(30)의 일부는 반도체 기판(10)의 오목부(22) 내에 위치한다. 오목부(22)의 내벽면과 도전부(30) 사이에는 절연층(28)이 개재되기 때문에, 양자의 전기적인 접속이 차단된다. 도전부(30)는 전극(14)과 전기적으로 접속되어 있다. 예컨대, 전극(14)의 절연층(28)으로부터의 노출부에 도전부(30)가 접촉하고 있더라도 된다. 도전부(30)의 일부는 패시베이션막(18) 상에 위치하고 있더라도 된다. 도전부(30)는 전극(14)의 영역 내에만 마련하더라도 무방하다. 도전부(30)는 적어도 오목부(22)의 위쪽으로 돌출하고 있더라도 무방하다. 예컨대, 도전부(30)는 패시베이션막(18)보다 돌출되어 있더라도 된다.
또, 변형예로서, 외층부(32)를 패시베이션막(18) 상에 남긴 상태에서, 중심부(34)를 형성하더라도 된다. 그 경우, 중심부(34)와 연속한 층이 패시베이션막(18)의 위쪽에도 형성되기 때문에, 그 층을 에칭한다.
도 2(d)에 도시하는 바와 같이, 도전부(30) 상에 납재(蠟材)(36)를 마련하더라도 된다. 납재(36)는, 예컨대 핸더로 형성하고, 연납 및 경납 중 어느 하나로 형성하더라도 된다. 납재(36)는 도전부(30) 이외의 영역을 레지스트로 덮어 형성하더라도 된다. 이상의 공정에 의해서, 도전부(30)에 의해서 또는 이것에 납재(36)를 가하여 범프를 형성할 수 있다.
본 실시예에서는, 도 3(a)에 도시하는 바와 같이, 반도체 기판(10)의 제 2 면(제 1 면(20)과는 반대측의 면)(38)을, 예컨대 기계 연마·연삭 및 화학 연마·연삭 중 적어도 하나의 방법에 의해서 깎더라도 된다. 이 공정은 오목부(22)에 형성된 절연층(28)이 노출되기 바로 전까지 실행한다. 또, 도 3(a)에 나타내는 공정을 생략하고, 다음 도 3(b)에 나타내는 공정을 행하더라도 된다.
도 3(b)에 도시하는 바와 같이, 도전부(30)를 제 2 면(38)으로부터 돌출시킨다. 예컨대, 반도체 기판(10)의 제 2 면(38)을 절연층(28)이 노출되도록 에칭한다. 상세하게는, 도전부(30)(상세하게는 그 오목부(22) 내의 부분)가 절연층(28)에 덮여진 상태에서 돌출하도록, 반도체 기판(10)의 제 2 면(38)을 에칭한다. 에칭은 반도체 기판(예컨대 SiO2)에 대한 에칭량이 절연층(예컨대 SiO2)(28)에 대한 에칭량보다도 많아지는 성질의 에천트에 의해서 행하여도 된다. 에천트는 SF6또는 CF4또는 Cl2가스이더라도 된다. 에칭은 건식 에칭 장치를 사용하여 실행하여도 된다. 또는, 에천트는 불산 및 초산의 혼합액 혹은 불산, 초산 및 초산의 혼합액이더라도 된다.
또, 도 3(a)∼도 3(b)의 적어도 어느 하나의 공정은 반도체 기판(10)의 제 1면(20)의 측에, 예컨대, 유리판, 수지층, 수지 테이프 등의 보강 부재를 마련하여(예컨대 접착제 또는 접착 시트에 의해서 부착하여) 행하여도 된다.
이상의 공정에 의해, 반도체 기판(10)의 제 2 면(38)으로부터 도전부(30)를 돌출시킬 수 있다. 즉, 제 2 면(38)으로부터 돌출하는 돌출부(42)를 갖는 관통 전극(40)을 형성할 수 있다. 관통 전극(40)은 제 1 및 제 2 면(20, 38)을 관통한다.
도 4에 도시하는 바와 같이, 제 2 면(38)에 절연층(50)을 형성한다. 본 실시예에서는, 제 2 면(38)의 전면에 절연층(50)을 형성한다. 절연층(50)은 제 1 및 제 2 절연부(52, 54)를 갖도록 형성한다.
제 1 절연부(52)는 돌출부(42)의 주변 영역에 형성되는 것이다. 주변 영역은 돌출부(42)를 둘러싸는 영역이다. 또한, 주변 영역은, 돌출부(42)의 측면으로부터의 폭이, 돌출부(42)의 제 2 면(38)으로부터의 높이의 5%∼100% 정도의 영역이다. 주변 영역의 설명은 다른 예에도 해당한다. 제 1 절연부(52)는 돌출부(42)의 측면에 밀착하고 있더라도 된다. 제 1 절연부(52)는 돌출부(42)로부터 떨어짐에 따라 얇아지도록 형성하더라도 된다. 제 1 절연부(52)는, 최종적으로는 돌출부(42)의 선단면을 피하도록 형성한다. 예컨대, 돌출부(42)의 측면과 접촉하는 부분의 표면이 돌출부(42)의 선단면과 동일한 높이로 되는 두께로, 혹은, 돌출부(42)의 선단면보다도 낮아지는 두께로 제 1 절연부(52)를 형성하더라도 된다. 제 2 절연부(54)는 절연층(50) 중 제 1 절연부(52) 이외의 부분이다. 제 2 절연부(54)는 제 1 절연부(52)의 가장 두꺼운 부분보다도 얇아지도록 형성한다. 제 2 절연부(54)는 제 1 절연부(52)의 가장 얇은 부분보다도 얇게 형성하더라도 된다.
절연층(50)은 수지로 형성할 수 있다. 절연층(50)은 스핀코터를 사용하여 형성하더라도 되고, 포팅 또는 인쇄에 의해서 형성하더라도 된다. 절연층(50)을 제 1 및 제 2 절연부(52, 54)와는 다른 형상으로(예컨대 평탄하게) 형성한 후, 이것을 에칭하여 제 1 및 제 2 절연부(52, 54)를 형성하더라도 된다. 그 경우, 에칭에는 에칭액을 사용하더라도 된다. 에칭액으로서, 관통 전극(40)(및 그 주위의 절연층(28))보다도 절연층(50)을 구성하는 수지에 대한 에칭 속도가 빠른 용액을 사용한다. 돌출부(42)가 존재하여 그 주변 영역의 부분이 에칭되기 어렵기 때문에, 제 1 및 제 2 절연부(52, 54)가 형성된다. 혹은, 포팅 또는 인쇄 등에 의해서, 제 1 및 제 2 절연부(52, 54)를 갖도록 절연층(50)을 형성하더라도 된다.
본 실시예에 따르면, 제 2 절연부(54)가 제 1 절연부(52)의 가장 두꺼운 부분보다도 얇게 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
도 5는 상술한 실시예의 제 1 변형예를 나타내는 도면이다. 상술한 절연층(50)은, 그 가장 두꺼운 부분(제 1 절연부(52)의 돌출부(42)와의 접점부)이 돌출부(42)보다도 낮게 형성되어 있다. 즉, 돌출부(42)는 절연층(50)의 가장 두꺼운 부분을 초과하는 높이로 되도록 형성되어 이루어진다. 한편, 도 5에 나타내는 절연층(60)은, 그 가장 두꺼운 부분(제 1 절연부(62)의 돌출부(42)와의 접점부)이 돌출부(42)와 동일한 높이로 되도록 형성되어 있다. 즉, 돌출부(42)는 절연층(60)의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 이루어진다. 그 이외의 내용은 상술한 실시예에서 설명한 내용이 해당한다.
도 6은 상술한 실시예의 제 2 변형예를 나타내는 도면이다. 도 6에 나타내는 예에서는, 절연층(150)을 돌출부(42)의 주변 영역(예컨대 주변 영역만)에 형성한다. 주변 영역의 내용은 상술한 바와 같다. 절연층(150)은 돌출부(42)로부터 떨어짐에 따라 얇아지도록 형성하더라도 된다. 절연층(150)은 제 2 면(38)의 전면에 형성하지 않고서, 그 일부를 피하여 형성한다. 절연층(150)은 그 가장 두꺼운 부분(돌출부(42)와의 접점부)이 돌출부(42)보다도 낮게 형성되어 있다. 즉, 돌출부(42)는 절연층(50)의 가장 두꺼운 부분을 초과하는 높이로 되도록 형성되어 이루어진다. 절연층(150)에는 도 4에 나타내는 제 1 절연부(52)의 내용을 적용하더라도 된다. 이 예에 따르면, 절연층(150)이 관통 전극(40)의 돌출부(42)의 주변 영역에 형성되고, 그 이외의 영역을 피하여 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다. 그 이외의 내용은 상술한 실시예에서 설명한 내용이 해당한다.
도 7은 상술한 실시예의 제 3 변형예를 나타내는 도면이다. 도 7에 나타내는 예에서는, 절연층(160)을 돌출부(42)의 주변 영역(예컨대 주변 영역만)에 형성한다. 주변 영역의 내용은 상술한 바와 같다. 절연층(160)은 돌출부(42)로부터 떨어짐에 따라 얇아지도록 형성하더라도 된다. 절연층(160)은, 제 2 면(38)의 전면에 형성하지 않고서, 그 일부를 피하여 형성한다. 절연층(160)은 그 가장 두꺼운 부분(돌출부(42)와의 접점부)이 돌출부(42)와 동일한 높이로 되도록 형성되어 있다. 즉, 돌출부(42)는 절연층(160)의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 이루어진다. 절연층(160)에는 도 4에 나타내는 제 1 절연부(52)의 내용을 적용하더라도 된다. 이 예에 따르면, 절연층(160)이 관통 전극(40)의 돌출부(42)의 주변 영역에 형성되고, 그 이외의 영역을 피하여 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다. 그 이외의 내용은 상술한 실시예에서 설명한 내용이 해당한다.
도 8은 상술한 실시예의 제 4 변형예를 나타내는 도면이다. 도 8에 나타내는 예에서는, 반도체 기판(210)을, 제 2 면(238)에서, 돌출부(42)의 주변 영역(그 상세한 것은 상술한 바와 같음)이 그 이외의 영역으로부터 쌓아올려지도록 형성한다. 제 2 면(238)의 형상은, 제 2 면(238)을 에칭할 때에, 돌출부(42)의 주변 영역에서 에칭 속도가 시간이 늦어지는 것에 의해서 형성되더라도 된다. 제 2 면(238)에는 절연층(250)을 형성한다. 절연층(250)은 제 2 면(238)의 전면에 형성하더라도 된다. 절연층(250)은, 돌출부(42)의 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성한다. 절연층(250)의 표면 형상은 제 2 면(238)의 표면 형상에 대응하고 있더라도 된다. 절연층(250)에는, 도 4에 나타내는 절연층(50) 또는 도 5에 나타내는 절연층(60)의 내용을 적용하더라도 된다. 이 예에 따르면, 절연층(250)의, 돌출부(42)의 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 있기 때문에, 스택된상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다. 그 이외의 내용은 상술한 실시예에서 설명한 내용이 해당한다.
도 9는 상술한 실시예의 제 5 변형예를 나타내는 도면이다. 도 9에 나타내는 예에서는, 제 4 변형예에서 설명한 반도체 기판(210)을 사용한다. 제 2 면(238)에는 절연층(260)을 형성한다. 절연층(260)은 돌출부(42)의 주변 영역에(예컨대 주변 영역에만) 형성한다. 절연층(260)은 제 2 면(238)의 일부(주변 영역 이외의 영역)를 피하여 형성한다. 절연층(260)에는 도 6에 나타내는 절연층(150) 또는 도 7에 나타내는 절연층(160)의 내용을 적용하더라도 된다. 이 예에 따르면, 제 2 면(238)에서, 돌출부(42)의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되어 있기 때문에, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 쇼트를 방지할 수 있다. 또한, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 언더 필의 충전성을 향상시킬 수 있다.
그 이외의 내용은 상술한 실시예에서 설명한 내용이 해당한다.
도 10은 상술한 실시예의 제 6 변형예를 나타내는 도면이다. 상술한 실시예에서는, 전극(14)의 영역 내에 관통 전극(40)이 형성되어 있다. 이에 반하여, 도 10에 나타내는 예에서는, 전극(314)의 영역 밖에 관통 전극(340)이 형성되어 있다. 전극(314)과 관통 전극(340)은 배선(312)에 의해서 전기적으로 접속되어 있다. 그 이외의 구조는 상술한 실시예 또는 제 1∼5 변형예 중 어느 하나의 내용을 적용하더라도 된다.
계속해서, 도 4에 나타내는 본 실시예의 설명으로 되돌아가지만, 이하의 설명의 내용은 상술한 변형예의 내용과 치환할 수 있다. 에칭에 의해서 제 1 및 제 2 절연부(52, 54)를 형성하는 것이면, 돌출부(42)의 선단면을 덮도록 절연층(50)을 일단 형성하고, 그 후 이것을 에칭하더라도 된다. 그 경우, 에칭을 하기 전에 절연층(50)을 연삭 또는 연마하더라도 된다. 절연층(50)의 연삭 또는 연마를 연속하여, 혹은 이것과는 달리, 관통 전극(40)을 연삭 또는 연마하더라도 무방하다. 관통 전극(40)이 절연층(28)에 덮인 상태(도 3(b) 참조)에서 절연층(50)을 형성하고, 절연층(28)을 연삭 또는 연마하여 관통 전극(40)을 노출시키더라도 된다.
관통 전극(40)(상세하게는 돌출부(42))의 신생면(新生面)을 노출시키더라도 된다. 예컨대, 신생면(구성 재료만으로 이루어지는 면, 즉 산화막이나 퇴적한 유기물이 제거된 면)이 노출될 때까지, 돌출부(42)를 연삭 또는 연마하더라도 된다. 연삭에는 숫돌을 사용하더라도 된다. 예컨대, #100∼#4000 정도의 입도(粒度)의 숫돌을 사용할 수 있지만, #1000∼#4000 정도의 입도의 숫돌을 사용하면, 절연막(28)의 파손을 방지할 수 있다. 연마에는 연마포를 사용하더라도 된다. 연마포는 스웨이드 타입 또는 발포 우레탄 타입의 것이더라도, 부직포이더라도 무방하다. 연마에는 Na, NH4등의 알칼리 양이온 용액 중에 연마 입자로서 콜로이달실리카를 분산시킨 슬러리를 사용하더라도 된다. 연마 입자는 0.03㎛∼10㎛ 정도의 입자 직경을 갖고, 10wt% 정도의 비율로 분산하더라도 된다. 슬러리는 킬레이트제, 암모니아, 과산화 수소물 등의 첨가제를 포함하더라도 된다. 연마 압력은 5g/㎠∼1㎏/㎠ 정도이더라도 된다.
절연층(28)을 형성한 경우, 관통 전극(40)보다도 먼저 절연층(28)을 연마 또는 연삭한다. 절연층(28)의 연마 또는 연삭과, 관통 전극(40)의 연마 또는 연삭을 연속적으로 행하여도 된다. 절연층(28)의 적어도 오목부(22)의 저면(底面)에 형성된 부분을 제거한다. 그리고, 관통 전극(40)을 노출시켜, 그 신생면을 더 노출시키더라도 된다. 관통 전극(40)의 신생면을 노출시켜, 관통 전극(40)의 선단부의 외주면이 절연층(28)에 덮어져 있더라도 된다. 관통 전극(40)의 중심부(34)의 신생면을 노출시키지 않도록 외층부(32)(예컨대 배리어층)의 신생면을 노출시키더라도 되고, 외층부(32) 및 중심부(34)의 신생면을 노출시키더라도 된다. 관통 전극(40)의 신생면을 노출시키면, 전기적으로 접속할 때의 특성이 우수한 관통 전극을 형성할 수 있다. 또, 관통 전극(40)은, 신생면이 산화하기 전(예컨대, 신생면이 노출된 직후 또는 그 후 가능한 한 빨리(예컨대 24 시간 이내))에 전기적으로 접속하더라도 된다.
이상의 공정에 의해, 예컨대, 관통 전극(40) 및 절연층(50)을 갖는 반도체 웨이퍼(70)(도 11 참조)를 얻을 수 있다. 이 경우, 반도체 기판(10)에는, 복수의 집적 회로(12)가 형성되고, 각각의 집적 회로(12)에 대응하여 관통 전극(40)이 형성되어 있다. 그 상세한 구조는 상술한 제조 방법으로부터 도출할 수 있는 내용이다. 혹은, 관통 전극(40) 및 절연층(50)을 갖는 반도체 칩(80)(도 13 참조)을 얻을 수 있다. 이 경우, 반도체 기판(10)에는 하나의 집적 회로(12)가 형성되어 있다. 그 상세한 구조는 상술한 제조 방법으로부터 도출할 수 있는 내용이다.
반도체 웨이퍼(70)는 절단(예컨대 다이싱)하더라도 된다. 예컨대, 도 11에 도시하는 바와 같이, 관통 전극(40) 및 절연층(50)을 갖는 반도체 웨이퍼(70)를 절단(예컨대 다이싱)한다. 절단에는 커터(예컨대 다이서)(72) 또는 레이저(예컨대 CO2레이저, YAG 레이저 등)를 사용하더라도 된다. 이에 따라, 관통 전극(40) 및 절연층(50)을 갖는 반도체 칩(80)(도 13 참조)을 얻을 수 있다. 그 구조는 상술한 제조 방법으로부터 도출할 수 있는 내용이다.
반도체 장치의 제조 방법은 복수의 반도체 기판(10)을 스택하는 것을 포함하더라도 된다. 예컨대, 도 12에 도시하는 바와 같이, 관통 전극(40) 및 절연층(50)을 갖는 복수의 반도체 웨이퍼(70)를 스택하더라도 된다. 혹은, 도 13에 도시하는 바와 같이, 관통 전극(40) 및 절연층(50)을 갖는 복수의 반도체 칩(80)을 스택하더라도 된다. 또는, 관통 전극(40) 및 절연층(50)을 갖는 반도체 칩(80)과, 관통 전극(40) 및 절연층(50)을 갖는 복수의 반도체 웨이퍼(70)를 스택하더라도 된다.
스택된 복수의 반도체 기판(10) 중 상하의 반도체 기판(10)을 관통 전극(40)을 통해서 전기적으로 접속한다. 상세하게는, 상하의 관통 전극(40)끼리를 전기적으로 접속하더라도 된다. 전기적 접속에는, 핸더 접합 또는 금속 접합을 적용하더라도 되고, 이방성 도전 재료(이방성 도전막 또는 이방성 도전 페이스트 등)를 사용하더라도 되고, 절연성 접착제의 수축력을 이용한 압접(壓接)을 적용하더라도 되며, 이들의 조합이더라도 무방하다.
도 14는 본 발명의 실시예에 따른 반도체 장치(스택형 반도체 장치)를 나타내는 도면이다. 스택형 반도체 장치는 상술한 관통 전극(40)을 갖는 복수의 반도체 칩(80)을 포함한다. 복수의 반도체 칩(80)은 스택되어 있다. 상하의 관통 전극(40)끼리 혹은 관통 전극(40)과 전극(14)은 납재(82)에 의해서 접합되어 있더라도 무방하다. 관통 전극(42)의 돌출부(42)의 주변 영역에는 절연층(예컨대 도 7에 나타내는 절연층(160))이 형성되어 있다. 납재(82)는 절연층(160) 상에 실리게 되어 있지만, 반도체 칩(80)의 제 2 면(38)에는 접촉하지 않도록 되어 있다. 따라서, 납재(82) 등에 의한 쇼트가 방지된다. 또한, 절연층(160)이 상술한 형상이기 때문에, 상하의 반도체 칩(80) 사이에 충분한 갭을 형성할 수 있다. 이 갭에는 절연 재료(예컨대 접착제·수지·언더 필재)(84)를 마련할 수 있다. 충분한 갭이 확보되기 때문에, 절연 재료(84)의 충전을 하기 쉽다. 절연 재료(84)에 의해서, 관통 전극(40)의 접합 상태가 유지 또는 보강된다. 본 실시예에 따른 반도체 장치에는, 본 실시예 또는 그 변형예에 따른 반도체 장치의 제조 방법(도 1(a)∼도 13 참조)으로부터 도출할 수 있는 내용을 적용할 수 있다.
스택된 복수의 반도체 칩(80) 중 하나(예컨대 제 2 면(38)의 방향으로 가장 외측의 반도체 칩(80))에는, 관통 전극을 갖지 않는 반도체 칩(90)이 스택되어 있더라도 된다. 반도체 칩(90)의 내용은, 관통 전극을 갖지 않는 점을 제외하면, 반도체 칩(80)의 내용이 해당한다. 반도체 칩(80)의 관통 전극(40)은 반도체 칩(90)의 전극(94)에 접합하더라도 된다.
스택된 복수의 반도체 칩(80)은 배선 기판(100)에 실장되더라도 된다. 스택된 복수의 반도체 칩(80) 중 가장 외측의 반도체 칩(80)은 배선 기판(예컨대 인터포저)(100)에 실장하더라도 된다. 그 실장에는 페이스 다운 본딩을 적용하더라도 된다. 그 경우, 제 1 면(20)의 방향으로 가장 외측(예컨대 가장 하측)의 관통 전극(40)을 갖는 반도체 칩(80)이 배선 기판(100)에 실장된다. 예컨대, 관통 전극(40)의 제 1 면(20)으로부터의 돌출부 또는 전극(14)을 배선 패턴(102)에 전기적으로 접속(예컨대 접합)하더라도 된다. 반도체 칩(80)과 배선 기판(100) 사이에는 절연 재료(예컨대 접착제·수지·언더 필재)(84)를 마련하더라도 된다. 절연 재료(84)에 의해서, 관통 전극(40) 또는 전극(14)의 접합 상태가 유지 또는 보강된다.
혹은, 도시하지 않는 예로서, 스택된 복수의 반도체 칩(80)을 배선 기판(100)에 페이스 업 본딩하여도 된다. 그 경우, 관통 전극(40)의 제 2 면(38)으로부터의 돌출부(42)를 배선 패턴(102)에 전기적으로 접속(예컨대 접합)하더라도 된다. 배선 기판(100)에는, 배선 패턴(102)에 전기적으로 접속된 외부 단자(예컨대 핸더볼)(104)가 마련되어 있다. 혹은, 반도체 칩(80)에 응력 완화층을 형성하고, 그 위에 전극(14)으로부터 배선 패턴을 형성하며, 그 위에 외부 단자를 형성하더라도 된다. 그 외의 내용은 상술한 제조 방법으로부터 도출할 수 있다.
도 15에는 복수의 반도체 칩이 스택되어 이루어지는 반도체 장치(1)가 실장된 회로 기판(1000)이 나타내어져 있다. 복수의 반도체 칩은 상술한 관통 전극(40)에 의해서 전기적으로 접속되어 있다. 상술한 반도체 장치를 갖는 전자 기기로서, 도 16에는 노트형 퍼스널컴퓨터(2000)가 도시되고, 도 17에는 휴대 전화(3000)가 도시되어 있다.
본 발명은, 상술한 실시예에 한정되는 것이 아니라, 여러 가지 변형이 가능하다. 예컨대, 본 발명은, 실시예에서 설명한 구성과 실질적으로 동일한 구성(예컨대, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성이 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성과 동일한 작용 효과를 나타내는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
이상 설명한 바와 같이, 본 발명에 의하면, 스택된 상하의 반도체 칩의 갭을 충분히 확보하여 단자 주변부에 절연층을 형성함으로써 쇼트를 방지하는 것, 및 갭을 충분히 확보함으로써 언더 필의 충전성을 향상시키는 것이 가능한, 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법을 얻을 수 있다.

Claims (31)

  1. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과,
    상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 형성되어 이루어지는 절연층
    을 갖는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 절연층은 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 이루어지는 반도체 칩.
  3. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과,
    상기 제 2 면의 전면(全面)에 형성되어 이루어지는 절연층
    을 갖되,
    상기 절연층은 상기 돌출부의 주변 영역에 형성된 제 1 절연부와, 그 이외의 제 2 절연부를 포함하며,
    상기 제 2 절연부는 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 이루어지는
    반도체 칩.
  4. 제 3 항에 있어서,
    상기 제 1 절연부는 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 이루어지는 반도체 칩.
  5. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과,
    상기 제 2 면의 일부의 영역을 피하여, 상기 제 2 면의 상기 돌출부의 주변 영역에 형성되어 이루어지는 절연층
    을 갖되,
    상기 반도체 기판은, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되어 이루어지는
    반도체 칩.
  6. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 갖는 관통 전극과,
    상기 제 2 면의 전면에 형성되어 이루어지는 절연층
    을 갖되,
    상기 반도체 기판은, 상기 제 2 면에서, 상기 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되고,
    상기 절연층은, 상기 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 이루어지는
    반도체 칩.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 돌출부는 상기 절연층의 가장 두꺼운 부분을 초과하는 높이로 되도록 형성되어 이루어지는 반도체 칩.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 돌출부는 상기 절연층의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 이루어지는 반도체 칩.
  9. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과,
    상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 각각 형성되어 이루어지는 복수의 절연층
    을 갖는 반도체 웨이퍼.
  10. 제 9 항에 있어서,
    상기 복수의 절연층는 각각 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 이루어지는 반도체 웨이퍼.
  11. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과,
    상기 제 2 면의 전면에 형성되어 이루어지는 절연층
    을 갖되,
    상기 절연층은 상기 돌출부의 주변 영역에 각각 형성된 복수의 제 1 절연부와, 그 이외의 제 2 절연부를 포함하며,
    상기 제 2 절연부는 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇게 형성되어 이루어지는
    반도체 웨이퍼.
  12. 제 11 항에 있어서,
    상기 제 1 절연부는 각각 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성되어 이루어지는 반도체 웨이퍼.
  13. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의 돌출부를 각각 갖는 복수의 관통 전극과,
    상기 제 2 면의 일부의 영역을 피하여, 상기 돌출부의 주변 영역에 각각 형성되어 이루어지는 복수의 절연층
    을 갖되,
    상기 반도체 기판은, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되어 이루어지는
    반도체 웨이퍼.
  14. 반도체 기판과,
    상기 반도체 기판에 적어도 일부가 내장되어 이루어지는 복수의 집적 회로와,
    상기 반도체 기판의 제 1 및 제 2 면을 관통하고, 상기 제 2 면으로부터의돌출부를 각각 갖는 복수의 관통 전극과,
    상기 제 2 면의 전면에 형성되어 이루어지는 절연층
    을 갖되,
    상기 반도체 기판은, 상기 제 2 면에서, 상기 돌출부의 주변 영역이 그 이외의 영역으로부터 쌓아올려져 형성되고,
    상기 절연층은 상기 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성되어 이루어지는
    반도체 웨이퍼.
  15. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    각각의 상기 돌출부는 상기 절연층의 가장 두꺼운 부분을 초과하는 높이로 되도록 형성되어 이루어지는 반도체 웨이퍼.
  16. 제 9 항 내지 제 14 항 중 어느 한 항에 있어서,
    각각의 상기 돌출부는 상기 절연층의 가장 두꺼운 부분과 동일한 높이로 되도록 형성되어 이루어지는 반도체 웨이퍼.
  17. 스택되어 이루어지는 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 복수의 반도체 칩을 갖고,
    상기 복수의 반도체 칩 중 상하의 반도체 칩이 상기 관통 전극에 의해서 전기적으로 접속되어 이루어지는
    반도체 장치.
  18. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 반도체 칩이 실장되어 이루어지는 회로 기판.
  19. 청구항 17에 기재된 반도체 장치가 실장되어 이루어지는 회로 기판.
  20. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 반도체 칩을 갖는 전자 기기.
  21. 청구항 17에 기재된 반도체 장치를 갖는 전자 기기.
  22. (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 공정과
    (b) 상기 제 2 면의 일부를 피하여, 상기 돌출부의 주변 영역에 절연층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 절연층을 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성하는 반도체 장치의 제조 방법.
  24. (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 공정과
    (b) 상기 제 2 면의 전면에, 절연층을, 상기 돌출부의 주변 영역에 형성된 제 1 절연부와 그 이외의 제 2 절연부를 포함하고, 또한, 상기 제 2 절연부가 상기 제 1 절연부의 가장 두꺼운 부분보다도 얇아지도록 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 절연부를 상기 돌출부로부터 떨어짐에 따라 얇아지도록 형성하는 반도체 장치의 제조 방법.
  26. (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 공정과
    (b) 상기 제 2 면의 일부를 피하여, 상기 돌출부의 주변 영역에 절연층을 형성하는 공정
    을 포함하되,
    상기 반도체 기판을, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려지도록 형성하는
    반도체 장치의 제조 방법.
  27. (a) 집적 회로의 적어도 일부가 형성된 반도체 기판에, 그 제 1 및 제 2 면을 관통하고 상기 제 2 면으로부터 돌출하는 돌출부를 갖는 관통 전극을 형성하는 공정과
    (b) 상기 제 2 면의 전면에 절연층을 형성하는 공정
    을 포함하되,
    상기 반도체 기판을, 상기 제 2 면에서, 상기 주변 영역이 그 이외의 영역으로부터 쌓아올려지도록 형성하고,
    상기 절연층을, 상기 주변 영역 상의 부분의 표면이 그 이외의 부분의 표면으로부터 쌓아올려지도록 형성하는
    반도체 장치의 제조 방법.
  28. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 절연층의 가장 두꺼운 부분을 상기 돌출부보다도 낮게 형성하는 반도체 장치의 제조 방법.
  29. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 절연층을 그 가장 두꺼운 부분이 상기 돌출부와 동일한 높이로 되도록 형성하는 반도체 장치의 제조 방법.
  30. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 반도체 기판에는, 복수의 상기 집적 회로가 형성되고, 각각의 상기 집적 회로에 대응하여 상기 관통 전극을 형성하며,
    상기 반도체 기판을 절단하는 공정을 더 포함하는
    반도체 장치의 제조 방법.
  31. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 (a)∼(b) 공정이 종료한 복수의 상기 반도체 기판을 스택하는 공정과,
    복수의 상기 반도체 기판 중 상하의 반도체 기판을 상기 관통 전극을 통해서 전기적으로 접속하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
KR1020040002575A 2003-01-15 2004-01-14 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기 KR100654502B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003007281A JP4072677B2 (ja) 2003-01-15 2003-01-15 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JPJP-P-2003-00007281 2003-01-15

Publications (2)

Publication Number Publication Date
KR20040066018A true KR20040066018A (ko) 2004-07-23
KR100654502B1 KR100654502B1 (ko) 2006-12-05

Family

ID=32897424

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040002575A KR100654502B1 (ko) 2003-01-15 2004-01-14 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기

Country Status (5)

Country Link
US (1) US7358602B2 (ko)
JP (1) JP4072677B2 (ko)
KR (1) KR100654502B1 (ko)
CN (1) CN100394601C (ko)
TW (1) TWI243468B (ko)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664825B1 (ko) * 2004-12-21 2007-01-04 세이코 엡슨 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
KR100665449B1 (ko) * 2004-12-24 2007-01-04 세이코 엡슨 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
KR100703012B1 (ko) * 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
US7491582B2 (en) 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1517166B1 (en) 2003-09-15 2015-10-21 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
JP2006066412A (ja) * 2004-08-24 2006-03-09 Mitsubishi Electric Corp 半導体装置および半導体装置製造方法
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
CN100456474C (zh) * 2005-06-24 2009-01-28 精工爱普生株式会社 半导体装置、半导体装置的制造方法及电子设备
JP4847072B2 (ja) * 2005-08-26 2011-12-28 本田技研工業株式会社 半導体集積回路装置およびその製造方法
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP4768491B2 (ja) * 2006-03-30 2011-09-07 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
EP1962344B1 (en) * 2007-02-25 2012-03-28 Samsung Electronics Co., Ltd Electronic device packages and methods of formation
KR100843240B1 (ko) * 2007-03-23 2008-07-03 삼성전자주식회사 웨이퍼 레벨 스택을 위한 반도체 소자 및 웨이퍼 레벨스택을 위한 반도체 소자의 관통전극 형성방법
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
KR101387701B1 (ko) * 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
JP5346510B2 (ja) * 2007-08-24 2013-11-20 本田技研工業株式会社 貫通配線構造
KR100963618B1 (ko) 2007-11-30 2010-06-15 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
JP4939452B2 (ja) * 2008-02-07 2012-05-23 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20090212381A1 (en) * 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US20100053407A1 (en) * 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US7745920B2 (en) 2008-06-10 2010-06-29 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
IT1391239B1 (it) 2008-08-08 2011-12-01 Milano Politecnico Metodo per la formazione di bump in substrati con through via
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
KR101002680B1 (ko) * 2008-10-21 2010-12-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
US8513119B2 (en) 2008-12-10 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bump structure having tapered sidewalls for stacked dies
US20100171197A1 (en) * 2009-01-05 2010-07-08 Hung-Pin Chang Isolation Structure for Stacked Dies
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
US8791549B2 (en) 2009-09-22 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside interconnect structure connected to TSVs
US8399987B2 (en) 2009-12-04 2013-03-19 Samsung Electronics Co., Ltd. Microelectronic devices including conductive vias, conductive caps and variable thickness insulating layers
US8466059B2 (en) 2010-03-30 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for stacked dies
US8896136B2 (en) 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
KR101688006B1 (ko) * 2010-11-26 2016-12-20 삼성전자주식회사 반도체 장치
KR101215648B1 (ko) * 2011-02-11 2012-12-26 에스케이하이닉스 주식회사 반도체 칩 및 그 제조방법
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
US8900994B2 (en) 2011-06-09 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for producing a protective structure
US8742591B2 (en) 2011-12-21 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming insulating layer in notches around conductive TSV for stress relief
KR101867961B1 (ko) 2012-02-13 2018-06-15 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101896517B1 (ko) 2012-02-13 2018-09-07 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101344978B1 (ko) 2012-05-31 2013-12-24 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 관통 전극 노출 방법 및 그 구조
US8952542B2 (en) * 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US20140199833A1 (en) * 2013-01-11 2014-07-17 Applied Materials, Inc. Methods for performing a via reveal etching process for forming through-silicon vias in a substrate
US8987914B2 (en) 2013-02-07 2015-03-24 Macronix International Co., Ltd. Conductor structure and method
US8993429B2 (en) 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9117526B2 (en) 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US8970040B1 (en) 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
US9070447B2 (en) 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
US9343322B2 (en) 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US10163705B2 (en) 2014-04-28 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Profile of through via protrusion in 3DIC interconnect
US9196628B1 (en) 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
US9721964B2 (en) 2014-06-05 2017-08-01 Macronix International Co., Ltd. Low dielectric constant insulating material in 3D memory
TWI556385B (zh) * 2014-08-07 2016-11-01 財團法人工業技術研究院 半導體元件、製作方法及其堆疊結構
US9373564B2 (en) 2014-08-07 2016-06-21 Industrial Technology Research Institute Semiconductor device, manufacturing method and stacking structure thereof
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
US10418311B2 (en) * 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100201045B1 (ko) 1996-02-05 1999-06-15 포만 제프리 엘 전기적 접속을 위한 도전성 복합물 및 이를 이용한 방법
JPH09312295A (ja) 1996-03-21 1997-12-02 Matsushita Electric Ind Co Ltd バンプ形成体及びバンプの形成方法
JP2861965B2 (ja) 1996-09-20 1999-02-24 日本電気株式会社 突起電極の形成方法
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
TW523838B (en) 1998-12-16 2003-03-11 Seiko Epson Corp Semiconductor device, electrical circuit board, electronic machine and their manufacturing method, and semiconductor chip manufacturing method
JP3792954B2 (ja) 1999-08-10 2006-07-05 株式会社東芝 半導体装置の製造方法
KR100345075B1 (ko) 1999-12-16 2002-07-20 주식회사 하이닉스반도체 칩 사이즈 패키지
JP3736607B2 (ja) 2000-01-21 2006-01-18 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4479050B2 (ja) * 2000-04-20 2010-06-09 パナソニック株式会社 固体電解コンデンサ
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6734463B2 (en) * 2001-05-23 2004-05-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a window
JP4703061B2 (ja) * 2001-08-30 2011-06-15 富士通株式会社 薄膜回路基板の製造方法およびビア形成基板の形成方法
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3908146B2 (ja) * 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
JP4213478B2 (ja) * 2003-01-14 2009-01-21 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004221348A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7491582B2 (en) 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
KR100664825B1 (ko) * 2004-12-21 2007-01-04 세이코 엡슨 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
KR100665449B1 (ko) * 2004-12-24 2007-01-04 세이코 엡슨 가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기
KR100703012B1 (ko) * 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
US9070678B2 (en) 2006-11-22 2015-06-30 Tessera, Inc. Packaged semiconductor chips with array
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8405196B2 (en) 2007-03-05 2013-03-26 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8735205B2 (en) 2007-03-05 2014-05-27 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US9847277B2 (en) 2010-09-17 2017-12-19 Tessera, Inc. Staged via formation from both sides of chip
US9362203B2 (en) 2010-09-17 2016-06-07 Tessera, Inc. Staged via formation from both sides of chip
US8809190B2 (en) 2010-09-17 2014-08-19 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US10354942B2 (en) 2010-09-17 2019-07-16 Tessera, Inc. Staged via formation from both sides of chip
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US9620437B2 (en) 2010-12-02 2017-04-11 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9368476B2 (en) 2010-12-02 2016-06-14 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers
US8796828B2 (en) 2010-12-08 2014-08-05 Tessera, Inc. Compliant interconnects in wafers

Also Published As

Publication number Publication date
TW200425464A (en) 2004-11-16
JP4072677B2 (ja) 2008-04-09
US7358602B2 (en) 2008-04-15
US20040188822A1 (en) 2004-09-30
KR100654502B1 (ko) 2006-12-05
CN100394601C (zh) 2008-06-11
CN1518105A (zh) 2004-08-04
TWI243468B (en) 2005-11-11
JP2004221349A (ja) 2004-08-05

Similar Documents

Publication Publication Date Title
KR100654502B1 (ko) 반도체 칩, 반도체 웨이퍼, 반도체 장치 및 그 제조 방법,회로 기판, 및 전자 기기
US7138710B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3646720B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20040192033A1 (en) Semiconductor device, method of manufacturing the same, circuit board, and electronic instrument
JP3918935B2 (ja) 半導体装置の製造方法
KR100512817B1 (ko) 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기
KR100552987B1 (ko) 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기
JP4155154B2 (ja) 半導体装置、回路基板、及び電子機器
US7557037B2 (en) Method of manufacturing semiconductor chip
JP4009846B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4324768B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3698160B2 (ja) 半導体装置の製造方法
JP2004221350A (ja) 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004221351A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 14