KR100552987B1 - 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기 - Google Patents

반도체 장치와 그 제조방법, 회로 기판 및 전자 기기 Download PDF

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Abstract

반도체 기판(10)의 제1면(20)에 오목부(22)를 형성한다. 오목부(22)의 저면 및 내벽면에 절연층(28)을 설치한다. 절연층(28)의 내측에 도전부(30)를 설치한다. 반도체 기판(10)에 대한 에칭량이 절연층(28)에 대한 에칭량보다도 많아지는 성질을 갖는 제1에천트로, 반도체 기판(10)의 제2면(38)을 에칭하고, 절연층(28)으로 덮인 상태로 도전부(30)를 돌출시킨다. 도전부(30)에 잔류물을 형성하지 않고 적어도 절연층(28)을 에칭하는 성질을 갖는 제2에천트로, 절연층(28) 중 적어도 오목부(22)의 저면에 형성된 부분을 에칭하여 도전부(30)를 노출시킨다.

Description

반도체 장치와 그 제조방법, 회로 기판 및 전자 기기{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, CIRCUIT BOARD, AND ELECTRIC APPARATUS}
본 발명은 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기에 관한 것이다.
3차원적 실장 형태의 반도체 장치가 개발되고 있다. 또한, 3차원적 실장을 가능하게 하기 위해서, 반도체 칩에 관통 전극을 형성하는 것이 알려져 있다. 관통 전극은 반도체 칩으로부터 도출하도록 형성한다. 종래의 알려져 있던 관통 전극의 형성 방법에서는, 관통 전극 주위의 Si로 이루어지는 부분을 에칭하는 것으로서 관통 전극을 돌출시켰었다. 이 경우, 관통 전극의 돌출 부분이 에칭 가스에 의해 오염되지 않도록 하는 것은 어려운 일이었다.
본 발명은 종래의 문제점을 해결하는 것으로서, 그 목적은 고품질의 관통 전극을 형성하는 것에 있다.
(1)본 발명에 관한 반도체 장치의 제조 방법은, (a)집적 회로가 형성된 반도체 기판의 제1면에 오목부를 형성하고,
(b)상기 오목부의 저면 및 내면벽에 절연층를 설치하고,
(c)상기 절연층의 내측에 도전부를 설치하며,
(d)상기 반도체 기판에 대한 에칭량이 상기 절연층에 대한 에칭량보다 많아지는 성질을 갖는 제1에천트로, 상기 반도체 기판의 상기 제1면과는 반대측의 제2면을 에칭하고, 상기 절연층으로 덮인 상태에서 상기 도전부를 돌출시켜,
(e)상기 도전부에 잔류물을 형성하지 않고 적어도 상기 절연층을 에칭하는 성질을 갖는 제2에천트로, 상기 절연층 중의 적어도 상기 오목부의 상기 저면에 형성된 부분을 에칭하여 상기 도전부를 노출시키는 것을 포함한다. 본 발명에 의하면, (d)공정에서 도전부를 돌출시켜, (e)공정에서 도전부를 노출시킨다. 이렇게 해서, 도전부에 의해, 반도체 기판으로부터 돌출한 관통 전극을 형성할 수 있다. 또한, (e)공정에서 도전부를 절연층으로부터 노출시킬 때, 도전부에 잔류물을 남기지 않으므로, 고품질의 관통 전극을 형성할 수 있다.
(2)이 반도체 장치의 제조 방법에서
상기 제1에천트는 SF6 또는 CF4 또는 Cl2가스여도 된다.
(3)이 반도체 장치의 제조 방법에서
상기 (d)공정을 드라이 에칭 장치를 사용하여 실행해도 된다.
(4)이 반도체 장치의 제조 방법에서
상기 제1에천트는 플루오르화 수소산 및 질산의 혼합액 또는 플루오르화 수소산, 질산 및 초산의 혼합액이어도 된다.
(5)이 반도체 장치의 제조 방법에서
상기 제2에천트는 Ar, CF4의 혼합 가스 또는 O2, CF4의 혼합 가스이어도 된다.
(6)이 반도체 장치의 제조 방법에서
상기 (e)공정을, 드라이 에칭 장치를 사용하여 실행하여도 된다.
(7)이 반도체 장치의 제조 방법에서
상기 제2에천트는 플루오르화 수소산액 또는 플루오르화 수소산과 플루오르화 암모늄의 혼합액이어도 된다.
(8)이 반도체 장치의 제조 방법에서
상기 절연층을 SiO2 또는 SiN으로 형성하여도 된다.
(9)이 반도체 장치의 제조 방법에서
상기 (e)공정에서, 상기 도전부의 외층부도 에칭하여도 된다.
(10)이 반도체 장치의 제조 방법에서
상기 도전부의 상기 외층부를 중심부와는 다른 재료로 형성하여도 된다.
(11)이 반도체 장치의 제조 방법에서
상기 도전부의 상기 중심부를 Cu, W, 폴리 실리콘 중 어느 것으로 형성하여도 된다.
(12)이 반도체 장치의 제조 방법에서
상기 도전부의 상기 외층부 중 적어도 일부를 TiW, TiN 또는 TaN으로 형성하여도 된다.
(13)이 반도체 장치의 제조 방법에서
상기 (d)공정 전에, 상기 반도체 기판의 상기 제2면을 상기 절연층의 바로 전까지 연마하는 것을 더 포함하여도 된다.
(14)이 반도체 장치의 제조 방법에서
상기 (e)공정의 에칭은 상기 (d)공정의 에칭보다 상기 반도체 기판에 대한 에칭 속도가 느려도 된다.
(15)이 반도체 장치의 제조 방법에서
상기 반도체 기판은 반도체 웨이퍼이고, 다수의 상기 집적 회로가 형성되어, 각각의 상기 집적 회로에 대응하여 상기 오목부를 형성하며,
상기 반도체 기판을 절단하는 것을 더 포함하여도 된다.
(16)이 반도체 장치의 제조 방법에서
상기 반도체 기판을 절단하는 공정은
상기 제1면에 상기 반도체 기판의 절단 라인에 따라 홈을 형성하는 것 및 상기 홈이 슬릿이 되도록, 상기 제2면으로부터 상기 홈의 바닥부를 제거하는 것을 포함하여도 된다.
(17)이 반도체 장치의 제조 방법에서
상기 홈을 절삭에 의해서 형성하여도 된다.
(18)이 반도체 장치의 제조 방법에서
상기 홈을 에칭에 의해서 형성하여도 된다.
(19)이 반도체 장치의 제조 방법에서
상기 (a)공정에서, 상기 홈을 상기 오목부와 같은 프로세스로 형성하여도 된다.
(20)이 반도체 장치의 제조 방법에서
상기 홈을 상기 오목부보다 깊게 형성하고
상기 반도체 기판의 상기 제2면의 연마에 의해서, 상기 홈의 바닥부를 제거하여도 된다.
(21)이 반도체 장치의 제조 방법에서
상기 (b)공정에서, 상기 절연층을 상기 홈 내에도 설치하여도 된다.
(22)이 반도체 장치의 제조 방법에서
상기 (d)공정에서, 상기 홈의 바닥부에 형성된 상기 절연층을 상기 제2면으로부터 돌출시켜,
상기 (e)공정에서, 상기 제2에천트에 의해서, 상기 홈의 바닥부에 형성된 상기 절연층을 에칭하여 제거하여도 된다.
(23)이 반도체 장치의 제조 방법에서
상기 홈의 바닥부를 제거하는 공정을 상기 홈 내에 상기 반도체 기판의 재료가 노출한 상태로 실행하여도 된다.
(24)이 반도체 장치의 제조 방법에서
상기 (d)공정에서, 상기 제1에천트에 의해서 상기 반도체 기판의 일부로부터 구성되어 이루어지는 상기 홈의 바닥부를 에칭하여 제거하여도 된다.
(25)이 반도체 장치의 제조 방법에서
상기 반도체 기판을 절단하는 공정을 절단된 다수의 반도체 칩이 탈락하지 않도록, 상기 반도체 기판의 상기 제1면을 유지판에 부착하여 실행하여도 된다.
(26)이 반도체 장치의 제조 방법에서
상기 홈을, 상기 다수의 집적 회로를 갖는 다수의 반도체 칩을 구획하는 영역에만 형성하여도 된다.
(27)본 발명에 관한 반도체 장치의 제조 방법은 상기 방법에 의해 제조된 다수의 반도체 장치를 적층하고, 상기 도전부를 통하여 전기적 접속을 도모하는 것을 포함한다.
(28)본 발명에 관한 반도체 장치는 상기 방법에 의해서 제조되어 이루어진다.
(29)본 발명에 관한 회로 기판은 상기 반도체 장치가 실장되어 이루어진다.
(30)본 발명에 관한 전자 기기는 상기 반도체 장치를 갖는다.
도1A∼도1D는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도2A∼도2D는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도3A∼도3C는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도4는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도5는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도6은 본 발명의 제1실시형태에 관한 회로 기판을 도시하는 도면이다.
도7은 본 발명의 제1실시형태에 관한 전자 기기를 도시하는 도면이다.
도8은 본 발명의 제1실시형태에 관한 전자 기기를 도시하는 도면이다.
도9A∼도9C는 본 발명을 적용한 제2실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도10A∼도10B는 본 발명을 적용한 제3실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도11A∼도11B는 본 발명을 적용한 제4실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도12는 본 발명을 적용한 제5실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
도13은 본 발명을 적용한 제6실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
(제1실시형태)
도1A∼도3C는 본 발명을 적용한 제1실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시형태에서는, 반도체 기판(10)을 사용한다. 도1A에 도시하는 반도체 기판(10)은 반도체 웨이퍼이지만 반도체 칩이어도 된다. 반도체 기판(10)에는 적어도 1개의(반도체 웨이퍼에는 다수의, 반도체 칩에는 1개의) 집적 회로(예컨대 트랜지스터나 메모리를 갖는 회로)(12)가 형성되어 있다. 반도체 기판(10)에는 다수의 전극(예컨대 패드)(14)이 형성되어 있다. 각 전극(14)은 집적 회로(12)에 전기적으로 접속되어 있다. 각 전극(14)은 알루미늄으로 형성되어 있어도 된다. 전극(14)의 표면의 형상은 특별히 한정되어있지 않지만 구형(矩形)인 경우가 많다. 반도체 기판(10)이 반도체 웨이퍼인 경우, 다수의 반도체 칩으로 이루어지는 각 영역에 2개 이상(1그룹)의 전극(14)이 형성된다.
반도체 기판(10)에는 1층 또는 그 이상의 층의 패시베이션(passivation)막(16, 18)이 형성되어 있다. 패시베이션막(16, 18)은 예컨대, SiO2, SiN, 폴리이미드 수지 등으로 형성할 수 있다. 도1A에 나타내는 예에서는, 패시베이션막(16) 상에 전극(14)과, 집적 회로(12)와 전극(14)을 접속하는 배선(도시 생략)이 형성되어 있다. 또한, 다른 패시베이션막(18)이 전극(14)의 표면의 적어도 일부를 피해 형성되어 있다. 패시베이션막(18)은 전극(14)의 표면을 덮어 형성한 후, 그 일부를 에칭하여 전극(14)의 일부를 노출시켜도 된다. 에칭에는 드라이 에칭 및 웨트 에칭 중 어느 것을 적용하여도 된다. 패시베이션막(18)의 에칭 시에 전극(14)의 표면이 에칭되어도 된다.
본 실시형태에서는, 반도체 기판(10)의 그 제1면(20)에 오목부(22)(도1C 참조)를 형성한다. 제1면(20)은 전극(14)이 형성된 측의 면이다. 오목부(22)는 집적 회로(12)의 소자 및 배선을 피해 형성한다. 도1B에 도시하는 바와 같이, 전극(14)에 관통 구멍(24)을 형성해도 된다. 관통 구멍(24)의 형성에는 에칭(드라이 에칭 또는 웨트 에칭)을 적용해도 된다. 에칭은 리소그래피 공정에 의해서 패터닝 된 레지스트(도시 생략)를 형성한 후에 실행해도 된다. 전극(14) 밑에 패시베이션막(16)이 형성되어 있는 경우, 거기에도 관통 구멍(26)(도1C참조)을 형성한다. 전극(14)의 에칭이 패시베이션막(16)에서 멈추는 경우, 관통 구멍(26)의 형성에는 전극(14)의 에칭에 사용한 에천트를 다른 에천트로 바꿔도 된다. 그 경우, 다시, 리소그래피 공정에 의해서 패터닝 된 레지스트(도시 생략)를 형성하여도 된다.
도1C에 도시하는 바와 같이, 관통 구멍(24)(및 관통 구멍(26))과 연통되도록, 반도체 기판(10)에 오목부(22)를 형성한다. 관통 구멍(24)(및 관통 구멍(26))과 오목부(22)를 합쳐서, 오목부라고도 할 수 있다. 오목부(22)의 형성에도 에칭(드라이 에칭 또는 웨트 에칭)을 적용할 수 있다. 에칭은 리소그래피 공정에 의해서 패터닝 된 레지스트(도시 생략)를 형성한 후에 실행하여도 된다. 또는, 오목부(22)의 형성에, 레이저(예컨대 CO2레이저, YAG레이저 등)를 사용하여도 된다. 레이저는 관통 구멍(24, 26)의 형성에 적용하여도 된다. 한 종류의 에천트 또는 레이저에 의해서 오목부(22) 및 관통 구멍(24, 26)의 형성을 연속해서 실행하여도 된다.
도1D에 도시하는 바와 같이, 오목부(22)의 내측에 절연층(28)을 형성한다. 절연층(28)은 산화막이어도 된다. 예컨대, 반도체 기판(10)의 기재가 Si인 경우, 절연층(28)은 SiO2이어도 되고, SiN이어도 된다. 절연층(28)은 오목부(22)의 저면에 형성한다. 절연층(28)은 오목부(22)의 내벽면에 형성한다. 단, 절연층(28)은 오목부(22)를 매립하지 않도록 형성한다. 즉, 절연층(28)에 의해서 오목부를 형성한다. 절연층(28)은 패시베이션막(16)의 관통 구멍(26)의 내벽면에 형성하여도 된다. 절연층(28)은 패시베이션막(18) 상에 형성하여도 된다.
절연층(28)은 전극(14)의 관통 구멍(24)의 내벽면에 형성하여도 된다. 절연층(28)은 전극(14)의 일부(예컨대 그 상면)를 피해 형성한다. 전극(14)의 표면 전체를 덮어 절연층(28)을 형성하고, 그 일부를 에칭(드라이 에칭 또는 웨트 에칭)하여, 전극(14)의 일부를 노출시켜도 된다. 에칭은 리소그래피 공정에 의해서 패터닝 된 레지스트(도시 생략)를 형성한 후에 실행하여도 된다.
다음에, 절연층(28)의 내측에 도전부(30)(도2B참조)를 설치한다. 도전부(30)는 Cu 또는 W 등으로 형성하여도 된다. 도2A에 도시하는 바와 같이, 도전부(30)의 외층부(32)를 형성한 후에, 그 중심부(34)를 형성하여도 된다. 중심부(34)는 Cu, W, 도프드 폴리실리콘(예컨대 저온 폴리실리콘) 중의 어느 것으로 형성할 수 있다. 외층부(32)는 최소한 배리어층을 포함하여도 된다. 배리어층은 중심부(34) 또는 다음에 설명하는 시드층의 재료가 반도체 기판(10)(예컨대 Si)에 확산되는 것을 방지한다. 배리어층은 중심부(34)와는 다른 재료(예컨대 TiW, TiN, TaN)로 형성하여도 된다. 중심부(34)를 전해 도금으로 형성하는 경우, 외층부(32)는 시드층을 포함해도 된다. 시드층은 배리어층을 형성한 후에 형성한다. 시드층은 중심부(34)와 같은 재료(예컨대 Cu)로 형성한다. 또한, 도전부(30)(적어도 그 중심부(34))는 무전해 도금이나 잉크젯 방식에 의해서 형성하여도 된다.
도2B에 도시하는 바와 같이, 외층부(32)를 패시베이션막(18) 상에도 형성한 경우, 도2C에 도시하는 바와 같이 외층부(32)의 패시베이션막(18) 상의 부분을 에칭한다. 외층부(32)를 형성한 후, 중심부(34)를 형성하는 것으로서, 도전부(30)를 설치할 수 있다. 도전부(30)의 일부는 반도체 기판(10)의 오목부(22) 내에 위치한다. 오목부(22)의 내벽면과 도전부(30)와의 사이에는 절연층(28)이 개재하므로, 양자의 전기적인 접속이 차단된다. 도전부(30)는 전극(14)과 전기적으로 접속되어 있다. 예컨대, 전극(14)의 절연층(28)으로부터의 노출부에 도전부(30)가 접촉하고 있어도 된다. 도전부(30)의 일부는 패시베이션막(18) 상에 위치하고 있어도 된다. 도전부(30)는 전극(14)의 영역 내에만 설치하여도 된다. 도전부(30)는 적어도 오목부(22)의 상방으로 돌출하고 있어도 된다. 예컨대, 도전부(30)는 패시베이션막(18)보다 돌출되어도 된다.
또한, 변형예로서, 외층부(32)를 패시베이션막(18) 상에 남긴 상태로, 중심부(34)를 형성하여도 된다. 그 경우, 중심부(34)와 연속한 층이 패시베이션막(18)의 윗쪽에도 형성되므로, 그 층은 에칭한다.
도2D에 도시하는 바와 같이, 도전부(30) 상에, 납재층(36)을 설치해도 된다. 납재층(36)은 예컨대 땜납으로 형성하고, 연납 및 경납 중의 하나로 형성하여도 된 다. 납재층(36)은 도전부(30) 이외의 영역을 레지스트로 덮어 형성하여도 된다. 이상의 공정으로부터, 도전부(30)에 의해 또는 이것에 납재층(36)을 가하여 범프를 형성할 수 있다.
본 실시형태에서는, 도3A에 도시하는 바와 같이, 반도체 기판(10)의 제2면(제1면(20)과는 반대측면)(38)을 예컨대, 기계 연마·연삭 및 화학 연마·연삭 중의 적어도 하나의 방법으로 절삭해도 된다. 이 공정은 오목부(22)에 형성된 절연층(28)이 노출하기 바로 전까지 실행한다. 또한 도3A에 도시하는 공정을 생략하여 다음의 도3B에 도시하는 공정을 실행해도 된다.
도3B에 도시하는 바와 같이, 반도체 기판(10)의 제2면(38)을 절연층(28)이 노출하도록 에칭한다. 또한, 도전부(30)(자세하게는 그 오목부(22)내의 부분)가 절연층(28)에 덮인 상태로 돌출하도록, 반도체 기판(10)의 제2면(38)을 에칭한다. 에칭은 반도체 기판(예컨대 Si를 기재로 한다.)(10)에 대한 에칭량이 절연층(예컨대 SiO2로 형성되어 있다.)(28)에 대한 에칭량보다도 많아지는 성질을 갖는 제1에천트로 실행한다. 제1에천트는 SF6 또는 CF4 또는 Cl2가스이어도 된다. 에칭은 드라이 에칭 장치를 사용하여 실행하여도 된다. 혹은, 제1에천트는 플루오르화 수소산 및 질산의 혼합액 또는 플루오르화 수소산, 질산 및 초산의 혼합액이어도 된다.
도3C에 도시하는 바와 같이, 절연층(28) 중 적어도 오목부(22)의 저면에 형성된 부분을 에칭한다. 그리고, 도전부(30)를 노출시킨다. 도전부(30)의 선단면이 노출하고, 도전부(30)의 선단부의 외주면이 절연층(28)에 덮여있어도 된다. 도전부(30)의 외층부(32)(예컨대 배리어층)도 에칭하여도 된다. 에칭은 도전부(30)에 잔류물을 형성하지 않고 적어도 절연층(28)을 에칭하는 성질을 갖는 제2에천트로 실행한다. 제2에천트는 도전부(30)의 재료(예컨대 Cu)와 반응하지 않는(또는 반응이 낮은) 것을 사용하여도 된다. 제2에천트는 Ar, CF4의 혼합 가스 또는 O2, CF4의 혼합 가스여도 된다. 에칭은 드라이 에칭 장치를 사용하여 실행하여도 된다. 혹은, 제2에천트는 플루오르화 수소산액 또는 플루오르화 수소산과 플루오르화 암모늄의 혼합액이어도 된다. 제2에천트에 의한 에칭은 제1에천트에 의한 에칭보다도 반도체 기판(10)에 대한 에칭 속도가 느려도 된다.
또한, 도3A∼도3C 중의 적어도 하나의 공정은 반도체 기판(10)의 제1면(20)측에, 예컨대 수지층이나 수지 테이프로 이루어지는 보강 부재를 설치하여 실행하여도 된다.
이상의 공정에 의해 반도체 기판(10)의 제2면(38)에서 도전부(30)를 돌출시킬 수 있다. 돌출한 도전부(30)는 돌기 전극이 된다. 도전부(30)는 제1 및 제2면(20, 38)의 관통 전극으로도 되어 있다. 본 실시형태에 의하면, 도전부(30)를 절연층(28)으로부터 노출시킬 때에, 도전부(30)에 잔류물을 남기지 않으므로 고품질의 관통 전극을 형성할 수 있다.
도4에 도시하는 바와 같이, 반도체 기판(10)이 반도체 웨이퍼인 경우, 각각의 집적 회로(12)(도1A 참조)에 대응하여 오목부(22)를 형성하고, 반도체 기판(10)을 절단(예컨대 다이싱)하여도 된다. 절단에는 커터(예컨대 다이서)(40) 또는 레 이저(예컨대 CO2레이저, YAG레이저 등)를 사용하여도 된다.
이상의 공정에 의해, 반도체 장치를 제조할 수 있다. 또한, 도5에 도시하는 바와 같이, 상술한 방법으로부터 제조된 다수의 반도체 장치를 적층하고 도전부(30)를 통하여 각각의 전기적 접속을 도모하여도 된다. 본 실시형태는 이러한 3차원 실장을 실행할 때 효과적이다. 도 5에 도시하는 반도체 장치는 다수의 반도체 기판(10)을 갖는다. 제1면(20)의 방향에서 가장 외측(도5에서는 가장 아래)에 위치하는 반도체 기판(10)은, 외부 단자(예컨대 땜납 볼)(42)를 갖는다. 외부 단자(42)는 수지층(예컨대 응력 완화층)(44) 상에 형성된 배선(46) 상에 설치되어 있다. 배선(46)은 제1면(20) 측에서 도전부(30)에 접속되어 있다.
도6에는 다수의 반도체 칩이 적층되어 이루어지는 반도체 장치(1)가 실장된 회로 기판(1000)이 도시되어 있다. 다수의 반도체 칩은 상술한 도전부(30)에 의해서 전기적으로 접속되어 있다. 상술한 반도체 장치를 갖는 전자 기기로서, 도7에는 노트형 개인용 컴퓨터(2000)가 도시되고, 도8에는 휴대 전화(3000)가 도시되어 있다.
(제2실시형태)
도9A∼도9C는 본 발명을 적용한 제2실시형태에 관한 반도체 장치의 제조 방 법을 설명하는 도면이다. 본 실시 형태에서는 반도체 기판(10)(상세하게는 그 제1면(20))에 홈(100)을 형성한다. 홈(100)은 반도체 기판(10)의 절단 라인에 따라 형성한다. 홈(100)은 절삭에 의해서 형성하여도 되고, 에칭에 의해서 형성하여도 된다. 홈(100)은 도1C에 도시하는 오목부(22)를 형성하는 공정에서, 오목부(22)와 같은 프로세스로(예컨대 동시에) 형성하여도 된다. 절연층(28)을 홈(100) 내에 설치하여도 된다. 홈(100)은 오목부(22)와 거의 같은 깊이여도 되고, 오목부(22)보다 깊어도 되며, 오목부(22)보다 얕아도 된다.
그 다음, 제1 실시형태에서 설명한 도3A∼도3C에 도시하는 공정을 실행한다. 도9A∼도9C는 각각, 도3A∼도3C에 도시하는 공정을 실행하였을 때의 홈(100) 부근의 구조를 도시하는 도면이다. 예컨대, 도3A에 도시하는 공정을 실행하여 반도체 기판(10)의 제2면(38)을 절연층(28)의 바로 전까지 연마한다(도9A 참조). 또한, 도3B에 도시하는 공정을 실행하여, 도9B에 도시하는 바와 같이, 홈(100)의 바닥부에 형성된 절연층(28)을 제2면(38)으로부터 돌출시킨다.
그리고, 도3C에 도시하는 공정을 실행하여, 도9C에 도시하는 바와 같이, 제2에천트에 의해서, 홈(100)의 바닥부에 형성된 절연층(28)을 에칭하여 제거한다. 이렇게 해서, 제2면에서 홈(100)의 바닥부가 제거되어, 홈(100)이 슬릿(102)이 된다. 즉, 반도체 기판(10)이 홈(100)에 따라 절단된다.
본 실시형태에 의하면, 간단하게 반도체 기판(10)의 절단이 가능하다. 또한, 반도체 기판(10)의 최종적인 절단은 제2에천트에 의해서 실행되므로, 치핑이 발생하기 힘들다. 또한, 본 실시형태에서는, 홈(100) 내에 절연층(28)을 형성하므로, 반도체 칩은 측면에 절연층(28)을 갖는다. 따라서, 이 반도체 칩은 에지 쇼트가 발생하기 힘들게 되어 있다. 그 밖의 내용은, 제1 실시형태에서 설명한 내용이 해당한다.
(제3실시형태)
도10A∼도10B는 본 발명을 적용한 제3실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시형태에서는, 도10A에 도시하는 바와 같이, 홈(100)의 바닥부를 제거하는 공정을 홈(100) 내에 반도체 기판(10)의 재료가 노출된 상태로 실행한다. 예컨대, 도1D에 도시하는 절연층(28)을 오목부(22) 내에 형성하는 공정을 실행한 후에 홈(100)을 형성하여도 되고, 절연층(28)이 부착하지 않도록 홈(100) 내에 레지스트 등을 설치해 놓아도 되며, 홈(100) 내로 들어간 절연층(28)을 제거하여도 된다. 그 이외의 내용은 제2실시형태에서 설명한 내용이 해당한다.
본 실시형태에서는 제1실시형태에서 설명한 도3B의 공정을 실행하여, 제1에천트에 의해서 반도체 기판(10)의 일부에서 구성되어 이루어지는 홈(100)의 바닥부를 에칭하여 제거한다. 이렇게 해서, 도10B에 도시하는 바와 같이, 제2면에서 홈(100)의 바닥부가 제거되고, 홈(100)이 슬릿(102)이 된다. 즉, 반도체 기판(10)이 홈(100)에 따라 절단된다. 그 밖의 내용은 제1 및 제2실시형태에서 설명한 내용이 해당된다.
(제4실시형태)
도11A∼도11B는 본 발명을 적용한 제4실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시형태에서는 도11A에 도시하는 바와 같이, 홈(110)을 오목부(22)보다도 깊게 형성한다. 오목부(22)보다도 깊은 홈(110)은 에칭의 성질(폭이 클수록 깊게 진행하는 성질)을 이용하여 용이하게 형성할 수 있다.
그리고, 도11B에 도시하는 바와 같이 반도체 기판(10)의 제2면(38)의 연마(도3A를 사용한 설명 참조)에 의해서, 홈(110)의 바닥부를 제거한다. 이렇게 해서, 제2면에서 홈(110)의 바닥부가 제거되고, 홈(110)이 슬릿(112)된다. 즉, 반도체 기판(10)이 홈(110)에 따라 절단된다. 그 밖의 내용은 제1, 제2 및 제3실시형태에서 설명한 내용이 해당한다. 또한, 본 실시형태에서는 홈(110) 내에 절연층(28)이 형성된 상태로 반도체 기판(10)을 절단하였지만, 반도체 기판(10)의 재료가 홈(110) 내에 노출된 상태로 반도체 기판(10)의 절단을 해도 된다.
(제5실시형태)
도12는 본 발명을 적용한 제5실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시형태의 내용은 제2 내지 제4 중 어느 실시형태에도 적용할 수 있다. 본 실시형태에서는 홈(120)을 다수의 집적 회로(12)(도1A 참조)를 갖는 다수의 반도체 칩을 구획하는 영역에만 형성한다. 이렇게 함으로써, 반도체 기판(10)의 불필요한 부분(예컨대 외주 단부)이 흩어지지 않고, 제품이 형성되는 반도체 칩의 파손을 방지할 수 있다.
(제6실시형태)
도13은 본 발명을 적용한 제6실시형태에 관한 반도체 장치의 제조 방법을 설명하는 도면이다. 본 실시형태에서는 반도체 기판(10)을 절단하는 공정을, 반도체 기판(10)의 제1면(20)을 유지판(130)에 부착하여 실행한다. 유지판(130)은 점착 테이프 또는 점착 시트이어도 된다. 이것에 의하면, 반도체 기판(10)을 절단하여도 다수의 반도체 칩이 탈락하지 않는다. 본 실시형태의 내용은 제1 내지 제5 중 의 어느 실시형태에도 적용 가능하다.
본 발명은 상술한 실시형태에 한정되는 것이 아니고 여러 가지의 변형이 가능하다. 예컨대, 본 발명은 실시형태에서 설명한 구성과 실질적으로 동일한 구성(예컨대, 기능, 방법 및 결과가 동일한 구성, 또는 목적 및 결과가 동일한 구성)을 포함한다. 그리고, 본 발명은 실시형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시형태에서 설명한 구성과 동일한 작용 효과를 이루는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.

Claims (33)

  1. (a) 집적 회로가 형성된 반도체 기판의 제1면에 오목부를 형성하는 단계,
    (b) 상기 오목부의 저면 및 내벽면에 절연층를 설치하는 단계,
    (c) 상기 절연층의 내측에 도전부를 설치하는 단계,
    (d) 상기 반도체 기판에 대한 에칭량이 상기 절연층에 대한 에칭량보다 많아지는 성질을 갖는 제1에천트로, 상기 반도체 기판의 상기 제1면과는 반대측의 제2면을 에칭하고, 상기 절연층으로 덮인 상태에서 상기 도전부를 돌출시키는 단계,
    (e) 상기 도전부에 잔류물을 형성하지 않고 적어도 상기 절연층을 에칭하는 성질을 갖는 제2에천트로, 상기 절연층 중의 적어도 상기 오목부의 상기 저면에 형성된 부분을 에칭하여 상기 도전부를 노출시키는 단계, 및
    상기 반도체 기판을 절단하는 단계를 포함하며,
    상기 반도체 기판을 절단하는 단계는,
    상기 제1면에 상기 반도체 기판의 절단 라인에 따라 홈을 형성하는 단계, 및 상기 홈이 슬릿이 되도록, 상기 제2면으로부터 상기 홈의 바닥부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1에천트는 SF6 또는 CF4 또는 Cl2가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 (d)단계를 드라이 에칭 장치를 사용하여 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1에천트는 플루오르화 수소산 및 질산의 혼합액 또는 플루오르화 수소산, 질산 및 초산의 혼합액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제2에천트는 Ar, CF4의 혼합 가스 또는 O2, CF4의 혼합 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 (e)단계를, 드라이 에칭 장치를 사용하여 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2에천트는 플루오르화 수소산액 또는 플루오르화 수소산과 플루오르화 암모늄의 혼합액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 절연층을 SiO2 또는 SiN으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 (e)단계에서, 상기 도전부의 외층부도 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 도전부의 상기 외층부를, 중심부와는 다른 재료로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 도전부의 상기 중심부를 Cu, W, 도프드 폴리실리콘 중의 어느 것으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 도전부의 상기 외층부 중 적어도 일부를 TiW, TiN 또는 TaN으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 (d)단계 전에, 상기 반도체 기판의 상기 제2면을 상기 절연층의 바로 전까지 연마하는 것을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 (e)단계의 에칭은, 상기 (d)단계의 에칭보다, 상기 반도체 기판에 대한 에칭 속도가 느린 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1항에 있어서,
    상기 반도체 기판은 반도체 웨이퍼이고, 다수의 상기 집적 회로가 형성되어, 각각의 상기 집적 회로에 대응하여 상기 오목부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 제1항에 있어서,
    상기 홈을 절삭에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제1항에 있어서,
    상기 홈을 에칭에 의해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제1항에 있어서,
    상기 (a)단계에서, 상기 홈을 상기 오목부와 같은 프로세스로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제1항에 있어서,
    상기 (d)단계 전에 상기 반도체 기판의 상기 제2면을 상기 절연층의 바로 전까지 연마하는 단계를 더 포함하고,
    상기 홈을 상기 오목부보다 깊게 형성하며,
    상기 반도체 기판의 상기 제2면의 연마에 의해 상기 홈의 바닥부를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 (b)단계에서 상기 절연층을 상기 홈 내에도 설치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 (d)단계에서 상기 홈의 바닥부에 형성된 상기 절연층을 상기 제2면으로부터 돌출시켜,
    상기 (e)단계에서 상기 제2에천트에 의해서, 상기 홈의 바닥부에 형성된 상기 절연층을 에칭하여 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제1항에 있어서,
    상기 홈의 바닥부를 제거하는 단계를, 상기 홈 내에 상기 반도체 기판의 재료가 노출한 상태로 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 (d)단계에서 상기 제1에천트에 의해서 상기 반도체 기판의 일부로부터 구성되어 이루어지는 상기 홈의 바닥부를 에칭하여 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제1항에 있어서,
    상기 반도체 기판을 절단하는 단계를, 절단된 다수의 반도체 칩이 탈락하지 않도록, 상기 반도체 기판의 상기 제1면을 유지판에 부착하여 실행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제1항에 있어서,
    상기 홈을, 다수의 상기 집적 회로를 갖는 다수의 반도체 칩을 구획하는 영역에만 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제1항 내지 제15항 또는 제17항 내지 제26항 중 어느 한 항에 있어서,
    상기 방법에 의해 제조된 다수의 반도체 장치를 적층하고, 상기 도전부를 통하여 전기적 접속을 도모하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제1항 내지 제15항 또는 제17항 내지 제26항 중 어느 한 항에 기재된 방법에 의해서 제조되어 이루어지는 것을 특징으로 하는 반도체 장치.
  29. 제27항에 기재된 방법에 의해 제조되어 이루어지는 것을 특징으로 하는 반도체 장치.
  30. 제28항에 기재된 반도체 장치가 실장되어 이루어지는 것을 특징으로 하는 회 로 기판.
  31. 제29항에 기재된 반도체 장치가 실장되어 이루어지는 것을 특징으로 하는 회로 기판.
  32. 제28항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자 기기.
  33. 제29항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전자 기기.
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