CN102263099B - 3d集成电路及其制造方法 - Google Patents

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Abstract

一种3D集成电路及其制造方法，该电路结构包括：半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，形成于所述半导体衬底的下表面。本发明适用于3D集成电路的制造。

Description

3D集成电路及其制造方法
技术领域
本发明涉及集成电路制造领域，尤其涉及一种具有扩散俘获层的集成电路及其制造方法。
背景技术
在集成电路的制造过程中，来自硅通孔(through-Si-via，TSV)、互连结构或半导体器件金属电极等结构的金属离子，诸如Cu、Fe、Na等离子很容易扩散到晶体管结构和互连结构中，从而导致集成电路的性能下降，甚至出现故障。
可以使用直接将离子注入集成电路结构中的方法来俘获金属离子，然而注入的离子有可能进入目标区域以外的区域，特别是有可能对集成电路中的介质层和硅通孔等造成缺陷和损害。
发明内容
为了解决上述问题，根据本发明的一个方面，提供了一种3D集成电路结构，包括：半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，形成于所述半导体衬底的下表面。
优选地，所述扩散俘获区中包括Ar、Xe、Ge或P中任一种或多种，或者是其他能够俘获金属离子的离子；这些离子的注入深度为10-1000nm；这些例子离子的注入剂量为1013-1016/cm2。
所述扩散俘获区可以为金属离子俘获区，主要俘获半导体结构中的Cu、Fe、Na等金属离子。
对于本发明的实施例，离子俘获区通过自对准硅通孔的外侧形成。
根据本发明的另一个方面，提供了一种具有扩散俘获层的集成电路的制造方法，包括：提供半导体衬底，所述半导体衬底的上表面包括半导体器件；在所述半导体衬底上形成硅通孔，所述硅通孔包括覆盖硅通孔底部和侧壁的衬层以及所述衬层内填充的导电材料；形成连接所述半导体器件与所述硅通孔之间的互连结构；选择性刻蚀所述半导体衬底的下表面，并停止于所述硅通孔的衬层上；在所述下表面上形成扩散俘获区；以及去除所述硅通孔高出所述下表面的部分。
优选地为了保护扩散俘获层的表面，在形成扩散俘获区之后，还包括在所述下表面上淀积保护层，并在去除所述硅通孔高出所述下表面部分的同时选择性去除该保护层。
优选地，形成扩散俘获区的方法可以包括对下表面进行离子注入，注入的离子包括Ar、Xe、Ge或P中任一种或多种；注入深度控制为10-1000nm；注入剂量为1013-1016/cm2。
为了得到最佳的厚度，在选择性刻蚀所述下表面之前，还可以包括：将该半导体衬底的下表面研磨打薄。
对于在绝缘体上硅(SOI)、体硅(bulk Si)或其它半导体衬底上制造的半导体器件，使用本发明实施例提供的自对准技术制造用于阻止金属离子扩散的扩散俘获层，避免了离子注入对介质层和硅通孔的损害。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和有点将更为清楚，在附图中：
图1-10示出了根据本发明实施例制造3D集成电路流程中各个步骤对应的集成电路结构剖面图。
具体实施方式
下文的公开提供了许多不同的实施例或例子以实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
图1-10详细示出了根据本发明实施例制造流程中各步骤中的集成电路结构的剖面图。以下将参照这些附图对根据本发明实施例的各个步骤以及由此得到的3D集成电路予以详细说明。
首先，如图1所示，提供一个已经完成了部分工艺的半导体晶片100，上述部分工艺包括完成半导体器件及相应的后道互连工艺。该半导体晶片100包括：半导体衬底110(例如Si衬底)，半导体衬底110的上表面上包括半导体器件125以及该半导体器件125相应的后道互连(Back End Of Line，BEOL)结构130，其中该半导体器件125可以为MOSFET晶体管。图中虽未明示出后道互连结构130与半导体器件125之间的连接关系，但我们需要知道它们之间已经完成了必要的连接。图1中，层120为将器件之间电隔离的层间介质层，该层间介质层120将后道互连结构130之间相互进行绝缘。
为了方便起见，在这里将图1所示的上表面称为半导体晶片100的上表面，图1中的下表面称为半导体晶片100的下表面或底部，下表面在研磨打薄处理之后仍称为下表面，硅通孔靠近下表面的部分称之为硅通孔的底部。在后面的工艺中无论是否将半导体晶片100进行翻转，都采用这个称呼。
上述半导体晶片100的具体形成过程可以参考普通半导体制造技术，这里不加详述。
如图2所示，在半导体结构100上形成硅通孔。
形成硅通孔的步骤如下：首先，如图2所示，贯穿半导体衬底110的一部分和层间介质层120形成过孔270，过孔可以通过干法刻蚀、例如反应离子蚀刻等方法形成。然后在过孔270的侧壁和底部上形成绝缘层240，绝缘层240的材料可以是例如氧化物或氮化物等绝缘材料。接着，在绝缘层240的底部和侧壁淀积衬层250，衬层250的材料可以选自Ru、Ta、TaN、Ti、TiN、TaSiN、TiSiN、TiW以及WN中任一种或其组合，或者是其它材料。最后在过孔270中淀积导电材料260，例如Cu、Al或W中任一种或其组合，也可以是导电聚合物或金属硅化物等，从而形成用于3D集成电路晶片互连的硅通孔。在本发明的实施例中，导电材料260为金属材料，然后对淀积到过孔270中的绝缘层、衬层、金属材料进行平整化，例如采用化学机械抛光CMP处理，从而形成硅通孔。关于硅通孔的形成可以是现有任意合适的工艺方法，这里不再赘述。
图3示出了连接半导体器件125与硅通孔的互连结构的结构示意图。其中互连结构包括形成在硅通孔上方并与硅通孔连通的过孔280、形成在半导体器件125对应的后道互连结构130上方的过孔230、以及连接过孔280和过孔230的金属互连线300。这样通过上述互连结构可以将半导体器件125以及硅通孔连接起来。上述的互连结构同样被包围在层间介质层之间，这些工艺为本领域普通技术人员熟悉的常规工艺。从而，通过进一步将该半导体晶片的互连结构与其他半导体晶片的对应的互连结构进行多晶片连接，则可以实现3D集成电路结构。
下面参考图4-8描述根据本发明的实施例在图3所示的半导体晶片的基础上制造扩散俘获层的方法。
为了将图3所示的半导体晶片与其他晶片连接形成3D集成电路，或者为形成的3D集成电路供电或进行外部信号的输入/输出(I/O)，需要将对应的晶片底部打薄，从而暴露出硅通孔中的金属材料以进行相应的电连接。
如图4所示，将半导体晶片100翻转，并对半导体衬底的下表面(底部)进行研磨打薄，直到暴露出绝缘层240的底部表面为止。
然后，如图5所示，对半导体衬底的下表面进行选择性蚀刻，例如采用反应离子刻蚀RIE。刻蚀停止于硅通孔的绝缘层240，从图5中可以看出，刻蚀的结果是硅通孔的高度大于半导体衬底的下表面。
以下将描述本发明的实施例采用自对准的方式形成扩散俘获区。
接下来，如图6所示，对半导体衬底的下表面执行离子注入，注入的离子可以包括Ar、Xe、Ge或P中的任一种或多种，或者是能够俘获金属离子的其他离子，注入深度优选为10-1000nm，注入剂量优选为1013-1016/cm2，从而形成了扩散俘获层600。这一层扩散俘获层600能够将从硅通孔、互连结构或其他结构中扩散出的金属离子很好的吸收，从而避免这些离子扩散到集成电路的其它部分，对器件的性能造成不利影响甚至是故障。从图6中可以看出，注入的离子破坏了露出的硅通孔的底部，因而这一部分将要去除。
然后，如图7所示，在半导体衬底110的下表面上淀积保护层700，这个保护层可以是氧化物层或氮化物层等，优选该保护层700的上表面与绝缘层240的底面平齐。
接着，如图8所示，通过化学机械抛光CMP对保护层700和硅通孔进行抛光，以去除硅通孔暴露于半导体衬底110之外的部分。通过该操作，去除了硅通孔中被离子注入破坏的部分，并且降低了硅通孔的电阻，此外将被破坏的绝缘层去除，所以使得留下的绝缘层的可靠性更高。由此可见，本发明的实施例形成扩散俘获层采用的是自对准硅通孔外侧的方法，之后将被破坏的硅通孔底部去除，因此这样的方法简单易行，且对准效果好。
在形成的3D集成电路中，半导体衬底底部的硅通孔中的金属离子或整个3D结构中的其他部分的金属离子很容易扩散到半导体晶片中，通过本发明的扩散俘获层600，金属离子被阻挡而不能够进入到半导体衬底、半导体器件或其他结构中，这样就增加了3D集成电路的可靠性，减少损坏率。
至此，就得到了根据本发明另一实施例的一种3D集成电路。如图9所示，该集成电路结构包括：半导体衬底110；形成于半导体衬底110的上表面上的半导体器件125；贯穿所述半导体衬底110的硅通孔，所述硅通孔包括覆侧壁的绝缘层240以及绝缘层240内填充的导电材料260；将所述半导体器件125与所述硅通孔之间进行连接的互连结构300；以及形成于所述半导体衬底的下表面上的扩散俘获区600。
半导体器件125可以为MOSFET，半导体器件125上还形成有后道互连结构130，硅通孔与半导体器件125之间的互连需要通过该后道互连结构130。
优选地，硅通孔中具体可以包括过孔270，覆盖所述过孔270的底部和侧壁的绝缘层240，覆盖所述绝缘层240的侧壁形成的衬层250，形成于衬层250内的导电材料260。绝缘层240可以是氧化物或氮化物等；衬层250可以由包括选自Ru、Ta、TaN、Ti、TiN、TaSiN、TiSiN、TiW以及WN中任一种或其组合，或者是其它材料形成；导电材料可以是金属材料，例如Al、Cu或W等。
优选地，扩散俘获区600通过自对准硅通孔的外侧形成，扩散俘获区600中包括Ar、Xe、Ge或P等离子中任一种或多种的组合，离子注入深度为10-1000nm，离子注入剂量为1013-1016/cm2。
该扩散俘获区600能够将从硅通孔、互连结构或其他结构中扩散出的金属离子很好的吸收，从而避免这些离子扩散到集成电路的其它部分，对器件的性能造成不利影响甚至是故障。
如图10所示，显示了形成3D集成电路的半导体晶片100与另一半导体晶片100’的连接示意图。如图10所示，半导体晶片100被翻转，其上设置有过孔230’，过孔230’与半导体晶片100’上的半导体器件125’的后道互连结构130’连接。其中的半导体器件125’可以为MOSFET。半导体晶片100’上的半导体器件125’、后道互连结构130’与过孔800的构建与半导体晶片100的可以相同。
这样，半导体晶片100通过其硅通孔暴露的导电材料260与过孔230’连接，从而将半导体晶片100的硅通孔连接到半导体晶片100’上，即以底对顶的形式连接半导体晶片100和半导体晶片100’，实现3D集成电路的多晶片堆叠结构。尤其是在高温结合工艺中，该扩散俘获层600更有效地防止了金属离子向半导体器件125和125’的扩散。
在本发明的一个实施例中，半导体晶片100’也具有扩散俘获层，这样当半导体晶片100’的底部再与形成3D集成电路的其他晶片或外部电路结合时，通过其内布设的扩散俘获层，可以防止其对应的硅通孔或其他结构的金属离子扩散到MOSFET等晶体管结构中。
本领域技术人员可以理解，根据本发明的扩散俘获层制造方法可以应用于其他包含硅通孔的集成电路结构，而不仅局限于具体实施例所例示的结构。此外，本说明书中提到的工艺步骤均是示例性而非限制性的，这些工艺步骤可以由本领域中已知的其他等同步骤替代。
上面的描述仅用于说明本发明的实施方式，而并非要限制本发明的范围。本领域的技术人员应该理解，本发明的范围由所附权利要求限定。不脱离本发明的精神和原理的任何修改或局部替换，均应落入本发明的范围之内。

Claims (14)

1.一种3D集成电路结构，包括：
半导体衬底；
半导体器件，形成于所述半导体衬底的上表面；
硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；
互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及
扩散俘获区，围绕所述硅通孔形成于所述半导体衬底的下表面，用于俘获从硅通孔扩散出的离子。
2.根据权利要求1所述的结构，其中，所述扩散俘获区中包括Ar、Xe、Ge或P中任一种或多种。
3.根据权利要求1所述的结构，其中，所述扩散俘获区中注入深度为10-1000nm。
4.根据权利要求1所述的结构，其中，所述扩散俘获区中离子的注入剂量为1013-1016/cm2。
5.根据权利要求1所述的结构，其中所述扩散俘获区为金属离子俘获区。
6.根据权利要求1至4中任一项所述的结构，其中所述扩散俘获区自对准所述硅通孔的外围形成于所述半导体衬底的下表面。
7.一种制造3D集成电路的方法，包括：
提供半导体衬底，所述半导体衬底的上表面包括半导体器件；
在所述半导体衬底上形成硅通孔，所述硅通孔包括覆盖硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；
形成连接所述半导体器件与所述硅通孔之间的互连结构；
选择性刻蚀所述半导体衬底的下表面，并停止于所述硅通孔的绝缘层上；
在所述下表面上形成扩散俘获区，用于俘获从硅通孔扩散出的离子；
去除所述硅通孔高出所述下表面的部分。
8.根据权利要求7所述的方法，其中，在形成扩散俘获区之后，还包括在所述下表面上淀积保护层，并在去除所述硅通孔高出所述下表面的部分的同时选择性去除所述保护层。
9.根据权利要求7所述的方法，其中，在所述下表面上形成扩散俘获区具体为：
自对准所述硅通孔的外侧形成所述扩散俘获区。
10.根据权利要求7所述的方法，其中，形成扩散俘获区的方法包括对所述下表面进行离子注入，注入的离子包括Ar、Xe或P中任一种或多种的组合。
11.根据权利要求10所述的方法，其中，离子注入深度控制为10-1000nm。
12.根据权利要求10所述的方法，其中，离子注入剂量为1013-1016/cm2。
13.根据权利要求7所述的方法，在选择性刻蚀所述下表面之前，还包括：将所述半导体衬底的下表面研磨打薄。
14.根据权利要求7至13中任一项所述的方法，所述扩散俘获区为金属离子俘获区。
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