WO2011147061A1 - 3d集成电路及其制造方法 - Google Patents

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WO2011147061A1
WO2011147061A1 PCT/CN2010/001435 CN2010001435W WO2011147061A1 WO 2011147061 A1 WO2011147061 A1 WO 2011147061A1 CN 2010001435 W CN2010001435 W CN 2010001435W WO 2011147061 A1 WO2011147061 A1 WO 2011147061A1
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semiconductor substrate
diffusion
trapping region
integrated circuit
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PCT/CN2010/001435
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朱慧珑
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中国科学院微电子研究所
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Definitions

  • the present invention relates to the field of integrated circuit fabrication, and more particularly to an integrated circuit having a diffusion trapping layer and a method of fabricating the same. Background technique
  • metal ions from structures such as through-Si-via (TSV), interconnect structures, or metal electrodes of semiconductor devices, such as Cu, Fe, Na, etc., easily diffuse into the transistor structure and In the interconnect structure, the performance of the integrated circuit is degraded and even malfunctions.
  • TSV through-Si-via
  • semiconductor devices such as Cu, Fe, Na, etc.
  • Metal ions can be trapped by directly injecting ions into the integrated circuit structure, but the implanted ions may enter a region outside the target region, and in particular, may cause defects and damage to dielectric layers and through-silicon vias in the integrated circuit. . Summary of the invention
  • a 3D integrated circuit structure comprising: a semiconductor substrate; a semiconductor device formed on an upper surface of the semiconductor substrate; a through silicon via extending through the semiconductor liner a bottom, comprising an insulating layer covering the sidewall of the through silicon via and a conductive material filled in the insulating layer; an interconnect structure connecting the semiconductor device and the through silicon via; and a diffusion trapping region, Formed on a lower surface of the semiconductor substrate.
  • the diffusion trapping region includes any one or more of Ar, Xe, Ge or P, or other ions capable of trapping metal ions; the implantation depth of these ions is 10-1000 nm ; The dose is 10 13 - 10 16 /cm 2
  • the diffusion trapping region may be a metal ion trapping region, and mainly captures metal ions such as Cu, Fe, Na in the semiconductor structure.
  • the ion trapping region is formed by the outside of the self-aligned through silicon via.
  • a method of fabricating an integrated circuit having a diffusion trapping layer comprising: providing a semiconductor substrate, an upper surface of the semiconductor substrate including a semiconductor device; forming on the semiconductor substrate a through silicon via comprising a liner covering the bottom and sidewalls of the through silicon via and a conductive material filled in the liner; forming an interconnect structure connecting the semiconductor device and the through silicon via Selective etching Determining a lower surface of the semiconductor substrate and stopping on a liner of the through silicon via; forming a diffusion trapping region on the lower surface; and removing a portion of the through silicon via above the lower surface.
  • the diffusion trapping layer in order to protect the surface of the diffusion trapping layer, after forming the diffusion trapping region, further comprising depositing a protective layer on the lower surface and selectively removing the silicon via hole while removing the lower surface portion The protective layer.
  • the method of forming the diffusion trapping region may include performing ion implantation on the lower surface, the implanted ions including any one or more of Ar, Xe, Ge or P; the implantation depth is controlled to be 10 to 100 nm; the implantation dose is 10 13 - 10 16 /cm 2 .
  • the method further includes: grinding and thinning the lower surface of the semiconductor substrate.
  • the self-aligned technique is used to fabricate a diffusion trapping layer for preventing diffusion of metal ions, avoiding Ion implantation damages the dielectric layer and the through silicon vias.
  • FIG. 1-10 illustrate cross-sectional views of integrated circuit structures corresponding to various steps in the process of fabricating a 3D integrated circuit in accordance with an embodiment of the present invention. detailed description
  • the present invention may repeat reference numerals and/or letters in different embodiments. This repetition is for the purpose of brevity and clarity and does not in itself indicate the relationship between the various embodiments and/or arrangements discussed.
  • a semiconductor wafer 100 having a partial process is completed, which includes the completion of the semiconductor device and the corresponding back-end interconnection process.
  • the semiconductor wafer 100 includes: a semiconductor substrate 110 (e.g., a Si substrate) having a semiconductor device 125 on its upper surface and a corresponding Back End Of Line (BEOL) structure 130 of the semiconductor device 125.
  • the semiconductor device 125 can be a MOSFET transistor.
  • layer 120 is an interlayer dielectric layer that electrically isolates devices from each other, and the interlayer dielectric layer 120 insulates back-end interconnect structures 130 from each other.
  • the upper surface shown in FIG. 1 is referred to herein as the upper surface of the semiconductor wafer 100, and the lower surface in FIG. 1 is referred to as the lower surface or bottom portion of the semiconductor wafer 100, and the lower surface is still called after the polishing thinning process.
  • the portion of the through silicon via close to the lower surface is referred to as the bottom of the through silicon via. This term is used in the subsequent process whether or not the semiconductor wafer 100 is flipped.
  • through-silicon vias are formed on the semiconductor structure 100.
  • a via 270 is formed through a portion of the semiconductor substrate 110 and the interlayer dielectric layer 120, and the via holes may be formed by dry etching, such as reactive ion etching. .
  • An insulating layer 240 is then formed on the sidewalls and the bottom of the via 270, and the material of the insulating layer 240 may be an insulating material such as an oxide or a nitride.
  • a liner 250 is deposited on the bottom and sidewalls of the insulating layer 240.
  • the material of the liner 250 may be selected from any one of Ru, Ta, TaN, Ti, TiN, TaSiN, TiSiN, TiW, and WN, or a combination thereof. Or other materials.
  • a conductive material 260 such as any one or a combination of Cu, A1 or W, or a conductive polymer or a metal silicide or the like is deposited in the via 270 to form a silicon for 3D integrated circuit die interconnection.
  • the conductive material 260 is a metal material, and then the insulating layer, the liner layer, and the metal material deposited in the via hole 270 are planarized, for example, by chemical mechanical polishing CMP, thereby forming a through silicon via. .
  • the formation of the through silicon vias may be any suitable processing method existing, and will not be described herein.
  • FIG. 3 shows a schematic structural view of an interconnection structure connecting a semiconductor device 125 and a through silicon via.
  • the interconnect structure includes a via 280 formed over the through silicon via and in communication with the through silicon via, a via 230 formed over the corresponding back via interconnect structure 130 of the semiconductor device 125, and a via 280 and via 230 Metal interconnect 300. Pass through The semiconductor device 125 and the through silicon vias can be connected through the above interconnect structure.
  • the interconnect structures described above are also enclosed between interlayer dielectric layers, and such processes are conventional processes familiar to those of ordinary skill in the art. Thus, by further multi-wafer connection of the interconnect structure of the semiconductor wafer with the corresponding interconnect structure of other semiconductor wafers, a 3D integrated circuit structure can be realized.
  • the semiconductor wafer 100 is inverted, and the lower surface (bottom) of the semiconductor substrate is ground and thinned until the bottom surface of the insulating layer 240 is exposed.
  • the lower surface of the semiconductor substrate is selectively etched, for example, by reactive ion etching RIE.
  • the etching stops at the insulating layer 240 of the through silicon via.
  • the result of the etching is that the height of the through silicon via is larger than the lower surface of the semiconductor substrate.
  • Embodiments of the present invention will be described below to form a diffusion capture region in a self-aligned manner.
  • the implanted ions may include any one or more of Ar, Xe, Ge, or P, or other ions capable of trapping metal ions.
  • the implantation depth is preferably from 10 to 1000 nm, and the implantation dose is preferably from 10 13 to 10 16 /cm 2 to form the diffusion-trap layer 600.
  • This layer of diffusion trapping layer 600 is capable of well absorbing metal ions diffused from through silicon vias, interconnect structures, or other structures, thereby preventing diffusion of these ions to other portions of the integrated circuit, adversely affecting device performance. It is even a malfunction.
  • the implanted ions destroy the bottom of the exposed through silicon via, so this portion is removed.
  • a protective layer 700 is deposited on the lower surface of the semiconductor substrate 110.
  • This protective layer may be an oxide layer or a nitride layer or the like, preferably the upper surface of the protective layer 700 and the insulating layer 240. The bottom surface is flush.
  • the protective layer 700 and the through silicon vias are polished by chemical mechanical polishing CMP to remove portions of the through silicon vias exposed to the semiconductor substrate 110.
  • CMP chemical mechanical polishing
  • metal ions in the through silicon vias at the bottom of the semiconductor substrate or other portions of the metal ions in the entire 3D structure are easily diffused into the semiconductor wafer, through the diffusion trapping layer 600 of the present invention, metal ions Blocked and unable to enter semiconductor substrates, semiconductor devices or other structures, which increases the reliability of the 3D integrated circuit and reduces the damage rate.
  • the integrated circuit structure includes: a semiconductor substrate 110; a semiconductor device 125 formed on an upper surface of the semiconductor substrate 110; a through silicon via extending through the semiconductor substrate 110, the through silicon via An insulating layer 240 covering the sidewalls and a conductive material 260 filled in the insulating layer 240; an interconnect structure 300 connecting the semiconductor device 125 and the through silicon via; and being formed under the semiconductor substrate A diffusion capture zone 600 on the surface.
  • the semiconductor device 125 can be a MOSFET.
  • the semiconductor device 125 is further formed with a back via interconnect structure 130 through which the interconnection between the through silicon via and the semiconductor device 125 is required.
  • the through silicon vias may include a via 270, an insulating layer 240 covering the bottom and sidewalls of the via 270, and a liner 250 formed on the sidewall of the insulating layer 240, formed on the liner 250.
  • the insulating layer 240 may be an oxide or a nitride or the like; the liner 250 may be formed of any one or a combination thereof selected from the group consisting of Ru, Ta, TaN, Ti, TiN, TaSiN, TiSiN, TiW, and WN, or other materials.
  • the conductive material may be a metal material such as Al, Cu or W.
  • the diffusion trapping region 600 is formed by the outer side of the self-aligned through silicon via, and the diffusion trapping region 600 includes a combination of any one or more of Ar, Xe, Ge or P plasma, and the ion implantation depth is 10-1000 nm.
  • the ion implantation dose was 10 13 - 10 16 /cm 2 .
  • the diffusion capture region 600 is capable of well absorbing metal ions diffused from through silicon vias, interconnect structures, or other structures, thereby preventing diffusion of these ions to other portions of the integrated circuit, adversely affecting device performance or even malfunction.
  • a schematic diagram of the connection of a semiconductor wafer 100 forming a 3D integrated circuit with another semiconductor wafer 100' is shown.
  • the semiconductor wafer 100 is flipped over, and a via 230' is disposed thereon, and the via 230' is connected to the rear via interconnect structure 130' of the semiconductor device 120 on the semiconductor wafer 100.
  • the semiconductor device 125 therein may be a MOSFET.
  • the construction of the semiconductor wafer 100, the semiconductor device 125 thereon, the back via interconnect structure 130' and the via 800 may be the same as that of the semiconductor wafer 100.
  • the semiconductor wafer 100 is connected to the via 230' through the conductive material 260 exposed through the through silicon vias thereof, thereby connecting the through silicon vias of the semiconductor wafer 100 to the semiconductor wafer 100, ie, connecting the semiconductor wafer 100 in a bottom-to-top manner.
  • the semiconductor wafer 100 a multi-wafer stack structure of a 3D integrated circuit is realized.
  • the diffusion trapping layer 600 more effectively prevents diffusion of metal ions to the semiconductor devices 125 and 125'.
  • the semiconductor wafer 100' also has a diffusion trapping layer such that when the bottom of the semiconductor wafer 100' is combined with other wafers or external circuitry forming a 3D integrated circuit, a diffusion trapping layer disposed therethrough It can prevent metal ions of its corresponding TSV or other structures from diffusing into transistor structures such as MOSFETs.
  • diffusion capture layer fabrication method in accordance with the present invention can be applied to other integrated circuit structures including through silicon vias, and is not limited to the structures illustrated in the specific embodiments.
  • process steps mentioned in this specification are exemplary and not limiting, and these process steps may be replaced by other equivalent steps known in the art.

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Description

3D集成电路及其制造方法 技术领域
本发明涉及集成电路制造领域， 尤其涉及一种具有扩散俘获层的集成电路及其制 造方法。 背景技术
在集成电路的制造过程中， 来自硅通孔（through-Si-via， TSV)、 互连结构或半导 体器件金属电极等结构的金属离子， 诸如 Cu、 Fe、 Na等离子很容易扩散到晶体管结构 和互连结构中， 从而导致集成电路的性能下降， 甚至出现故障。
可以使用直接将离子注入集成电路结构中的方法来俘获金属离子， 然而注入的离 子有可能进入目标区域以外的区域， 特别是有可能对集成电路中的介质层和硅通孔等 造成缺陷和损害。 发明内容
为了解决上述问题，根据本发明的一个方面，提供了一种 3D集成电路结构，包括: 半导体衬底； 半导体器件， 形成于所述半导体衬底的上表面； 硅通孔， 贯穿所述半导 体衬底， 包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料； 互连 结构， 将所述半导体器件与所述硅通孔之间进行连接； 以及扩散俘获区， 形成于所述 半导体衬底的下表面。
优选地， 所述扩散俘获区中包括 Ar、 Xe、 Ge或 P中任一种或多种， 或者是其他能 够俘获金属离子的离子； 这些离子的注入深度为 10-1000nm; 这些例子离子的注入剂 量为 1013- 1016/cm2
所述扩散俘获区可以为金属离子俘获区， 主要俘获半导体结构中的 Cu、 Fe、 Na 等金属离子。
对于本发明的实施例， 离子俘获区通过自对准硅通孔的外侧形成。
根据本发明的另一个方面， 提供了一种具有扩散俘获层的集成电路的制造方法， 包括： 提供半导体衬底， 所述半导体衬底的上表面包括半导体器件； 在所述半导体衬 底上形成硅通孔， 所述硅通孔包括覆盖硅通孔底部和侧壁的衬层以及所述衬层内填充 的导电材料； 形成连接所述半导体器件与所述硅通孔之间的互连结构； 选择性刻蚀所 述半导体衬底的下表面， 并停止于所述硅通孔的衬层上； 在所述下表面上形成扩散俘 获区； 以及去除所述硅通孔高出所述下表面的部分。
优选地为了保护扩散俘获层的表面， 在形成扩散俘获区之后， 还包括在所述下表 面上淀积保护层， 并在去除所述硅通孔高出所述下表面部分的同时选择性去除该保护 层。
优选地， 形成扩散俘获区的方法可以包括对下表面进行离子注入， 注入的离子包 括 Ar、 Xe、 Ge或 P中任一种或多种； 注入深度控制为 10-lOOOnm; 注入剂量为 1013- 1016/cm2。
为了得到最佳的厚度， 在选择性刻蚀所述下表面之前， 还可以包括： 将该半导体 衬底的下表面研磨打薄。
对于在绝缘体上硅 （SOI)、 体硅 （bulk Si) 或其它半导体衬底上制造的半导体器 件， 使用本发明实施例提供的自对准技术制造用于阻止金属离子扩散的扩散俘获层， 避免了离子注入对介质层和硅通孔的损害。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 有点将更为清楚， 在附图中：
图 1-10示出了根据本发明实施例制造 3D集成电路流程中各个步骤对应的集成电 路结构剖面图。 具体实施方式
下文的公开提供了许多不同的实施例或例子以实现本发明提供的技术方案。 虽然下文中对特定例子的部件和设置进行了描述， 但是， 它们仅仅为示例， 并且 目的不在于限制本发明。
此外， 本发明可以在不同实施例中重复参考数字和 /或字母。 这种重复是为了 简化和清楚的目的， 其本身不指示所讨论的各种实施例和 /或设置之间的关系。
本发明提供了各种特定工艺和 /或材料的例子， 但是， 本领域普通技术人员可 以意识到的其他工艺和 /或其他材料的替代应用， 显然未脱离本发明要求保护的范 围。 需强调的是， 本文件内所述的各种区域的边界包含由于工艺或制程的需要所 作的必要的延展。 图 1-10 详细示出了根据本发明实施例制造流程中各步骤中的集成电路结构的剖 面图。 以下将参照这些附图对根据本发明实施例的各个步骤以及由此得到的 3D集成 电路予以详细说明。
首先， 如图 1所示， 提供一个已经完成了部分工艺的半导体晶片 100， 上述部分工 艺包括完成半导体器件及相应的后道互连工艺。 该半导体晶片 100包括： 半导体衬底 110 (例如 Si衬底）， 半导体衬底 110的上表面上包括半导体器件 125以及该半导体器件 125相应的后道互连 （Back End Of Line, BEOL) 结构 130， 其中该半导体器件 125可以 为 MOSFET晶体管。 图中虽未明示出后道互连结构 130与半导体器件 125之间的连接关 系， 但我们需要知道它们之间已经完成了必要的连接。 图 1中， 层 120为将器件之间电 隔离的层间介质层， 该层间介质层 120将后道互连结构 130之间相互进行绝缘。
为了方便起见， 在这里将图 1所示的上表面称为半导体晶片 100的上表面， 图 1中 的下表面称为半导体晶片 100的下表面或底部， 下表面在研磨打薄处理之后仍称为下 表面， 硅通孔靠近下表面的部分称之为硅通孔的底部。 在后面的工艺中无论是否将半 导体晶片 100进行翻转， 都采用这个称呼。
上述半导体晶片 100的具体形成过程可以参考普通半导体制造技术， 这里不加详 述。
如图 2所示， 在半导体结构 100上形成硅通孔。
形成硅通孔的步骤如下： 首先， 如图 2所示， 贯穿半导体衬底 110的一部分和层间 介质层 120形成过孔 270， 过孔可以通过干法刻蚀、 例如反应离子蚀刻等方法形成。 然 后在过孔 270的侧壁和底部上形成绝缘层 240， 绝缘层 240的材料可以是例如氧化物或 氮化物等绝缘材料。 接着， 在绝缘层 240的底部和侧壁淀积衬层 250， 衬层 250的材料 可以选自 Ru、 Ta、 TaN、 Ti、 TiN、 TaSiN、 TiSiN、 TiW以及 WN中任一种或其组合， 或者是其它材料。 最后在过孔 270中淀积导电材料 260， 例如 Cu、 A1或 W中任一种或其 组合， 也可以是导电聚合物或金属硅化物等， 从而形成用于 3D集成电路晶片互连的硅 通孔。 在本发明的实施例中， 导电材料 260为金属材料， 然后对淀积到过孔 270中的绝 缘层、 衬层、 金属材料进行平整化， 例如采用化学机械抛光 CMP处理， 从而形成硅通 孔。 关于硅通孔的形成可以是现有任意合适的工艺方法， 这里不再赘述。
图 3示出了连接半导体器件 125与硅通孔的互连结构的结构示意图。 其中互连结构 包括形成在硅通孔上方并与硅通孔连通的过孔 280、 形成在半导体器件 125对应的后道 互连结构 130上方的过孔 230、 以及连接过孔 280和过孔 230的金属互连线 300。 这样通 过上述互连结构可以将半导体器件 125以及硅通孔连接起来。 上述的互连结构同样被 包围在层间介质层之间， 这些工艺为本领域普通技术人员熟悉的常规工艺。 从而， 通 过进一步将该半导体晶片的互连结构与其他半导体晶片的对应的互连结构进行多晶 片连接， 则可以实现 3D集成电路结构。
下面参考图 4-8描述根据本发明的实施例在图 3所示的半导体晶片的基础上制造 扩散俘获层的方法。
为了将图 3所示的半导体晶片与其他晶片连接形成 3D集成电路， 或者为形成的 3D 集成电路供电或进行外部信号的输入 /输出 （1/0)， 需要将对应的晶片底部打薄， 从而 暴露出硅通孔中的金属材料以进行相应的电连接。
如图 4所示， 将半导体晶片 100翻转， 并对半导体衬底的下表面 （底部） 进行研磨 打薄， 直到暴露出绝缘层 240的底部表面为止。
然后， 如图 5所示， 对半导体衬底的下表面进行选择性蚀刻， 例如采用反应离子 刻蚀 RIE。 刻蚀停止于硅通孔的绝缘层 240， 从图 5中可以看出， 刻蚀的结果是硅通孔 的高度大于半导体衬底的下表面。
以下将描述本发明的实施例采用自对准的方式形成扩散俘获区。
接下来， 如图 6所示， 对半导体衬底的下表面执行离子注入， 注入的离子可以包 括 Ar、 Xe、 Ge或 P中的任一种或多种， 或者是能够俘获金属离子的其他离子， 注入深 度优选为 10-1000nm， 注入剂量优选为 1013-1016/cm2, 从而形成了扩散俘获层 600。 这 一层扩散俘获层 600能够将从硅通孔、 互连结构或其他结构中扩散出的金属离子很好 的吸收， 从而避免这些离子扩散到集成电路的其它部分， 对器件的性能造成不利影响 甚至是故障。 从图 6中可以看出， 注入的离子破坏了露出的硅通孔的底部， 因而这一 部分将要去除。
然后， 如图 7所示， 在半导体衬底 110的下表面上淀积保护层 700， 这个保护层可 以是氧化物层或氮化物层等， 优选该保护层 700的上表面与绝缘层 240的底面平齐。
接着， 如图 8所示， 通过化学机械抛光 CMP对保护层 700和硅通孔进行抛光， 以去 除硅通孔暴露于半导体衬底 110之外的部分。 通过该操作， 去除了硅通孔中被离子注 入破坏的部分， 并且降低了硅通孔的电阻， 此外将被破坏的绝缘层去除， 所以使得留 下的绝缘层的可靠性更高。 由此可见， 本发明的实施例形成扩散俘获层采用的是自对 准硅通孔外侧的方法， 之后将被破坏的硅通孔底部去除， 因此这样的方法简单易行， 且对准效果好。 在形成的 3D集成电路中， 半导体衬底底部的硅通孔中的金属离子或整个 3D结构 中的其他部分的金属离子很容易扩散到半导体晶片中， 通过本发明的扩散俘获层 600， 金属离子被阻挡而不能够进入到半导体衬底、 半导体器件或其他结构中， 这样就增加 了 3D集成电路的可靠性， 减少损坏率。
至此， 就得到了根据本发明另一实施例的一种 3D集成电路。 如图 9所示， 该集成 电路结构包括： 半导体衬底 110; 形成于半导体衬底 110的上表面上的半导体器件 125; 贯穿所述半导体衬底 110的硅通孔， 所述硅通孔包括覆侧壁的绝缘层 240以及绝缘层 240内填充的导电材料 260; 将所述半导体器件 125与所述硅通孔之间进行连接的互连 结构 300; 以及形成于所述半导体衬底的下表面上的扩散俘获区 600。
半导体器件 125可以为 MOSFET, 半导体器件 125上还形成有后道互连结构 130， 硅通孔与半导体器件 125之间的互连需要通过该后道互连结构 130。
优选地， 硅通孔中具体可以包括过孔 270， 覆盖所述过孔 270的底部和侧壁的绝缘 层 240， 覆盖所述绝缘层 240的侧壁形成的衬层 250， 形成于衬层 250内的导电材料 260。 绝缘层 240可以是氧化物或氮化物等； 衬层 250可以由包括选自 Ru、 Ta、 TaN、 Ti、 TiN、 TaSiN、 TiSiN、 TiW以及 WN中任一种或其组合， 或者是其它材料形成； 导电材料可以 是金属材料， 例如 Al、 Cu或 W等。
优选地，扩散俘获区 600通过自对准硅通孔的外侧形成，扩散俘获区 600中包括 Ar、 Xe、 Ge或 P等离子中任一种或多种的组合， 离子注入深度为 10-1000nm， 离子注入剂 量为 1013- 1016/cm2。
该扩散俘获区 600能够将从硅通孔、 互连结构或其他结构中扩散出的金属离子很 好的吸收， 从而避免这些离子扩散到集成电路的其它部分， 对器件的性能造成不利影 响甚至是故障。
如图 10所示， 显示了形成 3D集成电路的半导体晶片 100与另一半导体晶片 100' 的 连接示意图。 如图 10所示， 半导体晶片 100被翻转， 其上设置有过孔 230'， 过孔 230' 与半导体晶片 100，上的半导体器件 125，的后道互连结构 130'连接。 其中的半导体器件 125，可以为 MOSFET。半导体晶片 100，上的半导体器件 125，、后道互连结构 130'与过孔 800的构建与半导体晶片 100的可以相同。
这样， 半导体晶片 100通过其硅通孔暴露的导电材料 260与过孔 230'连接， 从而将 半导体晶片 100的硅通孔连接到半导体晶片 100，上，即以底对顶的形式连接半导体晶片 100和半导体晶片 100，， 实现 3D集成电路的多晶片堆叠结构。 尤其是在高温结合工艺 中， 该扩散俘获层 600更有效地防止了金属离子向半导体器件 125和 125'的扩散。 在本发明的一个实施例中， 半导体晶片 100'也具有扩散俘获层， 这样当半导体晶 片 100'的底部再与形成 3D集成电路的其他晶片或外部电路结合时， 通过其内布设的扩 散俘获层， 可以防止其对应的硅通孔或其他结构的金属离子扩散到 MOSFET等晶体管 结构中。
本领域技术人员可以理解， 根据本发明的扩散俘获层制造方法可以应用于其他包 含硅通孔的集成电路结构， 而不仅局限于具体实施例所例示的结构。 此外， 本说明书 中提到的工艺步骤均是示例性而非限制性的， 这些工艺步骤可以由本领域中已知的其 他等同步骤替代。
上面的描述仅用于说明本发明的实施方式， 而并非要限制本发明的范围。 本领域 的技术人员应该理解， 本发明的范围由所附权利要求限定。 不脱离本发明的精神和原 理的任何修改或局部替换， 均应落入本发明的范围之内。

Claims

权 利 要 求
1、 一种 3D集成电路结构， 包括：
半导体衬底；
半导体器件， 形成于所述半导体衬底的上表面；
硅通孔， 贯穿所述半导体衬底， 包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘 层内填充的导电材料；
互连结构， 将所述半导体器件与所述硅通孔之间进行连接； 以及
扩散俘获区， 围绕所述硅通孔形成于所述半导体衬底的下表面。
2、 根据权利要求 1所述的结构， 其中， 所述扩散俘获区中包括 Ar、 Xe、 Ge或 P中 任一种或多种。
3、根据权利要求 1所述的结构，其中，所述扩散俘获区中注入深度为 10-1000nm 。
4、 根据权利要求 1所述的方法， 其中， 所述扩散俘获区中离子的注入剂量为 1013- 1016/cm2 。
5、 根据权利要求 1所述的结构， 其中所述扩散俘获区为金属离子俘获区。
6、 根据权利要求 1至 4中任一项所述的结构， 其中所述扩散俘获区自对准所述硅 通孔的外围形成于所述半导体衬底的下表面。
7、 一种制造 3D集成电路的方法， 包括：
提供半导体衬底， 所述半导体衬底的上表面包括半导体器件；
在所述半导体衬底上形成硅通孔， 所述硅通孔包括覆盖硅通孔侧壁的绝缘层以及 所述绝缘层内填充的导电材料；
形成连接所述半导体器件与所述硅通孔之间的互连结构；
选择性刻蚀所述半导体衬底的下表面， 并停止于所述硅通孔的绝缘层上； 在所述下表面上形成扩散俘获区；
去除所述硅通孔高出所述下表面的部分。
8、 根据权利要求 7所述的方法， 其中， 在形成扩散俘获区之后， 还包括在所述下 表面上淀积保护层， 并在去除所述硅通孔高出所述下表面的部分的同时选择性去除所 述保护层。
9、 根据权利要求 7所述的方法， 其中， 在所述下表面上形成扩散俘获区具体为： 自对准所述硅通孔的外侧形成所述扩散俘获区。
10、 根据权利要求 7所述的方法， 其中， 形成扩散俘获区的方法包括对所述下表 面进行离子注入， 注入的离子包括 Ar、 Xe或 P中任一种或多种的组合。
1 1、 根据权利要求 10所述的方法， 其中， 离子注入深度控制为 10-1000nm 。
12、 根据权利要求 10所述的方法， 其中， 离子注入剂量为 1013- 10l6/cm2 。
13、 根据权利要求 7所述的方法， 在选择性刻蚀所述下表面之前， 还包括： 将所 述半导体衬底的下表面研磨打薄。
14、 根据权利要求 7至 13中任一项所述的方法， 所述扩散俘获区为金属离子俘 获区。
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