JP5670306B2 - 浅いトレンチ分離および基板貫通ビアの集積回路設計への統合 - Google Patents

浅いトレンチ分離および基板貫通ビアの集積回路設計への統合 Download PDF

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Description

関連出願の相互参照
本出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれている、M.A.Bachman、S.M.Merchant、およびJ.Osenbach(「Bachmanら」)への「METHOD OF FABRICATION OF THROUGH−SUBSTRATE VIAS」という名称の米国特許出願第12/969,836号(整理番号L09−0808)に関連する。
本出願は、一般に集積回路およびその製造を対象とし、具体的には浅いトレンチ分離および基板貫通ビア構造を含む集積回路を対象とする。
通常の半導体集積回路(IC)設計は、短絡またはクロストークなどの有害な電気的干渉を避けるために、設計内の一部の回路構成要素を他の回路構成要素から電気的に分離する必要がある。回路構成要素を分離する1つの方法は、これらの領域を隔てるために浅いトレンチ分離(STI)を用いる。また3次元IC設計などの一部のIC設計では、基板貫通ビア(TSV)が生成されて、前面側回路を基板の裏側と接続する。
一実施形態では本開示は、集積回路を製造する方法を提供する。方法は、第1の側、および第2の対向する側を有する基板を用意すること、基板の第1の側に浅いトレンチ分離開口を形成すること、および基板の第1の側に部分的基板貫通ビア開口を形成することを含む。方法はまた、部分的基板貫通ビア開口を延長することを含み、延長された部分的基板貫通ビア開口は、浅いトレンチ分離開口より基板内への深さが深い。方法はさらに、浅いトレンチ分離開口を第1の固体材料で充填すること、および延長された部分的基板貫通ビア開口を第2の固体材料で充填することを含む。浅いトレンチ分離開口、部分的基板貫通ビア開口、または延長された部分的基板貫通ビア開口のいずれも、基板の第2の側の外面を貫通しない。少なくとも、浅いトレンチ分離開口および部分的基板貫通ビア開口は同時に形成され、または浅いトレンチ分離開口および延長された部分的基板貫通ビア開口は同時に充填される。
他の実施形態は、集積回路である。集積回路は、第1の側、および第2の対向する側を有する基板を備える。集積回路はまた、浅いトレンチ分離構造、および基板貫通ビアを備える。浅いトレンチ分離構造の一方の端部は、基板の内部に埋め込まれ、浅いトレンチ分離構造の反対側の端部は、基板の第1の側の表面に位置する。基板貫通ビアの一方の端部は、基板の第1の側の表面に位置し、基板貫通ビアの反対側の端部は、基板の第2の側の表面に位置する。浅いトレンチ分離構造を画定する開口内、および基板貫通ビアを画定する開口内には、同じ絶縁層が配置される。
本開示の他の実施形態は、第1の側、および第2の対向する側を有する基板と、浅いトレンチ分離構造と、基板貫通ビアとを備える集積回路である。浅いトレンチ分離構造の一方の端部は、基板の内部に埋め込まれ、浅いトレンチ分離構造の反対側の端部は、基板の第1の側の表面に位置する。基板貫通ビアの一方の端部は、基板の第1の側の表面に位置し、基板貫通ビアの反対側の端部は、基板の第2の側の表面に位置する。浅いトレンチ分離構造および基板貫通ビアは、基板の第1の側に浅いトレンチ分離開口を形成すること、基板の第1の側に部分的基板貫通ビア開口を形成すること、部分的基板貫通ビア開口を延長することであって、延長された部分的基板貫通ビア開口は、浅いトレンチ分離開口より基板内への深さが深い、部分的基板貫通ビア開口を延長すること、浅いトレンチ分離開口を第1の固体材料で充填すること、および延長された部分的基板貫通ビア開口を第2の固体材料で充填すること、を含むプロセスによって形成される。浅いトレンチ分離開口、部分的基板貫通ビア開口、または延長された部分的基板貫通ビア開口のいずれも、基板の第2の側の外面を貫通しない。少なくとも、浅いトレンチ分離開口および部分的基板貫通ビア開口は同時に形成され、または浅いトレンチ分離開口および延長された部分的基板貫通ビア開口は同時に充填される。
本発明のより完全な理解のために、添付の図面と併せ読まれる以下の説明を参照する。
本開示の集積回路を製造する方法の例示の実施形態での選択的なステップを示す、流れ図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 図1に示される例示の方法による、本開示の例示の集積回路を製造する例示の方法での選択されたステップの断面図である。 本開示の例示の集積回路を示す図である。
本開示のために、本明細書で用いられる「または(or)」という用語は、特に明記しない限り非排他的なものを表す。
本開示の実施形態は、IC設計の効率を改善する。STI開口を形成することおよびTSV開口の一部分を形成すること、またはSTI開口およびTSV開口を充填することの少なくとも1つは、単一のステップとして同時に行われる。ICの製作でのこれらのステップの一方または両方を同時に処理することにより、1つまたは複数の共通のパターニング、エッチング、堆積、または誘電体および金属の積層処理の前の他の形成プロセスを可能にすることができる。これにより、従来の方法に比べてICの製作に必要な別々の処理ステップまたはツールの数を減らすことによって、コスト、時間、およびリソースの使用を低減することができる。
本開示の一実施形態は、ICを製造する方法である。図1は、製造の方法100の例示の実施形態での選択的なステップを示す流れ図を示す。図2〜8は、図1に示される例示の方法100による、本開示の例示の集積回路200を製造する例示の方法での選択されたステップの断面図を示す。
続いて全体にわたって図1を参照すると、図2に示されるように、方法100は、第1の側210、および第2の対向する側215を有する基板205を用意するステップ105を含む。基板205の例示の実施形態は、シリコンまたは他の半導体材料、基板ダイ、パッケージ基板、またはインターポーザ基板から構成されるウェハ基板を含む。基板205の一部の実施形態は、様々なIC構成要素の効率的な製作を可能にするために、複数の層を有することができる。例として、基板205の一部の実施形態は、構成層220を含む。たとえば、構成層220の一部の実施形態は、エピタキシャル形成された結晶シリコンなどのシリコンから構成された単結晶層を含むことができる。他の実施形態では、構成層220は、シリコン・オン・インシュレータ層、またはポリシリコン層、または当業者には良く知られた他の材料層を含むことができる。一部の場合には、構成層220は、10から20ミクロンの範囲の厚さ222を有することができる。当業者なら、望むなら他のタイプの基板および構成層を用い得ることが理解されよう。
図3Aに示されるように、方法100は、基板205の第1の側210にSTI開口302を形成するステップ110と、基板205の第1の側210に部分的TSV開口304を形成するステップ115とを含む。当業者ならステップ110、115によりパターニングし(たとえば、従来のフォトリソグラフィおよびマスキング工程により)、基板205の第1の側210をエッチング(たとえば、反応性イオン・エッチングまたは他の従来のエッチング工程)して開口302、304を形成するための手順を熟知しているであろう。
図3Bに示されるように、方法100は、部分的TSV開口304(図3A)を延長するステップ117を含み、延長された部分的TSV開口305は、STI開口302より基板205内への深さが深い。当業者なら、基板205の第1の側210を追加的にパターニングしエッチングして、延長された部分的TSV開口305を形成する手順を熟知しているであろう。
図3A〜3Bではまた、STI開口302、部分的TSV開口304、または延長された部分的TSV開口305のいずれも、基板205の第2の側215の外面306を貫通しないことが示される。当業者なら、方法100の様々なステップでの開口302、304、305のこのような構成を達成するための手順を熟知しているであろう。
方法100は、STI開口302を第1の固体材料307で充填するステップ120、および延長された部分的TSV開口305を第2の固体材料310で充填するステップ125を含む。
少なくとも、(1)STI開口302および部分的TSV開口304は同時に形成され(すなわちステップ110、115は、単一のステップ130として同時に行われる)、または(2)STI開口302および延長された部分的TSV開口305は同時に充填される(すなわちステップ120、125は、単一のステップ135として同時に行われる)。
開口302、304を同時に形成すること(ステップ130)、または開口302、305を同時に充填すること(ステップ135)のいずれかまたは両方によって、時間、コスト、またはリソース効率において利点がある。例として、同じエッチング・ツールおよび同じエッチング工程を用いて2つの異なる開口302、304を同時に形成することは、時には有益である。同様に同じ堆積ツールまたは他の形成ツール、および同じ堆積法または他の形成プロセスを用いて2つの異なるタイプの開口302、305を同じ固体材料で同時に充填することは、時には有益である。
しかし一部の場合には、異なるプロセスを用いて開口302、304を形成する、または異なるプロセスを用いて開口302、305を充填する、または異なる固体材料を用いて充填することが望ましい場合があり得る。
例として一部の実施形態では、STI開口302および部分的TSV開口304を同時に形成した(ステップ130)後に、STI開口302は、基板205の第1の側210から絶縁材料を含む第1の固体材料307で充填され、延長された部分的TSV開口305は、基板205の第1の側210から異なる絶縁材料または導電性材料を含む第2の固体材料310で充填される。
しかし他の実施形態では、STI開口302および部分的TSV開口304はステップ130で同時に形成され、次いでSTI開口302および延長された部分的TSV開口305はステップ135で同時に充填される。このような場合は、第1の固体材料307および第2の固体材料310は、同様な材料または同一の材料とすることができる。
他の実施形態では、たとえば、開口302が部分的TSV開口304または延長された部分的TSV開口305と比較して異なるアスペクト比をもつように、2つの異なるプロセス(たとえば、ステップ110およびステップ115)を用いてSTI開口302および部分的TSV開口304を形成することが望ましい。例として、延長された部分的TSV開口305の幅320と深さ325の比は、STI開口302の幅330と深さ335の比とは異なる(たとえば一部の実施形態では、少なくとも10パーセント以上異なる)ようにすることができる。しかし当業者なら、異なるプロセスを用いて開口302、304、305を形成することは、単一の同じステップ135を用いて開口302、305を充填することを除外しないことが認識されよう。
上記のように一部の場合は、2つの異なるプロセス(たとえばステップ120、125)を用いてSTI開口302および延長された部分的TSV開口305を、それぞれ異なる固体材料307、310で充填することが望ましい。たとえば一部の実施形態では、STI開口302を充填するステップ120は、STI開口302を1つまたは複数のタイプの絶縁材料307(たとえば一部の場合には、異なる絶縁材料の複数の層)で充填するために物理蒸着法、または化学気相成長法、または他のプロセスを含むことができる。一部の実施形態では、延長された部分的TSV開口305を充填するステップ125は、開口305を導電性材料310で充填するために物理蒸着法(たとえば、スパッタリング)、および電気化学堆積法または他の形成プロセスを含むことができる。しかし当業者なら、異なるプロセス(ステップ120、125)を用いて開口302、305を充填することは、同じ単一のステップ130を用いて開口302、304を形成することを除外しないことが認識されよう。
図3Bは、STI開口302および延長された部分的TSV開口305が同時に充填される(ステップ135)場合の、方法100の一実施形態を示す。このような同時に充填する場合は、第1および第2の固体材料307、310は絶縁材料であることが好ましい。一部の場合には、たとえば、STI開口302を充填するステップ120は、パッシベーション層312および拡散バリア層314を含む絶縁材料310で開口305を充填することを含む。延長された部分的TSV開口305を充填するステップ125は、ステップ120と同じ(すなわち、同時に充填するステップ135)とすることができる。層312、314の一方または両方は、STI開口302または延長された部分的TSV開口305の内壁上にあるようにする(たとえば一部の場合は、側壁316および床部318の全体を被覆する)ことができる。一部の場合は、延長された部分的TSV開口305を充填するステップ125はまた、たとえば開口305の内壁(たとえば、側壁316および床部318)を被覆することができる拡散バリア層314を含む絶縁材料310で開口305を充填することを含む。このような場合は、やはり、STI開口302を充填するステップ120は、ステップ125と同じ(すなわち、同時ステップ135)とすることができ、したがって拡散バリア層314は、たとえばSTI開口302の内壁を被覆する。
さらに図4に示されるように、一部の場合には、延長された部分的TSV開口305を充填するステップ125は、絶縁プラグ410を含む絶縁材料310で開口305を充填することを含むことができる。STI開口302を充填するステップ120が絶縁プラグ410で開口302を充填することを含む場合は、STI開口302および延長された部分的TSV開口305の両方を同じ絶縁固体材料(たとえば、第1および第2の材料307、310が同じ)で充填することができる。
図4に示されるように、一部の場合には、STI開口302および延長された部分的TSV開口305は共に、TSV開口およびSTI開口302の内壁316、318を被覆する酸化シリコンの1つまたは複数のパッシベーション層312を含む絶縁材料(たとえば、第1および第2の固体材料307、310)で充填され、パッシベーション層312上に窒化シリコンの拡散バリア層314があり、誘電体材料(たとえば一部の場合には、石英ガラス)の絶縁プラグ410は、拡散バリア層に接触し、STI開口302および延長された部分的TSV開口305のそれぞれの深さ335、325(図3)の全体をほぼ充填する。
方法100の一部の実施形態はさらに、基板205の第1の側210上に、少なくとも1つの能動または受動電子構成要素420(図4)を形成するステップ140を含むことができる。当業者なら抵抗器またはインダクタなどの受動構成要素、またはメモリ回路構成要素(たとえば、SRAMまたはDRAMメモリ)または論理回路構成要素(たとえば、CMOSまたはbi−CMOS論理集積回路)などの能動構成要素を製作するための手順を熟知しているであろう。
Bachmanらによってさらに説明されているように、一部の場合には、延長された部分的TSV開口305を導電性材料で充填する前に、能動または受動構成要素420を形成することは、それにより開口305内の導電性材料を後続する高温プロセス(たとえば、一部の実施形態では約200℃以上)にさらすのが避けられる場合は、好ましい。
一部の実施形態では、能動または受動電子構成要素420は、隣接する能動または受動電子構成要素425から、2つの構成要素420、425の間に位置する少なくとも1つのSTI開口302によって電気的に分離される。一部の実施形態では、能動または受動電子構成要素420は、隣接する延長された部分的TSV開口305から、能動または受動電子構成要素420と隣接するTSV開口305との間に位置する少なくとも1つSTI開口302によって電気的に分離される。隣接する能動または受動電子構成要素420、425をSTI構造によって互いに、または隣接するTSVから隔てられるように形成することは、これらの構成要素間のクロストークおよび他の電気的干渉を低減するのに役立つ。
方法100の一部の実施形態はさらに、第1の側上の延長された部分的TSV開口305を導電層430で覆うステップ145を含むことができる。当業者なら基板205上に導電層430を形成する手順を熟知しているであろう。非限定的な例として、ステップ145は、金属(たとえばタングステン、金、または銅)のシード層を形成(たとえばスパッタリング)することを含むことができ、一部の場合には同じ金属(たとえば、銅)の電気化学形成がそれに続く。一部の場合には、図4に示されるように、導電層430を形成することの一部として、始めにバリア層435(たとえば、窒化シリコン層)が形成され、次いで延長された部分的TSV開口305を覆うようにパターニングされる。一部の実施形態では、開口305内の固体材料310(たとえば、絶縁材料)が除去される前に、または開口305が導電性材料で充填される前に、ステップ145にて第1の側の延長された部分的TSV開口305は導電層430で覆われる。このステップの順序付けは、たとえばステップ145が基板205を高温プロセスにさらすことを含む場合は有利でありうる。
方法100の一部の実施形態はさらに、基板205の第1の側210に相互接続構造440(たとえば、金属ライン、ビア、およびランディングパッド)を形成するステップ150を含む。当業者なら、相互接続構造440を形成する手順を熟知しているであろう。例として、ステップ150の一部として、相互接続構造440を支持し電気的に絶縁するために、第1の側210上に1つまたは複数の層間誘電体層450を形成することができる。
一部の実施形態では、少なくとも1つの相互接続構造440は、第1の側の延長された部分的TSV開口305を覆う導電層430に接触し、およびまた基板205上の能動または受動構成要素420に接触する。すなわち相互接続構造440は、能動または受動構成要素420を、導電層430を通してTSV構造に電気的に結合するように構成される。しかし他の実施形態では、TSVまたはそれを覆う導電層430は、基板205上のいずれの能動または受動構成要素420とも結合されなくてもよく、単に基板205を通過してもよい。
一部の実施形態では相互接続構造440は、ステップ150にて、開口305内の材料310(たとえば、絶縁材料)が除去される前に、または開口305が導電性材料で充填される前に形成される。このステップの順序付けは、たとえばステップ150が基板205を高温プロセスにさらすことを含む場合に有利でありうる。
方法100の一部の実施形態はまた、延長された部分的TSV開口305が第2の側215に露出されるように、基板205の第2の側215から基板の一部分(たとえば基板層の部分460、図4)を除去するステップ155を含むことができる。例として図5は、延長された部分的TSV開口305が第2の側215に露出されるまで、基板の第2の側の表面306を平坦化するように化学機械研磨(CMP)を行った後のIC200を示す。しかし当業者なら延長された部分的TSV開口305を露出するために、他のタイプの基板除去手順(たとえば、ウエットおよびドライエッチング)を用い得ることが理解されよう。
図6に示されるように、方法100の一部の実施形態はさらに、第2の側のTSV開口610が基板205の第2の側215から第1の側210まで延びるように、基板205の第2の側215から、延長された部分的TSV開口305の内部の固体材料310(たとえば絶縁プラグ410、図5)の少なくとも一部分を除去するステップ160を含む。
一部の場合には、第2の側のTSV開口610の内部の材料310を維持することが望ましい。例として、第2の側の基板貫通ビア開口610が高度に拡散性の金属原子(たとえば、銅原子)から構成される導電性材料で充填される場合は、第2の側のTSV開口610の側壁316上にパッシベーション層312およびバリア層314を有することが有利となり得る。このような金属原子は、TSVから、能動および受動構成要素420が位置する基板205の領域を含む、基板205内へ有害に拡散することができ、それによって構成要素420を損傷する。
一部の場合はたとえば、ステップ160にて材料310の少なくとも一部分を除去することは、基板205の厚さ615の全体をほぼ横断する絶縁プラグ410(図5)の、第2の側のTSV開口610からのドライエッチング工程を含むことができる。一部の場合には、除去ステップ160は、追加的にまたは代替的に、第2の側のTSV開口610を通って基板205の厚さ615の全体をほぼ横断する絶縁プラグ410(たとえば、石英ガラスまたは他の誘電体材料)のウエットエッチング工程(たとえば、フッ化水素酸エッチング工程)を含むことができる。一部の場合には、ステップ160にて少なくとも一部分の固体材料310を除去することはまた、第1の側210上の延長された部分的TSV開口305を覆う導電層430から、バリア層435(たとえば、窒化シリコン層)を除去するように構成されたプラズマエッチング工程を含むことができる。すなわち材料310の一部分を除去することは、開口305を覆う導電層430の内面620を露出することを含むことができる。当業者なら、望むならパッシベーション層312およびバリア層314を側壁316上にほぼ損なわれずに残すように、このようなウエットエッチングおよびプラズマエッチング工程をいかに構成するかは熟知しているであろう。
方法100の一部の実施形態はさらに、基板205の第2の側上の、第2の側のTSV開口610を導電性材料710で充填するステップ165を含む(図7)。一部の場合は、第1の側210上の開口305を覆う導電層430が存在する場合は、導電性材料710は、導電層430に直接接触する(たとえば、導電層430の内面620に接触する)ように第2の側のTSV開口610を完全に充填する。
用いることができる導電性材料710のタイプの非限定的な例は、銅、タングステン、金、ポリシリコン、導電性ポリマー、または当業者には良く知られている同様な材料を含む。一部の実施形態では、深い開口610を充填するために(たとえば、基板厚さ615(図6)が約50ミクロン以上である一部の実施形態にて)、充填するステップ165は、第2の側のTSV開口610(開口の側壁316上のいずれの介在する絶縁層312、314を含む)の内部側壁615上に金属シード層(たとえば、銅)を形成するためにスパッタ堆積することまたは他のプロセス、および次いで開口610の残りを充填するようにバルク金属層(たとえば、銅)を電着することまたは他により形成することを含むことが有利となり得る。ステップ165により開口610を充填する他の方法は、スピンオン・プロセス、または当業者には良く知られている他のプロセスを含む。当業者ならまた、開口610内に材料710のみが存在するように、第2の側215の表面306から余分な導電性材料710を除去するためのCMPなどの他のステップを熟知しているであろう。
上記のように一部の場合には、第2の側のTSV開口610を導電性材料で充填するステップ165は、いくつかのステップ(たとえば、1つまたは複数のステップ140〜160)が完了した後に行われることが有利である。本開示およびBachmanらの開示に基づいて当業者なら、たとえば第2の側のTSV開口610内にある特定の導電性材料710(たとえば、銅)を高温プロセスにさらすのを避け、それによって基板205にクラックまたは他の損傷を引き起こし得る材料710の熱膨張を生じるのを避けるために、他の処理ステップが行われた後にステップ165を行うことが有利となり得ることが理解されよう。
本開示の他の実施形態は、ICである。図8は、本開示の例示のIC200を示す。IC200は、図1〜7に関連して上述したいずれの特徴も含むことができる。
図8に示される例示のIC200は、第1の側210、および第2の対向する側215を有する基板205を備える。IC200はまた、STI構造810を備え、STI構造の一方の端部812は基板205の内部に埋め込まれ、STI構造810の反対側の端部815は基板205の第1の側210の表面817に位置する。IC200はさらに、TSV820を備え、TSV820の一方の端部822は基板205の第1の側210の表面817に位置し、TSV820の反対側の端部825は基板205の第2の側215の表面306に位置する。STI構造810を画定する開口302内、およびTSV820を画定する開口305内に、同じ絶縁層が配置される。一部の実施形態ではたとえば、パッシベーション層312または拡散バリア層314の一方または両方が、STI構造810を画定する開口302の側壁827上に、およびTSV820を画定する開口305の側壁316上に配置される。
図8にさらに示されるように、一部の実施形態では、少なくとも1つのSTI構造810は、TSV820と、基板205の第1の側210上に位置する受動または能動電気的構成要素420との間に配置される。また図8に示されるように、一部の実施形態では、少なくとも1つSTI構造810は、基板205の第1の側210上に位置する第1の受動または能動電気的構成要素420と、基板205の第1の側210上に位置する第2の受動または能動電気的構成要素425との間に配置される。
IC200の一部の実施形態はさらに、基板205の第1の側210上に位置し、第1の側210上のTSV開口305を覆う導電層430を含むことができる。IC200の一部の実施形態は、基板205の第1の側210上に、金属ライン440、および層間誘電体層450を含むことができる。一部の場合には、金属ライン440の少なくとも1つは、基板205の第1の側210上に位置する受動または能動電気的構成要素420を、TSV820を覆う導電層430に電気的に接続する。
一部の実施形態では、STI構造810の開口302の幅330は、TSV820の開口305の幅320より小さい。
TSV開口305は基板205の厚さ615の全体を横断し、一方、STI開口302は基板205内に埋め込まれる。一部の実施形態では、STI開口302は、基板205の一部の実施形態において存在する構成層220を横断することができる。
IC200の一部の実施形態では、STI構造810の幅330は、基板205上のより多数の能動または受動電気的構成要素420の電気的分離を容易にするために、できるだけ狭いことが望ましい。幅330を狭くすることにより、より多数の能動または受動電気的構成要素420またはTSV820を保持するために、基板205のより大きな面積を利用可能にすることが容易になる。
TSV開口305の幅320は、TSV820を通過する電流の電気抵抗を最小にするのに十分に広くするようにTSV820を構成することと、基板表面817の過大な面積を専有するように大きい過ぎる幅320を構成することとの注意深いバランスである。電気抵抗が大き過ぎると、TSV820を通って電気信号を通信する速度が低下し有害となる。TSV820が基板205上の過大な面積を専有する場合は、たとえば、特定の用途に必要な不可欠な数の受動または能動構成要素を収容するように基板ダイ205を大きくすることが必要になる可能性があり、それによって基板205を製造するのにより多くのリソースを必要とし、したがってIC200は望むより大きくなる。
図8にさらに示されるように、一部の実施形態では、IC200の基板205は、TSV820によって1つまたは複数の他の基板830と相互接続される。一部の実施形態では、基板205、および1つまたは複数の他の基板830は、3次元ICパッケージ840の一部となる。例として一部のICパッケージ840では、基板205の第1の側210(たとえば第1の側210は、その上に能動または受動構成要素420、425を有する)は、他方の基板830の第1の側845に面することができる。しかし他の実施形態では、基板205の前面側210は、他方の基板830の第2の対向する側850に面することができる。一部の実施形態では、ICパッケージ840は、TSV820によって積層体840の隣接する基板、または隣接しない基板に相互接続された、複数の基板205、830の積層体860を含むことができる。例として第1の基板は、第1の基板と第3の基板の間に位置する第2の基板を通過するTSVを通して、第3の基板に相互接続することができる。
図1〜8は、本開示の他の集積回路の実施形態を示す。上記で述べたものと同様に、図8に示される例示のIC200は、第1の側210、および第2の対向する側215を有する基板205と、STI構造810であって、STI構造の一方の端部812は基板205の内部に埋め込まれ、STI構造810の反対側の端部815は基板205の第1の側210の表面817に位置する、STI構造810と、TSV820であって、TSV820の一方の端部822は基板205の第1の側210の表面817に位置し、TSV820の反対側の端部825は基板205の第2の側215の表面306に位置する、TSV820とを備える。
IC200のこのような実施形態に対して、STI構造810およびTSV820は、基板205の第1の側210にSTI開口302を形成すること(ステップ110)、基板205の第1の側210に部分的TSV開口304を形成すること(ステップ115)、部分的TSV開口304を延長すること(ステップ117)であって、延長された部分的TSV開口305はSTI開口302より基板205内への深さが深い、部分的TSV開口304を延長すること、STI開口302を第1の固体材料307で充填すること(ステップ120)、および延長された部分的TSV305を第2の固体充填材料310で充填すること(ステップ125)を含むプロセスによって形成される。
STI開口302、部分的TSV開口304、または延長された部分的基板貫通ビア開口305のいずれも、基板205の第2の側215の外面306を貫通しない。少なくとも、(1)STI開口302および部分的TSV開口304は同時に形成され(ステップ130)、または(2)STI開口302および延長された部分的TSV開口305は同時に充填される(ステップ135)。IC200はさらに、図1〜8に関連して上述したような追加の特徴を含むことができる。
本出願が関係する当業者には、述べられた実施形態に、他のおよびさらなる追加、削除、置き換え、および変更を行い得ることが理解されよう。

Claims (3)

  1. 集積回路を製造する方法であって、
    第1の側、および第2の対向する側を有する基板を用意すること、
    前記基板の前記第1の側に浅いトレンチ分離開口を形成すること、
    前記基板の前記第1の側に部分的基板貫通ビア開口を形成すること、
    前記部分的基板貫通ビア開口を延長することであって、前記延長された部分的基板貫通ビア開口は、前記浅いトレンチ分離開口より前記基板内への深さが深い、前記部分的基板貫通ビア開口を延長すること、および、
    前記浅いトレンチ分離開口と前記延長された部分的基板貫通ビア開口とを同じ絶縁層で同時に充填することとを含み、前記同じ絶縁層は、浅いトレンチ分離構造を画定する前記開口の側壁上と基板貫通ビアを画定する前記開口の側壁上にパッシベーション層と拡散バリア層とを含み、
    前記浅いトレンチ分離開口と前記延長された部分的基板貫通ビア開口とを前記拡散バリア層と接触する誘電体材料の絶縁プラグで同時に充填し、前記延長された部分的基板貫通ビア開口の深さの全体と前記浅いトレンチ分離開口の深さの全体とを充填することと、
    第2の側の基板貫通ビア開口が前記基板の前記第2の対向する側から前記第1の側まで延びるように、前記基板の前記第2の対向する側から、前記延長された部分的基板貫通ビア開口の内部の前記絶縁プラグの少なくとも一部分を除去すること、
    前記絶縁プラグの少なくとも一部分を取り除いた後、前記第2の側の基板貫通ビア開口を導電性材料で充填することをさらに含む、方法。
  2. 前記浅いトレンチ分離構造を画定する前記開口の側壁上と前記基板貫通ビアを画定する前記開口の側壁上に前記パッシベーション層を同時に形成し、そして、前記浅いトレンチ分離構造を画定する前記開口の側壁上と前記基板貫通ビアを画定する前記開口の側壁上に前記拡散バリア層を同時に形成することをさらに含む、請求項1に記載の方法。
  3. 前記浅いトレンチ分離開口と前記部分的基板貫通ビア開口とが同時に形成される、請求項1に記載の方法。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
US9577035B2 (en) * 2012-08-24 2017-02-21 Newport Fab, Llc Isolated through silicon vias in RF technologies
TWI492343B (zh) * 2012-11-02 2015-07-11 矽品精密工業股份有限公司 半導體基板及其製法
US9123789B2 (en) * 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法
US9419075B1 (en) * 2015-01-28 2016-08-16 Texas Instruments Incorporated Wafer substrate removal
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
US10043740B2 (en) * 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
US10290495B2 (en) * 2016-07-29 2019-05-14 Japan Display Inc. Electronic apparatus and manufacturing method of the same
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板
KR102652854B1 (ko) 2016-08-17 2024-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR3059464B1 (fr) * 2016-11-29 2019-03-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit electronique comprenant des tranchees d'isolation electrique
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
US10535585B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
US11296031B2 (en) 2018-03-30 2022-04-05 Intel Corporation Dielectric-filled trench isolation of vias
KR102643624B1 (ko) 2018-06-07 2024-03-05 삼성전자주식회사 이미지 센서
WO2021061481A1 (en) * 2019-09-27 2021-04-01 Corning Incorporated Vias including circumferential trenches, interposer including the vias, and method for fabricating the vias
JP7391741B2 (ja) * 2020-03-23 2023-12-05 株式会社東芝 構造体
CN111883541A (zh) * 2020-06-30 2020-11-03 复旦大学 一种用于三维封装的soi有源转接板及其制备方法
KR20220010852A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN113421869B (zh) * 2021-06-18 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP2006278646A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
JP4389227B2 (ja) 2006-09-28 2009-12-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7879711B2 (en) 2006-11-28 2011-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US7645678B2 (en) * 2007-02-13 2010-01-12 United Microelectronics Corp. Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects
KR100895813B1 (ko) 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
JP5361156B2 (ja) * 2007-08-06 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7859114B2 (en) * 2008-07-29 2010-12-28 International Business Machines Corporation IC chip and design structure with through wafer vias dishing correction
KR20100040455A (ko) 2008-10-10 2010-04-20 주식회사 동부하이텍 반도체 소자의 제조 방법
US8097953B2 (en) * 2008-10-28 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit stacking-joint interface structure
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
US20100224965A1 (en) 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8492241B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US20130119543A1 (en) 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US20130299950A1 (en) 2012-05-11 2013-11-14 Sematech, Inc. Semiconductor structure with buried through substrate vias

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