CN102468284A - 堆叠的半导体器件及其制造方法 - Google Patents

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Abstract

本申请公开了一种堆叠的半导体器件及其制造方法，该半导体器件包括半导体衬底，以及位于半导体衬底上的多个层面的晶片组件，其中，每一层面的晶片组件包括有源部件和键合部件，其中，有源部件和键合部件分别包括彼此垂直地对齐的贯穿导电通道，使得每一个层面的有源部件利用贯穿导电通道与下一层面/上一层面的有源部件电连接。该半导体器件及其制造方法可以用作FEOL的后继工艺或包含在半导体芯片的封装工艺中，以提供高集成度和高可靠性的三维半导体器件。

Description

堆叠的半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及利用贯穿通道(through wafer vias，缩写为TWV)提供的堆叠的半导体器件以及利用贯穿通道互连不同层面(level)的半导体器件的方法。
背景技术
半导体器件的一个重要发展趋势是减小半导体器件的芯片占用面积(footprint)。利用半导体器件的三维集成，即在垂直于晶片的方向上堆叠多个层面的半导体器件，可以成倍地提高器件的集成度，从而实现器件的小型化和性能的改善。
通常，在各个层面的晶片中直接形成贯穿通道，使得堆叠的晶片利用贯穿通道而电连接和物理连接在一起。贯穿通道的制造步骤包括在硅晶片中通过刻蚀和背侧研磨形成贯穿孔、通过热氧化等在贯穿孔壁上形成绝缘层、以及通道金属填充。在形成贯穿通道之后，将包含有源器件和贯穿通道的晶片转移至临时的载片上，以便与其他层面的晶片键合。
为了形成贯穿通道，各个层面的晶片的厚度受到限制。如果晶片过薄，则机械强度小，在转移至载片时容易发生破裂；如果晶片过厚，则贯穿孔的深宽比过大，在刻蚀步骤中难以完全刻蚀去除，进而在最终的半导体器件中可能发生互连的开路。
因此，在上述常规的三维集成的半导体器件中，还存在着器件可靠性差、制造产率低、以及在贯穿通道附近存在应力集中而影响劣化器件的性能的问题。
发明内容
本发明的目的是提供一种改进的堆叠的半导体器件及其制造方法，其中减少了贯穿通道对堆叠的半导体器件的设计限制和对其性能的不利影响。
根据本发明的一方面，提供一种堆叠的半导体器件，包括：半导体衬底，以及位于半导体衬底上的多个层面的晶片组件，其中，每一层面的晶片组件包括有源部件和键合部件，其中，有源部件和键合部件分别包括彼此垂直地对齐的贯穿导电通道，使得每一个层面的有源部件利用贯穿导电通道与下一层面/上一层面的有源部件电连接。
根据本发明的另一方面，提供一种制造堆叠的半导体器件的方法，包括以下步骤：
a)提供包括互连晶片和有源晶片的晶片组件，其中互连晶片包括玻璃衬底、位于玻璃衬底上的互连部件，该互连部件包括贯穿导电通道，有源晶片包括半导体衬底、位于半导体衬底上的有源部件，该有源部件包括贯穿导电通道；
b)去除第一晶片组件中的玻璃衬底；
c)去除第二晶片组件中的半导体衬底；
d)将第一晶片组件与第二晶片组件直接晶片键合，使得第一晶片组件中的有源部件的贯穿导电通道与第二晶片组件中的键合部件的贯穿导电通道电连接；
e)去除第二晶片组件中的玻璃衬底；
f)重复步骤c)-e)，堆叠多个层面的晶片组件。
根据本发明的又一方面，提供一种制造堆叠的半导体器件方法，包括以下步骤：
a)提供包括互连晶片和有源晶片的晶片组件，其中互连晶片包括玻璃衬底、位于玻璃衬底上的互连部件，该互连部件包括贯穿导电通道，有源晶片包括半导体衬底、位于半导体衬底上的有源部件，该有源部件包括贯穿导电通道；
b)去除第一晶片组件中的半导体衬底；
c)去除第二晶片组件中的玻璃衬底；
d)将第一晶片组件与第二晶片组件直接晶片键合，使得第一晶片组件中的有源部件的贯穿导电通道与第二晶片组件中的键合部件的贯穿导电通道电连接；
e)去除第二晶片组件中的半导体衬底；
f)重复步骤c)-e)，堆叠多个层面的晶片组件；
g)重复步骤c)-d)，堆叠最底层的晶片组件；
h)去除最顶层的晶片组件中的玻璃衬底。
由于晶片组件包括键合在一起的互连晶片和有源晶片，因此可以减小有源部件的厚度，从而可以容易地在有源部件中形成贯穿孔，降低半导体器件的制造成本。
而且，在直接晶片键合步骤中，互连部件为有源晶片中的有源部件提供了支撑和保护作用，这提高了制造的产率和半导体器件的可靠性。此外，还可以实现互连晶片的标准化，以进一步降低半导体器件的制造成本。
附图说明
图1至3示出了在根据本发明的制造堆叠的半导体器件的方法中形成晶片组件的各个阶段的截面图。
图4至6示出了在根据本发明的制造堆叠的半导体器件的方法的第一实施例中堆叠晶片组件的各个阶段的截面图。
图7至9示出了在根据本发明的制造堆叠的半导体器件的方法的第二实施例中堆叠晶片组件的各个阶段的截面图。
图10示出了根据本发明的堆叠的半导体器件的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述半导体器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中还描述了本发明的许多特定的细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。
尽管以下示出的步骤应用于半导体工艺的后段工艺(BEOL)，其中在形成互连和导线期间形成贯穿晶片的通道，用于连接各个层面的晶片，然而，应当理解，类似的步骤也可以容易地应用于半导体芯片的封装工艺中，其中贯穿芯片的通道用于连接各个层面的芯片。
按照本发明的方法的优选实施例，依次执行图1至6所示的用于制造堆叠的半导体器件的各个步骤。
参见图1，本发明的示例方法开始于已经完成CMOS(互补型金属氧化物半导体晶体管)工艺的前段工艺(FEOL)的常规半导体结构。
有源晶片100包括半导体衬底101、位于半导体衬底101上的第一绝缘层102、位于第一绝缘层102上的多个有源区103、用于隔离各个有源区103的第二绝缘层104、以及覆盖多个有源区103和第二绝缘层的第三绝缘层106。在每一个有源区103中形成了多个晶体管，应当注意，在图1中仅示出了晶体管的栅极105。在每一个栅极的两侧，已经在前段工艺中利用离子注入形成了源/漏区等掺杂的区域(未示出)。
第一绝缘层102和第三绝缘层106可以由常规的层间电介质(IDL)材料构成，第二绝缘层104可以由常规的浅沟隔离(STI)材料构成。正如下文将提及的，第一绝缘层102和第三绝缘层106还应当适合于应用直接键合工艺。
优选地，为了获得均匀的图案密度，栅极105中的一部分可以是假栅极，其中没有提供完整的有源器件。
进一步优选地，根据设计需要，假栅极既可以分布在有源区103上，也可以分布在第二绝缘层104上(参见后面的图5)。
接着，按照如下的步骤在有源晶片100中形成导电通道107。
首先，在图1的半导体结构的表面上设置形成有图案的光抗蚀剂掩模(未示出)。
然后，通过干法刻蚀，如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过其中使用刻蚀剂溶液的湿法刻蚀，去除第一绝缘层102、第二绝缘层104和第三绝缘层106的暴露部分，该刻蚀停止在半导体衬底101的顶部表面上，从而形成贯穿第一绝缘层102、第二绝缘层104和第三绝缘层106的孔。
然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模(未示出)。
然后，通过已知的淀积工艺，如PVD、CVD、原子层淀积、溅射等，在孔中填充导电材料(如Cu、W等)。
最后，通过化学机械平面化(CMP)平整半导体结构的表面，去除通道周围的导电材料，从而形成贯穿第一绝缘层102、第二绝缘层104和第三绝缘层106的导电通道107，如图2所示。
代替地，导电通道107也可以位于有源区103中，即贯穿有源层。为此，在上述形成孔的步骤之后，还包括附加的氧化步骤，在孔的内壁形成绝缘层，使得导电通道107与有源区103中的其他元件电隔离。
典型地，第一绝缘层102、第二绝缘层104和第三绝缘层106的总厚度约为0.1um～1um。
接着，参见图3，利用直接晶片键合工艺，将互连晶片200与有源晶片100键合。例如，在直接晶片键合工艺中采用的温度低于200℃。在该键合步骤中，有源晶片100的导电通道107与键合晶片的导电通道203电连接。
键合晶片200包括玻璃衬底201、在玻璃衬底201上形成的第四绝缘层202、以及在第四绝缘层202中形成的导电通道203。导电通道203贯穿第四绝缘层202。第四绝缘层202可以包括任何绝缘介质薄膜(如有机多聚酯物等)，导电通道203可以包括任何导体(金属，碳纳米管等)。
第四绝缘层202的厚度为10um～100um的范围，使得在随后的减薄和转移工艺中，键合晶片200可以提供支撑有源晶片100所需的机械强度。
优选地，可以采用上述已知的淀积工艺在玻璃衬底201上形成第四绝缘层202，可以采用上述用于形成导电通道107类似的工艺在第四绝缘层202中形成导电通道203。
在最终的半导体器件中，第四绝缘层202将分别第一绝缘层102、第三绝缘层106直接键合，因此，第一绝缘层102、第三绝缘层104和第四绝缘层202由适合直接晶片键合工艺的材料构成，例如氧化硅或氮化硅。
有源晶片100的导电通道107与键合晶片200的导电通道203垂直地对齐。
优选地，键合晶片200中的导电通道203设置为网格阵列(grid)，其中，相邻的两个导电通道203之间的节距表示为d。有源晶片100的相邻的导电通道107之间的节距D＝n*d，其中n为整数。有源晶片100的导电通道107不一定是均匀分布的(如图3所示)，也即，在一个方向上相邻的导电通道107之间的节距D与另一个方向上相邻的导电通道107之间的节距D可以不同，并且，在同一个方向上的不同位置，相邻的导电通道107之间的节距D节距也是可变的。
优选地，对于不同规格的有源晶片100，可以使用相同的标准键合晶片200，该键合晶片200中的导电通道203的节距d为常数。尽管这可能会降低有源晶片100的导电通道107的设计自由度，但由于可以使用标准键合晶片200，因而可以显著降低半导体器件的制造成本。
从而，按照图1至3的步骤，提供了包括键合在一起的互连晶片200和有源晶片100的晶片组件。
第一实施例
根据本发明的第一实施例，按照从下至上的顺序堆叠晶片组件。
按照图1至3的步骤，提供包括键合在一起的互连晶片200和有源晶片100的一个晶片组件。
接着，例如通过化学机械平面化，完全去除该晶片组件中的键合晶片200的玻璃衬底201，从而在与有源晶片100相反的一侧表面上露出导电通道203的一端，如图4所示。在本申请中，将去除玻璃衬底的键合晶片称为“键合部件”并标记为200’。在该步骤中，有源晶片100的半导体衬底101和键合部件200’一起提供了经受化学机械平面化所需的机械强度，使得有源晶片100的有源区103不受损坏。
从而，提供了最底层的晶片组件，其半导体衬底101将作为最终的半导体器件10的半导体衬底，如图10所示。
按照图1至3的步骤，提供包括键合在一起的互连晶片200和有源晶片100的另一个晶片组件。
接着，例如通过化学机械平面化，完全去除晶片组件中的有源晶片100的半导体衬底101，从而在与键合晶片200相反的一侧表面上露出导电通道107的一端，如图5所示。在本申请中，将去除半导体衬底的有源晶片称为“有源部件”并标记为100’。在该步骤中，键合晶片200提供了经受化学机械平面化所需的机械强度，使得有源部件100’的有源区103不受损坏。
接着，将载片(未示出)粘接在图5所示的半导体结构的玻璃衬底201上，从而将该半导体结构转移到载片上。
然后，利用直接晶片键合工艺，将图5所示的上一层面的晶片组件与图4所示的下一层面的晶片组件键合。
然后，例如通过化学机械平面化，完全去除上一层面的晶片组件中的玻璃衬底201，从而在与有源晶片100’相反的一侧表面上露出导电通道203的一端，从而形成上一层面的键合部件200’。
在该键合步骤中，上一层面的晶片组件中的有源部件100’与下一层面的晶片组件中的键合部件200’键合，进而利用贯穿导电通道203与下一层面的有源部件100’电连接。
从而，在最底层的晶片组件上堆叠了一层随后层面的晶片组件，如图6所示。
进一步地，重复图5和6所示的步骤，可以在最底层的晶片组件上堆叠更多层面的晶片。
第二实施例
根据本发明的第二实施例，按照从上至下的顺序堆叠晶片。
按照图1至3的步骤，提供包括键合在一起的互连晶片200和有源晶片100的一个晶片组件。
接着，例如通过化学机械平面化，完全去除晶片组件中的有源晶片100的半导体衬底101，从而在与键合晶片200相反的一侧表面上露出导电通道107的一端，如图7所示。在该步骤中，键合晶片200提供了经受化学机械平面化所需的机械强度，使得有源部件100’的有源区103不受损坏。
从而，提供了最顶层的晶片组件，在最终的半导体器件中，位于顶部的玻璃衬底201将去除，如图10所示。
按照图1至3的步骤，提供包括键合在一起的互连晶片200和有源晶片100的另一个晶片组件。
接着，例如通过化学机械平面化，完全去除该晶片组件中的键合晶片200的玻璃衬底201，从而在与有源晶片100相反的一侧表面上露出导电通道203的一端，如图8所示。在该步骤中，有源晶片100的半导体衬底101和键合部件200’一起提供了经受化学机械平面化所需的机械强度，使得有源晶片100的有源区103不受损坏。
接着，将载片(未示出)粘接在图7所示的半导体结构的玻璃衬底201上，从而将该半导体结构转移到载片上。
然后，利用直接晶片键合工艺，将图7所示的上一层面的晶片与图8所示的下一层面的晶片键合。
然后，例如通过化学机械平面化，完全去除下一层面的晶片组件中的有源晶片100的半导体衬底101，从而在与键合晶片200相反的一侧表面上露出导电通道107的一端。
从而，在最顶层的晶片组件下堆叠了一层随后层面的晶片组件，如图9所示。
在该键合步骤中，上一层面的晶片中的有源部件100’与下一层面的晶片中的键合部件200’键合，进而利用贯穿导电通道203与下一层面的有源部件100’电连接。
进一步地，重复图8和9所示的步骤，可以在最顶层的晶片组件下堆叠更多层面的晶片组件。
最后，堆叠最底层的晶片组件，其中保留最底层的晶片组件中的有源晶片100的半导体衬底101，并且例如通过化学机械平面化，完全去除最顶层的晶片组件中的键合晶片200的玻璃衬底201。
采用根据第一实施例和第二实施例的堆叠方法，最终形成了相同结构的堆叠的半导体器件10，如图10所示。该半导体器件10包括半导体衬底101，以及位于半导体衬底101上的多个层面的晶片组件。每一层面的晶片组件包括有源部件100’和键合部件200’，其中，在有源部件100’和键合部件200’中形成了对齐的贯穿导电通道107、203。每一个层面的有源部件100’利用贯穿导电通道107、203与下一层面/上一层面的有源部件100’电连接。
在该半导体器件10中，即使有源部件100’的厚度很薄，由于键合部件200’的支撑作用，也不会在图4和图5所示的化学机械平面化和转移步骤中破裂。而且，由于可以使用厚度减小的有源部件100’，因此可以相应地显著减小贯穿导电通道107的深宽比，使得刻蚀容易完全进行并且节省了刻蚀时间。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (10)

1.一种堆叠的半导体器件，包括：
半导体衬底，以及
位于半导体衬底上的多个层面的晶片组件，
其中，每一层面的晶片组件包括有源部件和键合部件，
其中，有源部件和键合部件分别包括彼此垂直地对齐的贯穿导电通道，使得每一个层面的有源部件利用贯穿导电通道与下一层面/上一层面的有源部件电连接。
2.根据权利要求1所述的半导体器件，其中键合部件的导电通道设置为网格阵列，并且有源部件的导电通道的节距是与之电连接的键合部件的导电通道的节距的整数倍。
3.根据权利要求2所述的半导体器件，其中有源部件的导电通道在不同的方向上以及在同一个方向的不同位置的节距是可变的。
4.根据权利要求2或3所述的半导体器件，其中各个层面的晶片组件中的键合部件由导电通道的节距为常数的标准键合晶片形成。
5.根据权利要求2或3所述的半导体器件，其中各个层面的晶片组件中的键合部件的导电通道的节距不同。
6.根据权利要求1所述的半导体器件，其中有源部件的贯穿导电通道穿过有源层，并且利用绝缘层与有源层中的其他元件电隔离。
7.一种制造堆叠的半导体器件的方法，包括以下步骤：
a)提供包括互连晶片和有源晶片的晶片组件，其中互连晶片包括玻璃衬底、位于玻璃衬底上的互连部件，该互连部件包括贯穿导电通道，有源晶片包括半导体衬底、位于半导体衬底上的有源部件，该有源部件包括贯穿导电通道；
b)去除第一晶片组件中的玻璃衬底；
c)去除第二晶片组件中的半导体衬底；
d)将第一晶片组件与第二晶片组件直接晶片键合，使得第一晶片组件中的有源部件的贯穿导电通道与第二晶片组件中的键合部件的贯穿导电通道电连接；
e)去除第二晶片组件中的玻璃衬底；
f)重复步骤c)-e)，堆叠多个层面的晶片组件。
8.根据权利要求7所述的方法，其中步骤a)包括：
将互连晶片和有源晶片直接晶片键合，使得有源部件的贯穿导电通道与键合部件的贯穿导电通道电连接。
9.一种制造堆叠的半导体器件方法，包括以下步骤：
a)提供包括互连晶片和有源晶片的晶片组件，其中互连晶片包括玻璃衬底、位于玻璃衬底上的互连部件，该互连部件包括贯穿导电通道，有源晶片包括半导体衬底、位于半导体衬底上的有源部件，该有源部件包括贯穿导电通道；
b)去除第一晶片组件中的半导体衬底；
c)去除第二晶片组件中的玻璃衬底；
d)将第一晶片组件与第二晶片组件直接晶片键合，使得第一晶片组件中的有源部件的贯穿导电通道与第二晶片组件中的键合部件的贯穿导电通道电连接；
e)去除第二晶片组件中的半导体衬底；
f)重复步骤c)-e)，堆叠多个层面的晶片组件；
g)重复步骤c)-d)，堆叠最底层的晶片组件；
h)去除最顶层的晶片组件中的玻璃衬底。
10.根据权利要求9所述的方法，其中步骤a)包括：
将互连晶片和有源晶片直接晶片键合，使得有源部件的贯穿导电通道与键合部件的贯穿导电通道电连接。
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