CN109994444A - 晶片键合结构及其制作方法 - Google Patents

晶片键合结构及其制作方法 Download PDF

Info

Publication number
CN109994444A
CN109994444A CN201910250069.2A CN201910250069A CN109994444A CN 109994444 A CN109994444 A CN 109994444A CN 201910250069 A CN201910250069 A CN 201910250069A CN 109994444 A CN109994444 A CN 109994444A
Authority
CN
China
Prior art keywords
chip
channel
layer
bonding
pseudo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910250069.2A
Other languages
English (en)
Other versions
CN109994444B (zh
Inventor
王涛
胡思平
王家文
黄诗琪
朱继锋
陈俊
华子群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111003008.XA priority Critical patent/CN113838823B/zh
Priority to CN201910250069.2A priority patent/CN109994444B/zh
Publication of CN109994444A publication Critical patent/CN109994444A/zh
Application granted granted Critical
Publication of CN109994444B publication Critical patent/CN109994444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开了晶片键合结构及其制作方法。该晶片键合结构的第一键合层和第二键合层彼此接触以提供第一晶片和第二晶片彼此键合，第一键合层和第二键合层的接触面为键合面，第一晶片的第一导电通道和第二晶片的金属图案彼此连接以提供所述第一晶片和所述第二晶片之间的电连接，第一晶片的第一伪通道和第二晶片的金属图案彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接，所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。该晶片键合结构在第一晶片形成的伪通道可以改善第一晶片和第二晶片之间键合面的图案分布，从而提高键合强度和可靠性。

Description

晶片键合结构及其制作方法
技术领域
本发明涉及半导体技术，更具体地，涉及晶片键合结构及其制作方 法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存 储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切 相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度 越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即， 3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元， 在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。进一 步地，已经开发出将3D存储器件芯片和驱动电路芯片键合在一起的晶 片键合结构。该晶片键合结构可以提供存储器件的读写速度，并且提高集成度、降低器件成本和提高可靠性。
在上述的晶片键合结构中，晶片之间彼此接触的表面为键合面。晶 片的键合面经过清洗和活化处理之后，达到清洁平整的程度。至少两个 晶片的键合面彼此接触，在一定的温度和压力条件下，通过分子力或者 原子力使晶片键合成为一体。
在现有技术中，为了提高晶片键合结构的键合强度，会在晶片键合 结构中两个晶片的键合层中形成布线层和伪结构，布线层用于提供两个 键合晶片之间的电连接，同时也兼有机械连接的功能，伪结构则用于提 供两个键合晶片之间的机械连接。但是，这样的晶片键合结构由于要形 成布线层和伪结构，因此在键合工艺上比较复杂。
为了降低键合工艺的复杂性，在上述的晶片键合结构基础上，在至 少一个晶片中去除布线层可以节省工艺步骤，然而，相应地也会去除伪 结构，导致晶片键合结构的键合强度和可靠性差的问题，期望进一步改 进晶片键合工艺以提高键合强度和可靠性。
发明内容
本发明的目的是提供一种晶片键合结构及其制作方法，其中，在第 一晶片和第二晶片的键合层中形成彼此连接的伪通道以改善二者键合面 的图案分布，从而提高键合强度和可靠性。
根据本发明的一方面，提供一种晶片键合结构，包括：
第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一键合 层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一键合 层中的第一伪通道，
第二晶片，包括第二半导体衬底、第二键合层、以及在所述第二键 合层的表面暴露的金属图案，
其中，所述第一键合层和所述第二键合层彼此接触以使所述第一晶 片和所述第二晶片彼此键合，所述第一键合层和所述第二键合层的接触 面为键合面，
所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。
优选地，所述第一伪通道不穿透所述第一绝缘层。
优选地，所述晶片键合结构还包括：
第一层间绝缘层，位于所述第一半导体衬底和所述第一键合层之间；
第二层间绝缘层，位于所述第二半导体衬底和所述第二键合层之间。
优选地，还包括：
第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从所述 第一键合层的表面延伸至所述第一焊盘；
第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从所述 第二键合层的表面延伸至所述第二焊盘。
优选地，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。
优选地，所述第一导电通道和所述金属图案彼此连接以提供所述第 一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案 彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。
优选地，根据所述第一晶片和所述第二晶片的电路互连设置所述第 一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合 面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面 的金属密度分布均匀。
优选地，所述第一导电通道和所述第一伪通道在所述键合面暴露的 截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、 椭圆形和多边形。
优选地，所述第一晶片和所述第二晶片分别为选自存储晶片和外围 电路晶片中的任意一种。
优选地，所述第二晶片的金属图案包括第二布线层和第二伪布线层， 所述第二晶片还包括连接在所述第二焊盘和所述第二布线层之间的第二 导电通道，所述第一晶片的所述第一导电通道与所述第二晶片的所述第 二布线层接触，所述第一晶片的所述第一伪通道与所述第二晶片的所述 第二伪布线层接触。
优选地，所述第二晶片的金属图案包括从所述第二键合层的表面延 伸至所述第二层间绝缘层中的第二导电通道、以及从所述第二键合层的 表面延伸到所述第二键合层中的第二伪通道，所述第一晶片的所述第一 导电通道与所述第二晶片的所述第二导电通道接触，所述第一晶片的所 述第一伪通道与所述第二晶片的所述第二伪通道接触。
根据本发明的另一方面，提供一种晶片键合结构的制作方法，包括：
形成第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一 键合层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一 键合层中的第一伪通道，
形成第二晶片，包括第二半导体衬底、第二键合层、以及在所述第 二键合层的表面暴露的金属图案，
将所述第一晶片和所述第二晶片彼此键合，所述第一键合层和所述 第二键合层彼此接触，所述第一键合层和所述第二键合层的接触面为键 合面，
其中，所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺 寸。
优选地，所述第一伪通道不穿透所述第一绝缘层。
优选地，还包括：
形成第一层间绝缘层，所述第一层间绝缘层位于所述第一半导体衬 底和所述第一键合层之间；
形成第二层间绝缘层，所述第二层间绝缘层位于所述第二半导体衬 底和所述第二键合层之间。
优选地，还包括：
形成第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从 所述第一键合层的表面延伸至所述第一焊盘；
形成第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从 所述第二键合层的表面延伸至所述第二焊盘。
优选地，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。
优选地，所述第一导电通道和所述金属图案彼此连接以提供所述第 一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案 彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。
优选地，根据所述第一晶片和所述第二晶片的电路互连设置所述第 一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合 面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面 的金属密度分布均匀。
优选地，所述第一导电通道和所述第一伪通道在所述键合面暴露的 截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、 椭圆形和多边形。
优选地，所述第一导电通道和所述第一伪通道采用共同的金属填充 工艺形成，所述金属填充工艺包括：
采用相同的蚀刻步骤形成不同尺寸和延伸深度的第一开口和第二开 口；
采用金属层填充所述第一开口和所述第二开口；以及
去除所述金属层位于所述相应键合层表面的部分，使得所述金属层 位于所述第一开口内的部分形成第一导电通道，位于所述第二开口内的 部分形成第一伪通道。
优选地，所述第一开口的横向尺寸大于所述第二开口的横向尺寸。
根据本发明实施例的晶片键合结构，不仅在第一晶片和第二晶片的 键合层中形成用于彼此电连接的导电通道，而且形成用于彼此机械连接 的伪通道。利用不同开口的横向尺寸差异，可以在同一个蚀刻工艺中形 成延伸至不同深度的开口，分别用于形成导电通道和伪通道，因而伪通 道的形成无需附加的工艺步骤，从而降低工艺成本。
该晶片键合结构中的导电通道提供第一晶片和第二晶片之间的电连 接，伪通道提供第一晶片和第二晶片之间的机械连接。
该晶片键合结构中的伪通道提高了键合面的金属密度，使得金属键 相对于分子键的比例也提高。采用金属材料形成的伪通道具有良好的延 展性，即使伪通道的连接端部凸凹不平，或者存在着晶片翘曲，也能实 现良好的机械连接，从而可以提高混合键合的键合强度。此外，随着键 合面的金属密度的提高，可以改善晶片键合结构的散热特性。
进一步地，该晶片键合结构的伪通道使得金属密度分布均匀，从而 在化学机械平面化步骤中可以获得光滑平整的键合面，从而在随后的键 合步骤中增加接触面积，从而以提高键合强度和可靠性。
因此，根据本发明实施例的晶片键合结构提高产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他 目的、特征和优点将更为清楚。
图1至3示出根据本发明第一实施例的晶片键合结构的截面示意图。
图4a至图4d分别示出根据本发明第二实施例的晶片键合结构制作 方法中第一晶片的不同步骤的截面示意图。
图5a至图5d分别示出根据本发明第二实施例的晶片键合结构制作 方法中第二晶片的不同步骤的截面示意图。
图6示出根据本发明第二实施例的晶片键合结构的截面示意图。
图7示出根据本发明第三实施例的晶片键合结构的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件 采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按 比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在 一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另 一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另 一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或 区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一 个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采 用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、 尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技 术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中 形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文 中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠 层结构的中间结构。
本申请的发明人发现，现有的晶片键合结构应用于3D存储器件芯 片存在着以下问题。介质层键合工艺要求键合面的平整度高，例如小于 0.3至0.5纳米。然而，3D存储器件芯片的面积较大，晶片翘曲的存在 严重影响键合质量。混合键合工艺在形成晶片互连结构的同时还实现晶 片之间的电连接，因此，在3D存储器件芯片中的应用更有吸引力。然 而，在混合键合工艺中，键合面存在着导电通道图案，导电通道在键合 面上形成凸部或凹部，使得介质层或导电通道的匹配难度大，导致键合 强度降低。晶片键合结构中彼此键合的晶片键合强度差，甚至容易脱落， 使得产品良率受到极大的影响。
本申请的发明人注意上述现有技术仅仅根据晶片的电路结构设计导 电通道图案，而没有根据至少两个晶片的键合特性设计导电通道图案， 因此提出进一步改进的键合工艺，其中，在第一晶片和第二晶片的键合 层中形成彼此连接的伪通道以改善二者键合面的图案分布，从而提高键 合强度和可靠性。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1至3示出根据本发明第一实施例的晶片键合结构的截面示意图。
晶片键合结构100包括第一晶片110和第二晶片120。第一晶片110 包括第一半导体衬底111，以及在第一半导体衬底111上依次堆叠的第 一层间绝缘层112和第一键合层113。第二晶片120包括第二半导体衬 底121，以及在第二半导体衬底121上依次堆叠的第二层间绝缘层122 和第二键合层123。为了简明起见，在图中未示出位于半导体衬底和层 间绝缘层之间的栅叠层结构和内部导电通道。
图1示出在键合过程中，以布线层之间的接触形成电连接和机械连 接的晶片键合结构100。第一晶片110的第一键合层113和第二晶片120 的第二键合层123分别为介质层，例如由二氧化硅组成。在第一晶片110 中，第一焊盘114和第一导电通道115组成双镶嵌结构(dual damascene)。 在第一键合层113中还形成有第一布线层116和第一伪结构117。第一 焊盘114与第一半导体衬底111中的有源区接触，第一导电通道115将 第一焊盘114与第一布线层116彼此电连接。在第二晶片120中，第二 焊盘124和第二导电通道125组成双镶嵌结构。在第二键合层123中还 形成有第二布线层126和第二伪结构127。第二焊盘124与第二半导体 衬底121中的有源区接触，第二导电通道125将第二焊盘124与第二布 线层126彼此电连接。在键合过程中，第一晶片110的第一键合层113 与第二晶片120的第二键合层123彼此接触，第一布线层116与第二布 线层126彼此键合形成电连接，第一伪结构117与第二伪结构127彼此 键合形成机械连接。
图2示出在键合过程中，以布线层与导电通道之间的接触形成电连 接和机械连接的晶片键合结构200。晶片键合结构200与晶片键合结构 100相比，在第一晶片110中省去了第一布线层116。
图3示出在键合过程中，以导电通道之间的接触形成电连接和机械 连接的晶片键合结构300。晶片键合结构300与晶片键合结构100相比， 在第一晶片110中省去了第一布线层116，在晶片210中省去了第二布 线层126。晶片键合结构200、300的其余方面与晶片键合结构100相同， 在此不再详述。
图2和图3所示的晶片键合结构，通过在晶片中省去布线层，从而 降低了键合工艺的复杂性，但是晶片键合结构的键合强度也有所下降， 产品良率受到影响。
图4a至图4d分别示出根据本发明第二实施例的晶片键合结构制作 方法中第一晶片的不同步骤的截面示意图。
如图4a所示，该方法开始于已经形成主要器件结构的第一晶片410。
第一晶片410包括第一半导体衬底411，以及在第一半导体衬底411 依次堆叠的第一层间绝缘层412和第一键合层413。第一半导体衬底411 例如为硅衬底。第一层间绝缘层412为绝缘层，例如由氧化硅组成。第 一键合层413为介质层，例如由氧化硅组成。第一焊盘414与第一半导 体衬底411中的有源区接触。
为了简明起见，在图中未示出第一半导体衬底411和第一层间绝缘 层412之间的功能层。第一晶片410的功能层的内部结构与芯片类型有 关。该功能层提供了晶体管的至少一部分结构。例如，第一晶片410的 第一半导体衬底411中形成晶体管的源区和漏区，功能层中形成晶体管 的栅叠层结构。在第一晶片410为3D存储器件芯片的情形下，功能层 中的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层 的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在第一晶片410为 驱动电路芯片的情形下，功能层中的栅叠层结构例如包括单个层面的栅 极导体层。
在第一键合层413的表面形成抗蚀剂层401。采用光刻工艺在抗蚀 剂层401中形成多个开口402和403，从而形成掩膜。在该实施例中， 开口402的横向尺寸大于开口403的横向尺寸，从而利用开口横向尺寸 控制后续的蚀刻深度，其中，开口402将用于形成用于提供电连接的导 电通道，开口403将用于形成改善图案分布的伪通道。优选地，开口402 的横向尺寸为开口403的横向尺寸的1.5～10倍。
然后，采用抗蚀剂层401作为掩膜进行蚀刻，在第一键合层413中 形成多个开口404和405，从而将抗蚀剂层401的图案转移至第一键合 层413中，如图4b所示。
该步骤例如采用干法蚀刻(例如反应离子蚀刻)或湿法蚀刻工艺。 在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻 剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层401中的开口402 和403到达第一键合层413的表面，从而逐渐去除第一键合层413的暴 露部分，分别形成开口404和405。由于开口402的横向尺寸大于开口403的横向尺寸，因此，二者的蚀刻速率不同，因此，开口404的延伸 深度大于开口405的延伸深度。利用蚀刻剂选择性以及通过控制蚀刻时 间，开口404延伸穿过第一键合层413和第一层间绝缘层412，到达第 一焊盘414的顶端表面停止，开口405则仅在第一键合层413中延伸， 未到达第一层间绝缘层412。然后，采用灰化或溶剂溶解去除抗蚀剂层 401。
然后，在第一键合层413上沉积金属层406，如图4c所示。
该步骤例如采用磁控溅射形成金属层406。该金属层例如由选自铂、 银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层406填充 第一焊盘414的开口404以及仅在第一键合层413中延伸的开口405， 并且在第一键合层413的表面横向延伸。
然后，采用化学机械平面化工艺去除金属层406位于第一键合层413 表面上的部分，形成第一导电通道415和第一伪通道418，如图4d所示。
该步骤采用的化学机械平面化工艺，以第一键合层413作为停止层， 从而可以完全去除金属层406位于第一键合层413表面上的部分。金属 层406位于开口404的部分形成第一导电通道415，位于开口405的部 分形成第一伪通道418。
在第一晶片410中，第一导电通道415和第一伪通道418的顶部暴 露于第一键合层413的表面，第一导电通道415贯穿第一键合层413， 并且延伸至第一层间绝缘层412中，第一导电通道415的底端与第一焊 盘414接触，从而形成连续的导电路径，第一伪通道418的底端延伸至 第一键合层413中，用于改善图案分布，而未形成导电路径。
在第一晶片410中，第一焊盘414和第一导电通道415组成双镶嵌 结构。
然后，在第二晶片420中形成与第一晶片410彼此对准和相同的第 二布线层426和第二伪布线层428，将第一晶片410和420的键合层彼 此接触以形成晶片键合结构400，如图6所示。
图5a至图5d分别示出根据本发明第二实施例的晶片键合结构制作 方法中第二晶片的不同步骤的截面示意图。
如图5a所示，该方法开始于已经形成主要器件结构的第二晶片420。
第二晶片420包括第二半导体衬底421，以及在第二半导体衬底421 依次堆叠的第二层间绝缘层422和第二键合层423。第二半导体衬底421 例如为硅衬底。第二层间绝缘层422为绝缘层，例如由氧化硅组成。第 二键合层423为介质层，例如由氧化硅组成。在第二键合层423中还形 成有第二布线层426和第二伪布线层428。第二焊盘424与第二半导体 衬底421中的有源区接触。
为了简明起见，在图中未示出第二半导体衬底421和第二层间绝缘 层422之间的功能层。第二晶片420的功能层的内部结构与芯片类型有 关。该功能层提供了晶体管的至少一部分结构。例如，第二晶片410的 第二半导体衬底421中形成晶体管的源区和漏区，功能层中形成晶体管 的栅叠层结构。在第二晶片420为3D存储器件芯片的情形下，功能层 中的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层 的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在第二晶片420为 驱动电路芯片的情形下，功能层中的栅叠层结构例如包括单个层面的栅 极导体层。
在第二键合层423的表面形成抗蚀剂层401。采用光刻工艺在抗蚀 剂层中形成多个开口407，从而形成掩膜。在该实施例中，开口将用于 形成用于提供电连接的导电通道和用于改善图案分布的伪通道。
然后，采用抗蚀剂层401作为掩膜进行蚀刻，在第二键合层423中 形成多个开口408，从而将抗蚀剂层407的图案转移至第二键合层423 中，如图5b所示。
该步骤例如采用干法蚀刻(例如反应离子蚀刻)或湿法蚀刻工艺。 在干法蚀刻中使用的蚀刻剂例如是蚀刻气体，在湿法蚀刻中使用的蚀刻 剂例如是蚀刻溶液。在蚀刻期间，蚀刻剂经由抗蚀剂层401中的开口407 到达第二键合层423的表面，从而逐渐去除第二键合层423的暴露部分， 形成多个开口408。利用蚀刻剂选择性以及通过控制蚀刻时间，开口408 延伸穿过第二键合层423，到达第二层间绝缘层422的顶端表面停止。 然后，采用灰化或溶剂溶解去除抗蚀剂层401。
然后，在第二键合层423上沉积金属层406，如图5c所示。
该步骤例如采用磁控溅射形成金属层406。该金属层406例如由选 自铂、银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层406 填充第二键合层423中的开口408，并且在第二键合层423的表面横向 延伸。
然后，采用化学机械平面化工艺去除金属层406位于第二键合层423 表面上的部分，形成第二布线层426和第二伪布线层428，如图5d所示。
该步骤采用的化学机械平面化工艺，以第二键合层423作为停止层， 从而可以完全去除金属层406位于第二键合层423表面上的部分。金属 层406位于第二导电通道425上的开口部分形成第二布线层426，位于 其他位置的开口部分形成第二伪布线层428。
在第二晶片420中，第二布线层426和第二伪布线层428的顶部暴 露于第二键合层423的表面，第二导电通道425将第二焊盘424与第二 布线层426彼此电连接。第二键合层423中的第二伪布线层428用于改 善图案分布，而未形成导电路径。
在第二晶片420中，第二焊盘424和第二导电通道425组成双镶嵌 结构。
在键合过程中，第一晶片410的第一导电通道415与第二晶片420 的第二布线层426彼此接触且金属键合，从而提供第一晶片410和第二 晶片420之间的电连接，第一晶片410的第一伪通道418与第二晶片420 的第二伪布线层428彼此接触且金属键合，从而提供第一晶片410和第 二晶片420之间的机械连接。
第一晶片410的第一键合层413的表面为键合面。在键合面上分布 多个第一导电通道415和多个第一伪通道418。根据第一晶片410和第 二晶片420的电路互连设计第一导电通道415的数量和位置，以提供内 部电路经由键合面的电连接。根据第一晶片410的金属密度分布设计第 一伪通道418的数量和位置。在该实施例中，由于第一伪通道418的引 入，可以改善键合面上的金属密度的分布，即，导电通道和伪通道共计 的金属图案面积与键合面的表面积比例，在键合面的不同区域中大致相 等。金属图案即晶片键合面中暴露的金属形状组成的图案，以晶片键合 结构400为例，在第一晶片410中，金属图案包括第一导电通道415和 第一伪通道418在第一晶片410的键合面暴露的金属形状，在第二晶片 420中，金属图案包括第二布线层426和第二伪布线层428在第二晶片 420的键合面暴露的金属形状。
在实施例中，第一导电通道415的横向尺寸大于第一伪通道418的 横向尺寸。优选地，第一导电通道415的横向尺寸为第一伪通道418的 横向尺寸的1.5～10倍。利用不同开口的横向尺寸差异，可以在同一个蚀 刻工艺中形成延伸至不同深度的开口，分别用于导电通道和伪通道，因 而第一晶片410中伪通道的形成无需附加的工艺步骤，从而降低工艺成本。
第一伪通道418的截面形状与第一导电通道415的截面形状通道相 同或不同，例如均为矩形。在替代的实施例中，该截面形状可以是矩形、 方形、三角形、圆形、椭圆形和多边形中的任意一种。第一伪通道418 填充多个第一导电通道415周围的空白区域，以改善金属密度的分布。
图7示出根据本发明第三实施例的晶片键合结构的截面示意图。晶 片键合结构500包括第一晶片510和第二晶片520。
第一晶片510包括第一半导体衬底511，以及在第一半导体衬底511 依次堆叠的第一层间绝缘层512和第一键合层513。第一半导体衬底511 例如为硅衬底。第一层间绝缘层512为绝缘层，例如由氧化硅组成。第 一键合层513为介质层，例如由氧化硅组成。在第一晶片510还形成有 贯穿第一键合层513并且延伸至第一层间绝缘层512中的第一导电通道515，以及仅在键合层中延伸的第一伪通道518。第一导电通道515和第 一伪通道518的顶端暴露于第一键合层513的表面。第一导电通道515 的横向尺寸大于第一伪通道518的横向尺寸。优选地，第一导电通道515 的横向尺寸为第一伪通道518的横向尺寸的1.5～10倍。第一焊盘514与 第一半导体衬底511中的有源区接触，第一导电通道515将第一焊盘514 与第一布线层516彼此电连接。第一键合层513中的第一伪通道518用 于改善图案分布，而未形成导电路径。
第二晶片520包括第二半导体衬底521，以及在第二半导体衬底521 依次堆叠的第二层间绝缘层522和第二键合层523。第二半导体衬底521 例如为硅衬底。第二层间绝缘层522为绝缘层，例如由氧化硅组成。第 二键合层523为介质层，例如由氧化硅组成。在第二晶片520还形成有 贯穿第二键合层523并且延伸至第二层间绝缘层522中的第二导电通道525，以及仅在键合层中延伸的第二伪通道528。第二导电通道525和第 二伪通道528的顶端暴露于第二键合层523的表面。第二导电通道525 的横向尺寸大于第二伪通道528的横向尺寸，例如，第二导电通道525 的横向尺寸为第二伪通道528的横向尺寸的1.5～10倍。第二焊盘524与 第二半导体衬底521中的有源区接触，第二导电通道525将第二焊盘524 与第二布线层526彼此电连接。第二键合层523中的第二伪通道528用 于改善图案分布，而未形成导电路径。
利用不同开口的横向尺寸差异，可以在同一个蚀刻工艺中形成延伸 至不同深度的开口，分别用于导电通道和伪通道，因而，第一晶片510 和第二晶片520中伪通道的形成无需附加的工艺步骤，从而降低工艺成 本。
在键合过程中，第一晶片510的第一导电通道515与第二晶片520 的第二导电通道525彼此接触且金属键合，从而提供第一晶片510和第 二晶片520之间的电连接，第一晶片510的第一伪通道518与第二晶片 520的第二伪通道528彼此接触且金属键合，从而提供第一晶片510和 第二晶片520之间的机械连接。
根据本发明实施例的晶片键合结构，不仅在键合层中形成用于电连 接的导电通道，而且形成用于改善金属分布的伪通道。第一晶片和第二 晶片的导电通道和伪通道分别对准，其中仅导电通道与内部电路电连接， 伪通道未形成导电路径。该晶片键合结构可以提高键合强度和可靠性， 从而提高产品良率。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利 要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (21)

1.一种晶片键合结构，包括：
第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一键合层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一键合层中的第一伪通道，
第二晶片，包括第二半导体衬底、第二键合层、以及在所述第二键合层的表面暴露的金属图案，
其中，所述第一键合层和所述第二键合层彼此接触以使所述第一晶片和所述第二晶片彼此键合，所述第一键合层和所述第二键合层的接触面为键合面，
所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。
2.根据权利要求1所述的晶片键合结构，其中，所述第一伪通道不穿透所述第一绝缘层。
3.根据权利要求1所述的晶片键合结构，其中，所述晶片键合结构还包括：
第一层间绝缘层，位于所述第一半导体衬底和所述第一键合层之间；
第二层间绝缘层，位于所述第二半导体衬底和所述第二键合层之间。
4.根据权利要求1所述的晶片键合结构，其中，还包括：
第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从所述第一键合层的表面延伸至所述第一焊盘；
第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从所述第二键合层的表面延伸至所述第二焊盘。
5.根据权利要求1所述的晶片键合结构，其中，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。
6.根据权利要求1所述的晶片键合结构，其中，所述第一导电通道和所述金属图案彼此连接以提供所述第一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。
7.根据权利要求1所述的晶片键合结构，其中，根据所述第一晶片和所述第二晶片的电路互连设置所述第一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面的金属密度分布均匀。
8.根据权利要求1所述的晶片键合结构，其中，所述第一导电通道和所述第一伪通道在所述键合面暴露的截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、椭圆形和多边形。
9.根据权利要求1所述的晶片键合结构，其中，所述第一晶片和所述第二晶片分别为选自存储晶片和外围电路晶片中的任意一种。
10.根据权利要求1所述的晶片键合结构，其中，所述第二晶片的金属图案包括第二布线层和第二伪布线层，所述第二晶片还包括连接在所述第二焊盘和所述第二布线层之间的第二导电通道，所述第一晶片的所述第一导电通道与所述第二晶片的所述第二布线层接触，所述第一晶片的所述第一伪通道与所述第二晶片的所述第二伪布线层接触。
11.根据权利要求1所述的晶片键合结构，其中，所述第二晶片的金属图案包括从所述第二键合层的表面延伸至所述第二层间绝缘层中的第二导电通道、以及从所述第二键合层的表面延伸到所述第二键合层中的第二伪通道，所述第一晶片的所述第一导电通道与所述第二晶片的所述第二导电通道接触，所述第一晶片的所述第一伪通道与所述第二晶片的所述第二伪通道接触。
12.一种晶片键合结构的制作方法，包括：
形成第一晶片，包括第一半导体衬底、第一键合层、穿透所述第一键合层的第一导电通道、以及从所述第一键合层的表面延伸到所述第一键合层中的第一伪通道，
形成第二晶片，包括第二半导体衬底、第二键合层、以及在所述第二键合层的表面暴露的金属图案，
将所述第一晶片和所述第二晶片彼此键合，所述第一键合层和所述第二键合层彼此接触，所述第一键合层和所述第二键合层的接触面为键合面，
其中，所述第一导电通道的横向尺寸大于所述第一伪通道的横向尺寸。
13.根据权利要求12所述的制作方法，其中，所述第一伪通道不穿透所述第一绝缘层。
14.根据权利要求12所述的制作方法，其中，还包括：
形成第一层间绝缘层，所述第一层间绝缘层位于所述第一半导体衬底和所述第一键合层之间；
形成第二层间绝缘层，所述第二层间绝缘层位于所述第二半导体衬底和所述第二键合层之间。
15.根据权利要求12所述的制作方法，其中，还包括：
形成第一焊盘，位于所述第一半导体衬底上，所述第一导电通道从所述第一键合层的表面延伸至所述第一焊盘；
形成第二焊盘，位于所述第二半导体衬底上，所述第二导电通道从所述第二键合层的表面延伸至所述第二焊盘。
16.根据权利要求15所述的制作方法，其中，所述第一焊盘横向尺寸大于所述第一导电通道的横向尺寸。
17.根据权利要求12所述的制作方法，其中，所述第一导电通道和所述金属图案彼此连接以提供所述第一晶片和所述第二晶片之间的电连接，所述第一伪通道和所述金属图案彼此接触以提供所述第一晶片和所述第二晶片之间的机械连接。
18.根据权利要求12所述的制作方法，其中，根据所述第一晶片和所述第二晶片的电路互连设置所述第一导电通道的数量和位置，根据所述第一晶片和所述第二晶片之间键合面的金属密度分布设置所述第一伪通道的数量和位置，使得所述键合面的金属密度分布均匀。
19.根据权利要求12所述的制作方法，其中，所述第一导电通道和所述第一伪通道在所述键合面暴露的截面形状分别为选自以下形状的任意一种：矩形、方形、三角形、圆形、椭圆形和多边形。
20.根据权利要求12所述的制作方法，其中，所述第一导电通道和所述第一伪通道采用共同的金属填充工艺形成，所述金属填充工艺包括：
采用相同的蚀刻步骤形成不同尺寸和延伸深度的第一开口和第二开口；
采用金属层填充所述第一开口和所述第二开口；以及
去除所述金属层位于所述相应键合层表面的部分，使得所述金属层位于所述第一开口内的部分形成第一导电通道，位于所述第二开口内的部分形成第一伪通道。
21.根据权利要求20所述的制作方法，其中，所述第一开口的横向尺寸大于所述第二开口的横向尺寸。
CN201910250069.2A 2019-03-29 2019-03-29 晶片键合结构及其制作方法 Active CN109994444B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111003008.XA CN113838823B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法
CN201910250069.2A CN109994444B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910250069.2A CN109994444B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202111003008.XA Division CN113838823B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法

Publications (2)

Publication Number Publication Date
CN109994444A true CN109994444A (zh) 2019-07-09
CN109994444B CN109994444B (zh) 2021-07-16

Family

ID=67131884

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202111003008.XA Active CN113838823B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法
CN201910250069.2A Active CN109994444B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202111003008.XA Active CN113838823B (zh) 2019-03-29 2019-03-29 晶片键合结构及其制作方法

Country Status (1)

Country Link
CN (2) CN113838823B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370389A (zh) * 2020-03-23 2020-07-03 长江存储科技有限责任公司 半导体器件
CN111383992A (zh) * 2020-03-23 2020-07-07 长江存储科技有限责任公司 半导体器件的制造方法
CN113809043A (zh) * 2020-06-12 2021-12-17 豪威科技股份有限公司 图像传感器中使用混合接合的金属布线

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114783984A (zh) * 2022-04-22 2022-07-22 武汉新芯集成电路制造有限公司 三维集成装置及其制作方法
CN115241145B (zh) * 2022-07-26 2024-10-01 武汉新芯集成电路股份有限公司 半导体器件及其制造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909208A (zh) * 2005-08-02 2007-02-07 奇梦达股份公司 制造半导体结构的方法及对应的半导体结构
CN101322238A (zh) * 2005-11-30 2008-12-10 先进微装置公司 通过设置假通孔而增加金属化层的附着力的技术
US20100133630A1 (en) * 2007-04-26 2010-06-03 Roland Scheuerer Method for producing a micromechanical component having a trench structure for backside contact
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
CN102468284A (zh) * 2010-11-10 2012-05-23 中国科学院微电子研究所 堆叠的半导体器件及其制造方法
CN104952747A (zh) * 2014-03-28 2015-09-30 台湾积体电路制造股份有限公司 具有均匀图案密度的混合接合
CN106653720A (zh) * 2016-12-30 2017-05-10 武汉新芯集成电路制造有限公司 一种混合键合结构及混合键合方法
CN106952837A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 获得绝缘层厚度的方法以及晶圆级键合封装方法
CN107134445A (zh) * 2016-02-26 2017-09-05 台湾积体电路制造股份有限公司 3dic结构及其形成方法
US20180240859A1 (en) * 2017-02-23 2018-08-23 International Business Machines Corporation Microstructure modulation for 3d bonded semiconductor containing an embedded resistor structure
CN109119426A (zh) * 2018-09-28 2019-01-01 长江存储科技有限责任公司 3d存储器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703012B1 (ko) * 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
US9230941B2 (en) * 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US10026883B2 (en) * 2016-12-20 2018-07-17 Globalfoundries Inc. Wafer bond interconnect structures
CN108288609B (zh) * 2018-01-30 2020-07-14 德淮半导体有限公司 晶片堆叠结构及其制造方法以及图像感测装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1909208A (zh) * 2005-08-02 2007-02-07 奇梦达股份公司 制造半导体结构的方法及对应的半导体结构
CN101322238A (zh) * 2005-11-30 2008-12-10 先进微装置公司 通过设置假通孔而增加金属化层的附着力的技术
US20100133630A1 (en) * 2007-04-26 2010-06-03 Roland Scheuerer Method for producing a micromechanical component having a trench structure for backside contact
US20100224965A1 (en) * 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
CN102468284A (zh) * 2010-11-10 2012-05-23 中国科学院微电子研究所 堆叠的半导体器件及其制造方法
CN104952747A (zh) * 2014-03-28 2015-09-30 台湾积体电路制造股份有限公司 具有均匀图案密度的混合接合
CN106952837A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 获得绝缘层厚度的方法以及晶圆级键合封装方法
CN107134445A (zh) * 2016-02-26 2017-09-05 台湾积体电路制造股份有限公司 3dic结构及其形成方法
CN106653720A (zh) * 2016-12-30 2017-05-10 武汉新芯集成电路制造有限公司 一种混合键合结构及混合键合方法
US20180240859A1 (en) * 2017-02-23 2018-08-23 International Business Machines Corporation Microstructure modulation for 3d bonded semiconductor containing an embedded resistor structure
CN109119426A (zh) * 2018-09-28 2019-01-01 长江存储科技有限责任公司 3d存储器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370389A (zh) * 2020-03-23 2020-07-03 长江存储科技有限责任公司 半导体器件
CN111383992A (zh) * 2020-03-23 2020-07-07 长江存储科技有限责任公司 半导体器件的制造方法
CN111383992B (zh) * 2020-03-23 2023-07-28 长江存储科技有限责任公司 半导体器件的制造方法
CN113809043A (zh) * 2020-06-12 2021-12-17 豪威科技股份有限公司 图像传感器中使用混合接合的金属布线

Also Published As

Publication number Publication date
CN113838823A (zh) 2021-12-24
CN113838823B (zh) 2024-08-02
CN109994444B (zh) 2021-07-16

Similar Documents

Publication Publication Date Title
CN109994444A (zh) 晶片键合结构及其制作方法
TWI247563B (en) Interposer and method of making same
US8476116B2 (en) Reduction of etch microloading for through silicon vias
KR100801077B1 (ko) 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼
CN109935568A (zh) 半导体器件及其制作方法
JP7565933B2 (ja) 新規なシリコン貫通コンタクト構造およびそれを形成する方法
KR100215847B1 (ko) 반도체 장치의 금속 배선 및 그의 형성 방법
CN106941091B (zh) 内连线结构、内连线布局结构及其制作方法
CN109166836A (zh) 半导体器件和制造方法
JP2007534178A (ja) 低減された層内静電容量を有する集積回路の配線構造
US11646223B2 (en) Metal lead, semiconductor device and methods of fabricating the same
JPH11274154A (ja) 半導体装置およびその製造方法
JP4138232B2 (ja) ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
US5924006A (en) Trench surrounded metal pattern
TWI276184B (en) Methods for producing electrode and semiconductor device
CN113363202B (zh) 半导体结构及其形成方法
TW465083B (en) Semiconductor device and method of manufacturing the same
US6107686A (en) Interlevel dielectric structure
KR100555524B1 (ko) 반도체 장치의 본딩패드 및 그 제조방법
TWI707401B (zh) 基本原則區域中完全對準介層窗
US6432809B1 (en) Method for improved passive thermal flow in silicon on insulator devices
TW439265B (en) Semiconductor memory device and method of fabricating the same
JP3729680B2 (ja) 半導体装置の製造方法および半導体装置
KR100685531B1 (ko) 반도체 메모리 소자의 금속 배선 형성 방법
TW589717B (en) Semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant