CN111383992B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制造方法，包括：提供第一晶圆，第一晶圆上暴露有第一导电层；在第一晶圆以及第一导电层上形成第一氧化层；在第一氧化层中形成一体成型的第一互联通道和第一虚拟通道，其中，第一互联通道沿垂直于所述第一导电层的方向上的宽度实质相同，第一互联通道与第一导电层接触，且第一虚拟通道的高度小于第一互联通道的高度，使得第一虚拟通道与第一导电层间隔；提供第二晶圆，第二晶圆的结构与第一晶圆相似，其中形成第二互联通道和第二虚拟通道；以及键合第一晶圆和第二晶圆，使第一互联通道和第二互联通道相互接触从而连通第一导电层和第二导电层。该制造方法减少了晶圆键合中的工艺步骤，降低了生产成本。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路的制造领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着集成电路制造技术的飞速发展，半导体器件向着更高的性能、更低的功耗和更小的占位面积发展。在这个过程中，晶圆的3D堆叠技术的应用越来越广泛。晶圆的堆叠通常通过金属键合来实现。目前为了实现两片晶圆之间的键合，需要采用至少四层金属层，键合工艺步骤较多，生产成本高。在保证半导体器件性能的前提下，期望减少键合工艺中的步骤，从而降低生产成本。
发明内容
本发明所要解决的技术问题是提供一种简化键合工艺步骤的半导体器件的制造方法。
本发明为解决上述技术问题而采用的技术方案是一种半导体器件的制造方法，其特征在于，包括：提供第一晶圆，所述第一晶圆上暴露有第一导电层；在所述第一晶圆以及所述第一导电层上形成第一氧化层；在所述第一氧化层中形成一体成型的第一互联通道和第一虚拟通道，其中，所述第一互联通道沿垂直于所述第一导电层的方向上的宽度实质相同，所述第一互联通道与所述第一导电层接触，且所述第一虚拟通道的高度小于所述第一互联通道的高度，使得所述第一虚拟通道与所述第一导电层间隔；提供第二晶圆，所述第二晶圆上暴露有第二导电层；在所述第二晶圆以及所述第二导电层上形成第二氧化层；在所述第二氧化层中形成一体成型的第二互联通道和第二虚拟通道，其中，所述第二互联通道沿垂直于所述第二导电层的方向上的宽度实质相同，所述第二互联通道与所述第二导电层接触，且所述第二虚拟通道的高度小于所述第二互联通道的高度，使得所述第二虚拟通道与所述第二导电层间隔；以及键合所述第一晶圆和第二晶圆，使所述第一互联通道和所述第二互联通道相互接触从而连通所述第一导电层和所述第二导电层。
在本发明的一实施例中，所述第一互联通道的宽度大于所述第一虚拟通道的宽度。
在本发明的一实施例中，该制造方法还包括：在所述第一氧化层中均匀地形成多个所述第一虚拟通道。
在本发明的一实施例中，该制造方法还包括：在所述第二氧化层中均匀地形成多个所述第二虚拟通道。
在本发明的一实施例中，该制造方法还包括：在键合所述第一晶圆和第二晶圆时，使所述第一虚拟通道和所述第二虚拟通道相互接触。
在本发明的一实施例中，在所述第一晶圆以及所述第一导电层上形成第一氧化层之前包括：在所述第一晶圆以及所述第一导电层上形成第一绝缘层。
在本发明的一实施例中，所述第一虚拟通道与所述第一绝缘层不接触。
在本发明的一实施例中，在所述第二晶圆以及所述第二导电层上形成第二氧化层之前包括：在所述第二晶圆以及所述第二导电层上形成第二绝缘层。
在本发明的一实施例中，所述第二虚拟通道与所述第二绝缘层不接触。
本发明通过在晶圆中同时刻蚀互联通道和虚拟通道，分别形成一体成型的互联通道和虚拟通道，并使虚拟通道的高度小于互联通道的高度，通过键合使不同晶圆中的互联通道连通，从而连通不同晶圆中的导电层。根据本发明的制造方法所形成的半导体器件结构简单，该制造方法减少了晶圆键合中的工艺步骤，降低了生产成本。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是一种半导体器件的结构示意图；
图2A-2G是形成图1所示的半导体器件中的下部结构的过程示意图；
图3是本发明一实施例的半导体器件的结构示意图；
图4是本发明一实施例的半导体器件的制造方法的流程示意图；
图5A-5E是根据该实施例的制造方法制造半导体器件中的第二结构的过程示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图1是一种半导体器件的结构示意图。参考图1所示，该半导体器件100中包括由上下两部分结构键合而成的结构，分别是上部结构110和下部结构130。该上部结构110和下部结构130的结构可以相同，也可以不同。以下部结构130为例，该下部结构130主要包括形成在晶圆131上的导电层140、虚拟通道141和互联通道142。其中，互联通道142的作用是连通不同结构中的导电层，从而实现电导通。虚拟通道141则通常起到支撑和使晶圆内部的金属密度分布均匀的作用。其中互联通道142由两部分组成，分别是与虚拟通道141处于同一平面并具有相同高度的部分互联通道142a，以及宽度较窄的部分互联通道142b。在形成该下部结构130时，首先同时形成了虚拟通道141和部分互联通道142a。其次在部分互联通道142a的基础上再形成部分互联通道142b，相当于增加了互联通道142的整体高度，同时也使该互联通道142在沿垂直于导电层140的方向上的上下宽度不一致。该导电层140形成于晶圆131的底部。虚拟通道141与导电层140没有接触。互联通道142与导电层140相互接触。在键合上部结构110和下部结构130时，使上部结构110和下部结构130的互联通道122、142相互接触，从而连通上部结构110中的导电层120和下部结构130中的导电层140。虚拟通道141、121也相互接触。为了得到图1所示的半导体器件中的结构，在进行键合的过程中，为了形成如图1中所示的虚拟通道和互联通道，往往需要在每个晶圆中形成两层金属层，也就是说，总共需要形成四层金属层，使得该键合过程的工艺步骤较多，成本高。
图2A-2G是形成图1所示的半导体器件中的下部结构的过程示意图。按照从图2A到图2G的顺序来形成该下部结构130。需要说明，图2A-2G示出了形成该下部结构130的主要步骤，并不包含实际形成过程中的所有步骤。图2A-2G也可以用于说明形成图1所示的半导体器件中的上部结构110的过程。
参考图2A所示，在该步骤中提供晶圆201，该晶圆201中形成有导电层202。在图2A所示的步骤中，还在晶圆201和导电层202的上表面形成有一层绝缘层210。该绝缘层210的材料可以是氮化硅。
参考图2B所示，在该步骤中，在绝缘层210的上表面形成氧化层220和光刻胶层230。该氧化层220的厚度大于绝缘层210的厚度。该氧化层220的材料可以是四乙氧基硅烷(TEOS,tetraethoxysilane)。
参考图2C所示，在该步骤中，在光刻胶层230上形成第一光刻图案231。该步骤可以通过在光刻胶层230上方形成具有图案的掩模层来实现。
参考图2D所示，在该步骤中，根据前面所形成的第一光刻图案231在氧化层220中形成第一通道221。该第一通道221是将第一光刻图案231所对应位置的绝缘层210暴露出来的开孔。
参考图2E所示，在该步骤中，用底部抗反射涂层(BARC,Bottom Anti-ReflectionCoating)填充第一通道221所在的开孔，并在该结构表面上形成一层底部抗反射涂层240。在该底部抗反射涂层240上方再形成光刻胶层250。该光刻胶层250上形成有第二光刻图案251和第三光刻图案252。其中，第二光刻图案251位于导电层202的上方。第三光刻图案252没有位于导电层202的上方。
参考图2F所示，在该步骤中，根据第二光刻图案251和第三光刻图案252对氧化层220进行刻蚀，形成第二通道222和第三通道223。其中，第二通道222和第一通道221打通。由于第二光刻图案251的尺寸大于第一光刻图案231的尺寸，所形成的第二通道222的尺寸也大于所述第一通道221。如图2F所示，这里的尺寸指沿水平方向的宽度，该尺寸可以表征相关形状在水平方向的截面图形的宽度、长度、直径等。因此，第二通道222和第一通道221连通之后形成了图2F所示的上面宽下面窄的通道形状。由于第一通道221和第二通道222连通，整个通道用第二通道222来标示。因此，第三通道223的深度小于第二通道222。并且，第三通道223与导电层202间隔。由于第三通道223的深度所限，第三通道223与绝缘层210也没有接触。
参考图2G所示，在该步骤中，在第二通道222和第三通道223中填充金属材料。该金属材料例如是铜。在第二通道222中所填充的金属材料224填满了整个第二通道222包括第一通道221所在的空间，使第二通道222与导电层202连通。由于金属材料224是导体材料，因此，通过第二通道222可以将导电层202与其它的外围器件或其它导电材料导通，也就是形成互联通道。由于第三通道223的深度小于第二通道222，因此在第三通道223中所填充的金属材料225仅起到支撑或使晶圆中的金属密度均匀的作用，而不起到实际的连通作用。因此该第三通道223也可以被成为虚拟通道。
根据图2A-2G所示的步骤可以形成图1所示的半导体器件的结构。参考图1所示，为了键合上部结构110和下部结构130以形成半导体器件100，需要分别在上部结构110和下部结构130中形成和填充各自的第一通道221、第二通道222和第三通道223。其中第一通道221和第二通道222是分别形成的，形成互联通道所需的步骤较多，工艺流程复杂，从而导致成本较高。
图3是本发明一实施例的半导体器件的结构示意图。参考图3所示，该半导体器件300中包括相互结合的第一结构310和第二结构320。在图3所示的实施例中，第一结构310和第二结构320具有相同的结构。在其它的实施例中，第一结构310和第二结构320可以具有不同的结构，例如第一结构310和第二结构320具有部分相同的结构，也具有部分不同的结构。
参考图3所示，以第二结构320为例，该第二结构320包括导电层321、一体成型的互联通道322和虚拟通道323。其中，互联通道322沿垂直于导电层321的方向上的宽度实质相同，互联通道322与导电层321相接触，且虚拟通道323的高度小于互联通道322的高度，使得虚拟通道323与导电层321间隔。
需要说明，图3所示为半导体器件300的侧视剖视图。互联通道322沿垂直于导电层321的方向上的宽度是指图3中所示出的互联通道322的宽度，该宽度可以表示半导体器件300中的实际结构的宽度或直径等。
图3不用于限制本发明的半导体器件300中的第二结构320的具体大小，也不用于限制其中的导电层321、互联通道322和虚拟通道323的尺寸。在图3所示的实施例中，虚拟通道323位于导电层321的上方。在其它的实施例中，虚拟通道323可以不位于导电层321的上方，即在虚拟通道323的下方可以不包括导电层321。图3示出了本发明的半导体器件300中的相互结合的第一结构310和第二结构320，并未示出该半导体器件300的其它部分。图3不用于限制本发明的半导体器件300中的其余结构。
第一结构310中的虚拟通道313的高度与第二结构320中的虚拟通道323的高度可以相等也可以不等。第一结构310中的互联通道312的高度与第二结构320中的互联通道322的高度可以相等也可以不等。
如图3所示，第一结构310和第二结构320以键合的方式互相结合，并以AA'轴所示的面为结合面。第一结构310中的虚拟通道313和互联通道312朝向AA'轴的一面处于同一平面。第二结构320中的虚拟通道323和互联通道322朝向AA'轴的一面处于同一平面。
如图3所示，在该半导体器件300中，第一结构310和第二结构320的互联通道312、322相互接触从而连通第一结构310的导电层311和第二结构320的导电层321。
在本发明的实施例中，互联通道的宽度大于虚拟通道的宽度。如图3所示，互联通道312的宽度大于虚拟通道313的宽度，互联通道322的宽度大于虚拟通道323的宽度。这样的设计在于，在对互联通道和虚拟通道进行刻蚀时，较宽的宽度便于形成较深的刻蚀深度，这样可以通过调整刻蚀参数，在同一次刻蚀中同时形成深度较深的互联通道和深度较浅的虚拟通道，减少工艺步骤。
在图3所示的实施例中，第二结构320的互联通道322的宽度与第一结构310的互联通道312的宽度不相等，第二结构320的虚拟通道323的宽度和第一结构310的虚拟通道313的宽度相等，并且虚拟通道323与虚拟通道313相互对齐且连通。在其它的实施例中，互联通道312的宽度和互联通道322的宽度也可以相等，虚拟通道313的宽度和虚拟通道323的宽度可以不相等，虚拟通道313和虚拟通道323可以没有相互对齐以及连通。在图3所示的实施例中，与图1所示的半导体器件100不同，每一结构中的互联通道312、322都是一体成型的，并且互联通道312、322在沿垂直于导电层311、321的方向上，由上至下的宽度实质相同。该实质相同的含义为：完全相同或略有差异。例如由于工艺导致该宽度在由上至下的不同位置上略有差异。该互联通道312、322的具体形成方法将在后文中说明。
在一些实施例中，每一结构中都包括均匀分布的多个虚拟通道。如图3所示，在第一结构310中包括四个虚拟通道313，该四个虚拟通道313对称地、均匀地分布在互联通道312的两侧。同样，在第二结构320中也包括四个虚拟通道323，该四个虚拟通道323对称地、均匀地分布在互联通道322的两侧。这样设置虚拟通道的目的在于：支撑半导体结构。在一些实施例中，在均匀分布的虚拟通道中填充有金属材料，这样可以使半导体器件在相互键合的部分具有均匀的金属密度。
互联通道的作用在于使两个结构中的导电层相互连通。因此，在互联通道中也填充有金属材料。
在一些实施例中，在虚拟通道和互联通道中填充有相同的金属。该金属可以例如是铜。
在一些实施例中，每一结构中的虚拟通道和互联通道中所填充的金属可以不同。
在一些实施例中，在导电层和虚拟通道之间还包括绝缘层。该绝缘层的材料可以例如是氮化硅。该虚拟通道可以与接触该绝缘层，也可以不接触该绝缘层。
在一些实施例中，导电层可以与外围电路相连接。
在一些实施例中，图3中所示的第一结构是一种CMOS器件。第二结构可以是一种包括存储阵列的存储器件。本发明的半导体器件是由晶圆连接结构切割后的单个器件。
如图3所示，在本发明的半导体器件300中，第一结构310和第二结构320之间通过一体成型的互联通道312、322相互连通，相比于图1所示的半导体器件100，具有结构简单的有益效果。
图4是本发明一实施例的半导体器件的制造方法的流程示意图。根据图4所示的制造方法可以制造图3所示的半导体器件300。图5A-5E是根据该实施例的制造方法制造半导体器件300中的第二结构320的过程示意图。需要说明，图5A-5E示出了形成该第二结构320的主要步骤，并不包含实际形成过程中的所有步骤。图5A-5E也可以用于说明形成图3所示的半导体器件300中的第一结构310的过程。
下面结合图4和图5A-5E对该实施例的制造方法进行说明。参考图4所示，该实施例的半导体器件的制造方法包括以下步骤：
步骤410，提供第一晶圆，该第一晶圆上暴露有第一导电层。
参考图5A所示，在该步骤中提供第一晶圆501，该第一晶圆501上暴露有第一导电层502。本发明对第一晶圆的材料不做限制。在本实施例中，第一晶圆501可以是单晶硅。
图5A不用于限制本发明的半导体器件的制造方法中的第一晶圆、第一导电层的具体大小。在图5A所示的实施例中，该第一导电层502形成在该第一晶圆501中。该第一导电层502的上表面与第一晶圆501的上表面平齐。可以采用平坦化工艺使该第一导电层502的上表面与第一晶圆501的上表面平齐。平坦化工艺可以采用例如凹陷蚀刻或化学机械平坦化。
在一些实施例中，在步骤410之后还包括在第一晶圆501和第一导电层502上形成第一绝缘层510。该第一绝缘层510的材料可以是氮化硅。
步骤420，在第一晶圆以及第一导电层上形成第一氧化层。
在本步骤中，参考图5B所示，由于在该实施例中，在第一晶圆501及第一导电层502上形成有第一绝缘层510，因此，该第一氧化层520形成于第一绝缘层510的上方。第一氧化层520的厚度大于第一绝缘层510的厚度。在其它的实施例中，可以直接在第一晶圆501及第一导电层502上形成第一氧化层520。该第一氧化层520的材料可以是TEOS。
步骤430，在第一氧化层中形成一体成型的第一互联通道和第一虚拟通道。其中，第一互联通道沿垂直于第一导电层的方向上的宽度相同，第一互联通道与第一导电层接触，且第一虚拟通道的高度小于第一互联通道的高度，使得第一虚拟通道与第一导电层间隔。
可以采用湿法刻蚀在第一氧化层520中刻蚀形成第一互联通道和第一虚拟通道。参考图5B所示，在第一氧化层520的上面形成一层光刻胶层530。参考图5C所示，在该光刻胶层530中形成第一光刻图案531和第二光刻图案532。其中第一光刻图案531位于第一导电层502的上方，使得根据第一光刻图案531所形成的第一互联通道可以到达该第一导电层502。第二光刻图案532没有位于第一导电层502的上方。在其它的实施例中，第二光刻图案532也可以位于第一导电层502的上方。
在图5C所示的实施例中，在光刻胶层530中包括两个第二光刻图案532。该两个第二光刻图案532的尺寸可以相同也可以不同。图5C不用于限制第一光刻图案531、第二光刻图案532的个数和尺寸。在优选的实施例中，第一光刻图案531的尺寸大于第二光刻图案532的尺寸。多个第二光刻图案532的尺寸相同，并且分布均匀。这里的尺寸指光刻图案的截面积、宽度、直径等。
形成第一光刻图案531和第二光刻图案532的方法可以采用光掩模的方式，将相应的光刻图案转移至该光刻胶层530上。
参考图5D所示，根据第一光刻图案531和第二光刻图案532对第一氧化层520进行刻蚀，形成第一互联通道541和第一虚拟通道542。如图5D所示，在本步骤中，光刻胶层530已经被去掉。所形成的第一互联通道541还穿过第一绝缘层510，一直到达第一导电层502，使第一导电层502对应于第一互联通道541的部分暴露出来。
在图5D所示的实施例中，第一互联通道541的宽度大于第一虚拟通道542的宽度。可以理解，图5A-5E都是本发明的半导体器件中的第二结构的侧视剖视图。如图5D所示，用宽度W1标示第一互联通道541的宽度。当第一互联通道541为圆形通道时，该宽度W1表示第一互联通道541的直径；当第一互联通道541为沟槽时，该宽度W1表示第一互联通道541的沟槽的宽度。用高度H1标示第一互联通道541的高度。该高度H1也是第一互联通道541的深度。相应地，用宽度W2标示第一虚拟通道542的宽度。当第一虚拟通道542为圆形通道时，该宽度W2表示第一虚拟通道542的直径；当第一虚拟通道542为沟槽时，该宽度W2表示第一虚拟通道542的沟槽的宽度。用高度H2标示第一虚拟通道542的高度。该高度H2也是第一虚拟通道542深度。
在图5D所示的实施例中，第一虚拟通道542的高度H2小于第一互联通道541的高度H1。并且第一虚拟通道542的高度H2使该第一虚拟通道542与第一导电层502和第一绝缘层510间隔。在其它的实施例中，第一虚拟通道542可以到达或穿过该第一绝缘层510，但是要保证第一虚拟通道542与第一导电层502间隔。
可以在同一次刻蚀步骤中同时形成第一互联通道541和第一虚拟通道542。通过对第一光刻图案531和第二光刻图案532的尺寸进行合适的设置，以及对刻蚀参数进行控制，可以经过同一次刻蚀获得深度较深的第一互联通道541和深度较浅的第一虚拟通道542。从而减少形成本发明的半导体器件的工艺步骤。第一互联通道541和第一虚拟通道542都是一体形成的。理想情况下，第一互联通道541的宽度W1沿其高度方向是一致的，第一虚拟通道542的宽度W2沿其高度方向也是一致的。
在一些实施例中，在第一氧化层520中均匀地形成多个第一虚拟通道542。使多个第一虚拟通道542均匀地分布在第一互联通道541周围，同时，多个第一虚拟通道542之间均匀地分布第一氧化层520中的氧化材料。该均匀分布的多个第一虚拟通道542可以起到支撑和使晶圆中的金属密度均匀的作用。
参考图5E所示，在第一互联通道541和第一虚拟通道542中填充金属材料。该金属材料例如是铜。该金属材料可以与第一导电层501的材料相同。所填充的金属材料使第一互联通道541与第一导电层501相接触，可以形成导电通路。
经过上述的步骤可以同时形成高度不同的第一互联通道541和第一虚拟通道542。该第一互联通道541是一体成形。相比于图1所示的半导体器件100的形成过程，本发明的半导体器件的第二结构的形成过程工艺步骤少，所形成的第二结构中的第一互联通道541的结构简单，成本低。
步骤440，提供第二晶圆，第二晶圆上暴露有第二导电层。
步骤450，在第二晶圆以及第二导电层上形成第二氧化层。
步骤460，在第二氧化层上形成一体成型的第二互联通道和第二虚拟通道。其中，所述第二互联通道沿垂直于所述第二导电层的方向上的宽度相同，第二互联通道与第二导电层接触，且第二虚拟通道的高度小于第二互联通道的高度，使得第二虚拟通道与第二导电层间隔。
步骤440-460与步骤410-430相似，所不同的是步骤440-460是在第二晶圆上实施，从而可以获得图3所示的半导体器件300中的第一结构310。因此，关于步骤440-460的说明可以参考前文的说明以及图5A-5E。
在一些实施例中，在第二晶圆以及第二导电层上形成第二氧化层之前包括：在第二晶圆以及第二导电层上形成第二绝缘层。
在一些实施例中，第二虚拟通道与第二绝缘层不接触。
在一些实施例中，在第二氧化层上均匀地形成多个第二虚拟通道。
步骤470，键合第一晶圆和第二晶圆，使第一互联通道和第二互联通道相互接触从而连通第一导电层和第二导电层。
在本步骤中翻转第一晶圆或第二晶圆，使第一晶圆中暴露有第一互联通道的一面与第二晶圆中暴露有第二互联通道的一面相接触并被键合。
需要说明，根据上述步骤所形成的第一结构310和第二结构320的结构可以相同，也可以不同。然而，在上述步骤中形成第一互联通道和第二互联通道时，需要保证第一互联通道和第二互联通道的位置、大小等特征能够在键合第一晶圆和第二晶圆时，使得第一互联通道和第二互联通道相互接触，从而连通第一导电层和第二导电层。
在一些实施例中，在键合第一晶圆和第二晶圆时，还可以使第一虚拟通道和第二虚拟通道相互接触。在其他的实施例中，第一虚拟通道和第二虚拟通道可以不接触。
在本发明的半导体器件的制造方法的实施例中，形成该第一绝缘层510、第一氧化层520、第二绝缘层、第二氧化层等的方法可以是但不限于化学气相沉积、原子层沉积或其组合。
根据本发明的半导体器件的制造方法，可以减少晶圆键合中的工艺步骤，降低生产成本。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (7)

1.一种半导体器件的制造方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆上暴露有第一导电层；
在所述第一晶圆以及所述第一导电层上形成第一氧化层；
在所述第一氧化层中形成一体成型的第一互联通道和第一虚拟通道，其中，所述第一互联通道沿垂直于所述第一导电层的方向上的宽度实质相同，所述第一互联通道与所述第一导电层接触，且所述第一虚拟通道的高度小于所述第一互联通道的高度，使得所述第一虚拟通道与所述第一导电层间隔；
提供第二晶圆，所述第二晶圆上暴露有第二导电层；
在所述第二晶圆以及所述第二导电层上形成第二氧化层；
在所述第二氧化层中形成一体成型的第二互联通道和第二虚拟通道，其中，所述第二互联通道沿垂直于所述第二导电层的方向上的宽度实质相同，所述第二互联通道与所述第二导电层接触，且所述第二虚拟通道的高度小于所述第二互联通道的高度，使得所述第二虚拟通道与所述第二导电层间隔；以及
键合所述第一晶圆和第二晶圆，使所述第一互联通道和所述第二互联通道相互接触从而连通所述第一导电层和所述第二导电层；
在所述第一晶圆以及所述第一导电层上形成第一氧化层之前包括：在所述第一晶圆以及所述第一导电层上形成第一绝缘层，所述第一氧化层的厚度大于所述第一绝缘层的厚度；
在所述第二晶圆以及所述第二导电层上形成第二氧化层之前包括：在所述第二晶圆以及所述第二导电层上形成第二绝缘层，所述第二氧化层的厚度大于所述第二绝缘层的厚度。
2.如权利要求1所述的制造方法，其特征在于，所述第一互联通道的宽度大于所述第一虚拟通道的宽度。
3.如权利要求1所述的制造方法，其特征在于，还包括：
在所述第一氧化层中均匀地形成多个所述第一虚拟通道。
4.如权利要求3所述的制造方法，其特征在于，还包括：
在所述第二氧化层中均匀地形成多个所述第二虚拟通道。
5.如权利要求4所述的制造方法，其特征在于，还包括：
在键合所述第一晶圆和第二晶圆时，使所述第一虚拟通道和所述第二虚拟通道相互接触。
6.如权利要求1所述的制造方法，其特征在于，所述第一虚拟通道与所述第一绝缘层不接触。
7.如权利要求1所述的制造方法，其特征在于，所述第二虚拟通道与所述第二绝缘层不接触。
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