CN110808277A - 晶圆结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 73
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 73
- 239000010703 silicon Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 53
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 230000007547 defect Effects 0.000 claims description 13
- 239000007769 metal material Substances 0.000 claims description 12
- 238000004806 packaging method and process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000011148 porous material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供了一种ASIC晶圆结构及其制备方法，通过设置对位孔，解决了与掩膜板对位的问题。晶圆结构包括：硅衬底；多个电路模块，多个电路模块间隔排布于硅衬底的正面；其中，硅衬底上未被多个电路模块覆盖的区域设置有至少一个对位孔，至少一个对位孔从正面沿硅衬底的厚度方向延伸。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种晶圆结构及其制备方法。
背景技术
在制备微机电系统(Micro Electro Mechanical Systems,MEMS)器件的过程中，包括专用集成电路(Application Specific Integrated Circuit,ASIC)晶圆的制备过程、MEMS晶圆的制备过程，以及ASIC晶圆和MEMS晶圆的封装过程，其中需要多次利用掩膜板，如何将掩膜板和器件精确对准，是MEMS器件制备过程中亟待解决的问题之一。
发明内容
有鉴于此，本发明实施例致力于提供一种晶圆结构及其制备方法，以解决现有技术中MEMS器件制备过程中如何实现掩膜板的对位的问题。
本发明一方面提供了一种晶圆结构，包括：硅衬底；多个电路模块，多个电路模块间隔排布于硅衬底的正面；其中，硅衬底上未被多个电路模块覆盖的区域设置有至少一个对位孔，至少一个对位孔从正面沿硅衬底的厚度方向延伸。
在一个实施例中，硅衬底包括多个芯片区和至少一个缺位区，多个芯片区和至少一个缺位区形成阵列；多个电路模块分别位于多个芯片区，至少一个缺位区中的每一个包括至少一个对位孔。
在一个实施例中，至少一个缺位区包括两个缺位区，两个缺位区中的每一个包括四个对位孔，两个缺位区分别位于硅衬底的相对两端。
在一个实施例中，硅衬底还设置有用于将多个电路模块中的每一个与外电路连接的导电孔，导电孔和至少一个对位孔在硅衬底中的深度相同。
在一个实施例中，至少一个对位孔和导电孔被金属材料填充。
在一个实施例中，多个电路模块包括多个ASIC模块，晶圆结构为ASIC晶圆。
在一个实施例中，还包括与ASIC晶圆的正面键合的MEMS晶圆，其中ASIC晶圆和MEMS晶圆形成MEMS封装结构。
本发明第二方面提供了一种晶圆结构的制备方法，包括：在硅衬底的正面选定间隔排布的多个芯片区；在硅衬底上除了多个芯片区之外的区域制备从硅衬底的正面沿厚度方向延伸的至少一个对位孔；将至少一个对位孔作为和第一组掩膜板对位的标记，利用第一组掩膜板在多个芯片区中的每一个上制备电路模块，以形成晶圆结构。
在一个实施例中，还包括在多个芯片区中的每一个上制备用于将电路模块与外电路连接的导电孔。
在一个实施例中，在硅衬底的正面选定间隔排布的多个芯片区包括：在硅衬底的正面选定阵列排布的多个芯片区和至少一个缺位区；在多个芯片区中的每一个上制备用于将电路模块与外电路连接的导电孔包括：采用同一掩膜板，在至少一个缺位区中的每一个上制备至少一个对位孔，在多个芯片区中的每一个上制备导电孔。
在一个实施例中，在多个芯片区中的每一个上制备用于将电路模块与外电路连接的导电孔之后，还包括：采用金属材料对至少一个对位孔和导电孔进行填充。
在一个实施例中，多个电路模块包括多个ASIC模块，晶圆结构为ASIC晶圆，制备方法还包括：将ASIC晶圆的正面和MEMS晶圆的正面键合，以形成MEMS封装结构；对ASIC晶圆的背面进行减薄处理，至露出至少一个对位孔和导电孔；将至少一个对位孔作为和第二组掩膜板对位的标记，利用第二组掩膜板在多个芯片区中的每一个的背面制备再布线图形。
在一个实施例中，在对ASIC晶圆的背面进行减薄处理，至露出对位孔和导电孔之后，还包括：对减薄后的ASIC晶圆的背面进行氧化；将对位孔和第三掩膜板上的对位标记对齐，利用第三掩膜板对氧化层进行刻蚀，去掉部分氧化层至再次露出导电孔。
在一个实施例中，在将至少一个对位孔作为和第二组掩膜板对位的标记，利用第二组掩膜板在多个芯片区中的每一个的背面制备再布线图形之后，还包括：将至少一个对位孔和第四掩膜板上的对位标记对齐，利用第四掩膜板在再布线图形的预定区域制备输出端子。
在一个实施例中，在将至少一个对位孔作为和第二组掩膜板对位的标记，利用第二组掩膜板在多个芯片区中的每一个的背面制备再布线图形之后，还包括：将至少一个对位孔和第五组掩膜板上的对位标记对齐，利用第五组掩膜板在未被再布线图形覆盖的区域制备新的对位标记；将新的对位标记和第六组掩膜板上的对位标记对齐，利用第六组掩膜板在再布线图形的预定区域制备输出端子。
在一个实施例中，新的对位标记的面积大于至少一个对位孔中的每一个的横截面的面积。
根据本发明提供的晶圆结构及其制备方法，通过设置对位孔以作为与掩膜板对位的标记，制备过程简单，同时可以起到很好地对位效果好。
附图说明
图1所示为本发明一实施例提供的晶圆结构的制备方法流程图。
图2a-图2e为本发明一实施例提供的根据图1所示制备方法制备ASIC晶圆的过程中得到的器件结构示意图。
图3所示为本发明一实施例提供的ASIC晶圆和MEMS晶圆的封装方法流程图。
图4a～4d为执行图3所示封装方法过程中得到的器件结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
首先需要说明的是，空间关系术语，例如“正面”和“背面”，意图指代器件或元件的两个相对的第一表面和第二表面。这里采用“正面”和“背面”的表述方式是为了和附图取向相适应，以便于描述。当附图的取向改变时，空间关系术语也应当被相应地解释，例如，如果附图中的器件或元件翻转，则“正面”应当被理解为“背面”。
图1所示为本发明一实施例提供的晶圆结构的制备方法流程图。如图1所示，晶圆结构的制备方法100包括：
步骤S120，在硅衬底的正面选定间隔排布的多个芯片区。
步骤S140，在硅衬底上除了多个芯片区之外的区域制备从正面沿硅衬底的厚度方向延伸的至少一个对位孔。
步骤S160，将至少一个对位孔作为和第一组掩膜板对位的标记，利用第一组掩膜板在多个芯片区中的每一个上制备电路模块，以形成晶圆结构。
根据本实施例提供的晶圆结构的制备方法，通过设置定位孔，以作为后续电路模块制备过程中与第一组掩膜板的对位标记，提高了对位精度。
在一个实施例中，在步骤S120之后还包括：步骤S130，在多个芯片区中的每一个上制备用于将电路模块与外电路连接的导电孔。导电孔用于在晶圆结构的背面制备再布线图形时，使该再布线图形与第一晶圆正面的电路模块电连接，这种情况下，定位孔还可以进一步作为后续再布线图形的制备过程中与第二组掩膜板的对位标记。
在一个实施例中，在步骤S160之前还包括：步骤S150，采用金属材料对导电孔和至少一个对位孔进行填充。金属材料例如可以是金、银、铜、铝等，这样，一方面对导电孔和对位孔同步填充，可以简化制备工艺；另一方面金属材料和周围硅衬底11的颜色不同，便于识别。
下面以ASIC晶圆为例，结合具体实施例详细说明制备方法100的制备过程。图2a-图2e为本发明一实施例提供的根据图1所示制备方法制备ASIC晶圆的过程中得到的器件结构示意图。
根据步骤S120，参阅图2a，在硅衬底11的正面选定阵列排布的多个芯片区A和至少一个对位区B。
硅衬底11是指未经任何处理的硅晶圆，硅晶圆包括相对的两个表面，这里提及的硅衬底11的正面可以是硅晶圆的两个表面中的任一表面。该选定多个芯片区A的步骤实际上是通过芯片设计过程实现，最终反映在设计好的掩膜板上，因此实际上并不需要在硅衬底11上画出该多个芯片区A。
阵列排布是指多个芯片区A按照行和列的二维矩阵形式分布，其中对于每一行或每一列允许有缺位区B存在，相当于二维矩阵中的零元素。缺位区B是指多个芯片区A组成的矩阵(以下简称芯片区阵列)中应当为一个芯片区A的位置没有设置芯片区A，例如，如图2a所示的中间行有两个缺位区B，即图中用虚线框框出的区域。这种情况下，硅衬底11上的区域可以被划分为芯片区A、缺位区B、划道区C和边缘区D，其中划道区C是指后续用于将多个芯片区A划分为多个独立的芯片时的切割线区域，边缘区D是指处于芯片区阵列上，但由于位于硅衬底11的边缘，面积不够形成一个芯片区A的区域。
根据步骤S130和步骤S140，参阅图2b和图2c，采用同一掩膜板，在芯片区A制备沿硅衬底11厚度方向延伸的导电孔14，在至少一个缺位区B中的每一个上制备沿硅衬底11厚度方向延伸的对位孔12。
硅衬底11的厚度方向是指硅衬底11的法向，例如由硅衬底11的正面指向背面的方向上的宽度。
对位孔12可以是盲孔，即一端穿出硅衬底11的正面或背面，并具有一定深度的孔，如图2c所示；也可以是通孔，即两端分别穿出硅衬底11的上表面和下表面的孔；还可以是埋孔，即位于硅衬底11内部，不穿出硅衬底11的正面和背面的孔。
在一个实施例中，导电孔14和对位孔12在硅衬底11中的深度相同。这样，一方面，可以采用相同的工艺，一次性制备完成导电孔14和对位孔12；另一方面，后续还可以仅通过一次对ASIC晶圆10背面的减薄工艺，便可以同时露出导电孔14和对位孔12，该两方面均可简化制备过程。
导电孔14和对位孔12的孔径大小相同或不同。导电孔14和对位孔12的孔径大小不同时，可以便于区分。导电孔14和对位孔12的孔径大小相同时，例如孔径大小为5-15微米，可以通过设置导电孔14和对位孔12在硅衬底11上的排布方式不同，以便于区分导电孔14和对位孔12，例如，如图2c所示，缺位区B中的四个对位孔在中央呈正方形排布，芯片区B中的四个对位孔在四个顶点上呈正方形排布。
需要说明的是，对位孔12除了可以位于硅衬底11上的缺位区B之外，还可以位于划道区C或边缘区D。与此同时，对位孔12和导电孔14的数量和形状可以根据实际需要合理设置，对位孔12的设置以能够起到对位作用为准，导电孔14的设置取决于具体的ASIC模块。
根据步骤S150，在至少一个对位孔12和导电孔14中填充金属材料。
具体而言，可以先在硅衬底11表面，以及导电孔14和对位孔12的侧壁上沉积第一绝缘层；然后再填充金属材料。
导电孔14中需要填充金属材料以实现电连接，通过同步对对位孔12和导电孔14进行填充，一方面，可以在对导电孔14进行填充时，省略对对位孔12的遮挡处理，简化制备过程，另一方面，金属材料的颜色和周围硅的颜色不同，可以使对位孔12突出显示。
根据步骤S160，参阅图2d和图2e，将至少一个对位孔12作为和第一组掩膜板对位的标记，利用第一组掩膜板在多个芯片区A中的每一个上制备ASIC模块13。
第一组掩膜板是指用于制备ASIC模块13的过程中用到的掩膜板，第一组掩膜板包括一个或多个掩膜板，第一组掩膜板中掩膜板的数量具体取决于最终形成的ASIC模块13中金属走线的层数。
具体而言，步骤S160可以执行为：首先，在第一绝缘层上沉积第一金属层，将对位孔12和第一子掩膜板上的对位标记对齐，利用第一子掩膜板刻蚀金属层以形成第一金属走线层。其次，在第一金属走线层上沉积第二绝缘层，在第二绝缘层上沉积第二金属层，将对位孔12和第二子掩膜板上的对位标记对齐，利用第二子掩膜板刻蚀第二金属层以形成第二金属走线层。重复上述过程，直至形成由多层金属走线构成的ASIC模块。再次，在最后一层绝缘层上制备用于与外电路电连接的焊盘131和用于密封的密封圈132。
需要说明的是，上述过程中用到的第一组掩膜板，包括第一子掩膜板和第二子掩膜板，仅在对应芯片区A的位置存在镂空图形，在缺位区B不存在镂空图形，因此如图2d所示，芯片区A包括ASIC模块13，缺位区B仅包括叠置的材料膜层15。
根据本实施例提供的ASIC晶圆的制备过程，一方面，定位孔12可以作为在硅衬底正面制备ASIC模块13时的对位标记；另一方面，经过对ASIC晶圆背面减薄处理后，定位孔12还可以作为在硅衬底背面制备再布线图形时的对位标记。
当根据图1所示制备方法制备的晶圆结构为ASIC晶圆时，制备方法100进一步包括：ASIC晶圆和MEMS晶圆的封装过程。图3所示为本发明一实施例提供的ASIC晶圆和MEMS晶圆的封装过程流程图。图4a～4d为执行图3所示封装过程中得到的器件结构示意图。结合图3和图4a～4d可以看出，封装方法300包括：
步骤S320，将图2d和图2e所示的ASIC晶圆10的正面和MEMS晶圆的正面键合。
ASIC晶圆10的正面是指形成有ASIC模块的表面，背面是指与正面相对的表面。
MEMS晶圆是指包括MEMS结构单元的硅晶圆，MEMS晶圆的正面是指形成有MEMS结构单元的表面，背面是指与正面相对的表面。图4a所示为本发明一实施例提供的MEMS晶圆中一个MEMS结构单元的示意图。如图4a所示，MEMS晶圆20包括硅衬底21，以及阵列排布于硅衬底21正面的多个MEMS结构单元22、焊盘221和密封圈222。该MEMS晶圆20中多个MEMS结构单元22的排布方式和图2e所示ASIC晶圆10中ASIC模块13的排布方式相同，即当将MEMS晶圆20和ASIC晶圆10叠置时，MEMS结构单元22和ASIC模块13一一对应。
本实施例中以图4a所示的MEMS加速度计晶圆为例，即MEMS晶圆20中的MEM结构单元为加速度计，经过步骤S320，实现MEMS结构单元22和ASIC模块13的密封和电气连接，键合后的结构示意图如图4b所示。
步骤S340，对ASIC晶圆的背面进行减薄处理，露出至少一个对位孔12和导电孔14。
参阅图4c，这里可以采用化学或物理方式，例如化学机械抛光(CMP)等工艺对ASIC晶圆的背面进行减薄处理，至露出对位孔12和导电孔14。
步骤S360，将至少一个对位孔12作为和第二组掩膜板对位的标记，利用第二组掩膜板在多个芯片区A中的每一个的背面制备再布线图形16。
第二组掩膜板是指用于制备再布线图形16的过程中用到的掩膜板，第二组掩膜板包括一个或多个掩膜板，第二组掩膜板中掩膜板的数量具体取决于最终形成的再布线图形16中金属走线的层数。
在一个实施例中，在步骤S340之后还包括：
步骤S351，对减薄后的ASIC晶圆的背面进行氧化。例如，采用低压化学气相淀积、等离子体化学气相淀积或者热氧化等工艺方法，在减薄后的ASIC晶圆10的背面制备透明的二氧化硅层，二氧化硅层主要起掩膜作用。
步骤S352，将至少一个对位孔和第三掩膜板上的对位标记对齐，利用第三掩膜板刻蚀掉部分氧化层，至再次露出导电孔14。去除氧化层的过程可以采用光刻、干法刻蚀或者湿法腐蚀等工艺。
这种情况下，步骤S360具体执行为：首先，在氧化层上淀积第一金属层，使第一金属层与导电孔14相互连接；将至少一个对位孔12和第一子掩膜板上的对位标记对齐，采用光刻、金属腐蚀等工艺得到第一金属走线层。重复上述过程，以得到包括多个金属走线层的再布线图形16。
在步骤S360之后，制备方法300还包括为再布线图形制备输出端子的步骤，输出端子是指用于将再布线图形中的电信号输出的端子，该端子可以是金属球、焊盘、凸点等多种形式。
具体而言，在一个实施例中，制备方法300还包括S370，将至少一个对位孔和第四组掩膜板上的对位标记对齐，利用第四组掩膜板在再布线图形的预定区域制备输出端子。
例如，在步骤S360中形成的最后一层金属走线层上淀积一层钝化层作为保护层，钝化层的材料可以是氧化硅或者氮化硅；将至少一个对位孔12和第一子掩膜板上的对位标记对准，利用第一子掩膜板光刻去除每一个芯片区A中的部分钝化层，至露出最后一层金属走线层的局部；将至少一个对位孔12和第二子掩膜板上的对位标记对准，利用第二子掩膜板在露出的金属走线层上植金属球，用于与外部器件电连接。
由于再布线图形16制备完成后，至少一个对位孔12可能被金属层遮挡，这时，可以在金属层上制备新的对位标记，以用于后续植金属球、晶圆测试、切割中的一个或多个过程。因此，在其他实施例中，在步骤S360之后还包括：将至少一个对位孔12和第五掩膜板上的对位标记对齐，利用第五掩膜板在未被再布线图形覆盖的区域制备新的对位标记；将新的对位标记和第六组掩膜板上的对位标记对齐，利用第六组掩膜板在再布线图形的预定区域制备输出端子。
在一个实施例中，为了使对位标记更清楚，可以设置新的对位标记的面积大于对位孔的横截面的面积。
至此，微机电系统器件封装结束。
本发明还提供了一种晶圆结构，如图2d和图2e所示，晶圆结构10包括硅衬底11、多个电路模块(图2e中仅示例性地给出了一个电路模块)13。多个电路模块13间隔排布于硅衬底11的正面，硅衬底11上未被多个电路模块13覆盖的区域设置有至少一个对位孔12，至少一个对位孔12从硅衬底11的正面沿硅衬底11的厚度方向延伸。
硅衬底11被划分为与多个电路模块13一一对应的多个芯片区A和除了芯片区A之外的缺位区B、划道区C、边缘区D，对位孔12可以位于缺位区B、划道区C、边缘区D中的任一区域。
在一个实施例中，硅衬底11包括多个芯片区A和至少一个缺位区B，多个芯片区A和至少一个缺位区B形成阵列。多个电路模块13分别位于多个芯片区B，至少一个缺位区B中的每一个包括至少一个对位孔12。
具体而言，如图2d和图2e所示，至少一个缺位区B包括两个缺位区B，两个缺位区B中的每一个包括四个对位孔，两个缺位区B分别位于硅衬底11的相对两端。
在一个实施例中，如图2d和图2e所示，硅衬底11还设置有用于将多个电路模块13中的每一个与外电路连接的导电孔14，导电孔14和至少一个对位孔12在硅衬底中的深度相同。这样，可以采用相同的工艺，一次性制备完成导电孔14和对位孔12，同时后续还可以仅通过一次对晶圆结构10背面的减薄工艺，便可以同时露出导电孔14和对位孔12，从而简化了制备过程。
导电孔14和对位孔12的孔径大小相同或不同。导电孔14和对位孔12的孔径大小不同时，可以便于区分。导电孔14和对位孔12的孔径大小相同时，可以通过设置导电孔14和对位孔12在硅衬底11上的排布方式不同，以便于区分导电孔14和对位孔12。
在一个实施例中，对位孔12和导电孔14被金属材料填充。
需要说明的是，如图2d所示，芯片区A除了包括电路模块12、导电孔14之外，还可以包括用于与外电路连接的引出焊盘131和用于封装的密封环132。对位区B除了包括对位孔12之外，还可以包括制备电路模块13过程中沉积的多个材料膜层15和密封环132。
在一个实施例中，多个电路模块为多个ASIC模块，晶圆结构10为ASIC晶圆。
这种情况下，如图4d所示，晶圆结构10还包括与ASIC晶圆的正面键合的MEMS晶圆，ASIC晶圆和MEMS晶圆形成MEMS封装结构。
应当理解，本发明实施例描述中所用到的限定词“第一”、“第二”、“第三”和“第四”仅用于更清楚的阐述技术方案，并不能用于限制本发明的保护范围。与此同时，本申请提到的“第一组掩膜板”、“第二组掩膜板”、“第四组掩膜板”、“第六组掩膜板”分别包括至少一个掩膜板，具体描述时，该至少一个掩膜板都采用了“第一子掩膜板、第二子掩膜板……”的表述方式，属于不同组的“第一子掩膜板、第二子掩膜板……”可能相同，也可能不同，在判定“第一子掩膜板、第二子掩膜板……”具体属于哪一组时，应当根据上下文，在其所在实施例中适应性理解。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种晶圆结构，其特征在于，包括：
硅衬底；
多个电路模块，所述多个电路模块间隔排布于所述硅衬底的正面；
其中，所述硅衬底上未被所述多个电路模块覆盖的区域设置有至少一个对位孔，所述至少一个对位孔从所述正面沿所述硅衬底的厚度方向延伸。
2.根据权利要求1所述的晶圆结构，其特征在于，所述硅衬底包括多个芯片区和至少一个缺位区，所述多个芯片区和所述至少一个缺位区形成阵列；所述多个电路模块分别位于所述多个芯片区，所述至少一个缺位区中的每一个包括至少一个对位孔。
3.根据权利要求2所述的晶圆结构，其特征在于，所述至少一个缺位区包括两个缺位区，所述两个缺位区中的每一个包括四个对位孔，所述两个缺位区分别位于所述硅衬底的相对两端。
4.根据权利要求1所述的晶圆结构，其特征在于，所述硅衬底还设置有用于将所述多个电路模块中的每一个与外电路连接的导电孔，所述导电孔和所述至少一个对位孔在所述硅衬底中的深度相同。
5.根据权利要求4所述的晶圆结构，其特征在于，所述至少一个对位孔和所述导电孔被金属材料填充。
6.根据权利要求1至5中的任一项所述的晶圆结构，其特征在于，所述多个电路模块为多个ASIC模块，所述晶圆结构为ASIC晶圆。
7.根据权利要求6所述的晶圆结构，其特征在于，还包括：
与所述ASIC晶圆的正面键合的MEMS晶圆，其中所述ASIC晶圆和所述MEMS晶圆形成MEMS封装结构。
8.一种晶圆结构的制备方法，其特征在于，包括：
在硅衬底的正面选定间隔排布的多个芯片区；
在所述硅衬底上除了所述多个芯片区之外的区域制备从所述正面沿所述硅衬底的厚度方向延伸的至少一个对位孔；
将所述至少一个对位孔作为和第一组掩膜板对位的标记，利用所述第一组掩膜板在所述多个芯片区中的每一个上制备电路模块，以形成所述晶圆结构。
9.根据权利要求8所述的晶圆结构的制备方法，其特征在于，还包括：在所述多个芯片区中的每一个上制备用于将所述电路模块与外电路连接的导电孔。
10.根据权利要求8所述的晶圆结构的制备方法，其特征在于，所述在硅衬底的正面选定多个间隔排布的芯片区包括：
在所述硅衬底的正面选定阵列排布的多个芯片区和至少一个缺位区；
所述在所述多个芯片区中的每一个上制备用于将所述电路模块与外电路连接的导电孔包括：
采用同一掩膜板，在所述至少一个缺位区中的每一个上制备至少一个对位孔，在所述多个芯片区中的每一个上制备导电孔。
11.根据权利要求9所述的晶圆结构的制备方法，其特征在于，在所述多个芯片区中的每一个上制备用于将所述电路模块与外电路连接的导电孔之后，所述制备方法还包括：
采用金属材料对所述至少一个对位孔和所述导电孔进行填充。
12.根据权利要求9至11中的任一项所述的晶圆结构的制备方法，其特征在于，所述多个电路模块包括多个ASIC模块，所述晶圆结构为ASIC晶圆，所述制备方法还包括：
将所述ASIC晶圆的正面和MEMS晶圆的正面键合，以形成MEMS封装结构；
对所述ASIC晶圆的背面进行减薄处理，至露出所述至少一个对位孔和所述导电孔；
将所述至少一个对位孔作为和第二组掩膜板对位的标记，利用所述第二组掩膜板在所述多个芯片区中的每一个的背面制备再布线图形。
13.根据权利要求12所述的晶圆结构的制备方法，其特征在于，在对ASIC晶圆的背面进行减薄处理，至露出所述至少一个对位孔和所述导电孔之后，还包括：
对减薄后的所述ASIC晶圆的背面进行氧化；
将所述至少一个对位孔和第三掩膜板上的对位标记对齐，利用所述第三掩膜板对氧化层进行刻蚀，去掉部分所述氧化层至再次露出所述导电孔。
14.根据权利要求12所述的晶圆结构的制备方法，其特征在于，在所述将所述至少一个对位孔作为和第二组掩膜板对位的标记，利用所述第二组掩膜板在所述多个芯片区中的每一个的背面制备再布线图形之后，还包括：
将所述至少一个对位孔和第四组掩膜板上的对位标记对齐，利用所述第四组掩膜板在所述再布线图形的预定区域制备输出端子。
15.根据权利要求12所述的晶圆结构的制备方法，其特征在于，在所述将所述至少一个对位孔作为和第二组掩膜板对位的标记，利用所述第二组掩膜板在所述多个芯片区中的每一个的背面制备再布线图形之后，还包括：
将所述至少一个对位孔和第五掩膜板上的对位标记对齐，利用所述第五掩膜板在未被所述再布线图形覆盖的区域制备新的对位标记；
将所述新的对位标记和第六组掩膜板上的对位标记对齐，利用所述第六组掩膜板在所述再布线图形的预定区域制备输出端子。
16.根据权利要求15所述的晶圆结构的制备方法，其特征在于，所述新的对位标记的面积大于所述至少一个对位孔中的每一个的横截面的面积。
Priority Applications (1)
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| Application Number | Priority Date | Filing Date | Title |
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| CN201910919293.6A CN110808277B (zh) | 2019-09-26 | 2019-09-26 | 晶圆结构及其制备方法 |
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|---|---|---|---|
| CN201910919293.6A Active CN110808277B (zh) | 2019-09-26 | 2019-09-26 | 晶圆结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110808277B (zh) |
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