JP5965537B2 - 複数の導電性ポストを平坦化する半導体構造および方法 - Google Patents

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複数の導電性ポストにわたって平坦化する半導体構造および方法。
メモリダイスなどの集積回路デバイスの商業的製造は、単一の半導体ウェーハもしくは他のバルク半導体基板上に、多数の同一の回路パターンの作製を含むことがある。半導体デバイスの製造効率の向上および半導体デバイスの性能の向上を達成するために、任意のサイズの半導体基板上に作製される半導体デバイスの密度を増加させることは、半導体製造業者にとって今なお目標とされる。
半導体アセンブリ内の半導体デバイスの密度を増加させる一方法は、半導体ダイの全体を通って伸長し、つまり、ダイの逆側の裏側表面へとダイのアクティブ表面から伸長するビア（即ち、スルーホール）を作成することである。ダイのアクティブ表面からダイの裏側表面へ電気的経路を提供するスルー基板相互接続を形成するために、ビアは、導電性材料で充填されてもよい。スルー基板相互接続は、ダイの裏側に沿い、ダイの外部の回路コンポーネントへと伸長する電気的接触に対して、電気的に結合されてもよい。幾つかの用途においては、ダイは、３次元マルチチップモジュール（３−Ｄ ＭＣＭ）に組み込まれ、ダイの外部の回路コンポーネントは、別の半導体ダイおよび／もしくはキャリア基板によって構成されてもよい。
半導体基板内のスルー基板相互接続を形成するための種々の方法が開示されてきた。例えは、米国特許整理番号７，８５５，１４０、７，６２６，２６９および６，９４３，１０６は、スルー基板相互接続を形成するために使用されうる例示的な方法を記述する。
スルー基板相互接続の作製中に、種々の問題に遭遇することがある。例えば、スルー基板相互接続の導電性ポストは、処理段階において、半導体ダイの裏側表面上に伸長し、ポストおよびダイにわたって伸長する平坦化された表面を形成するために、当該ポストを平坦化することが望ましいことがある。しかしながら、ポスト内の銅は、平坦化中に塗沫することがあり、および／もしくはポストは、平坦化中に傾斜するかもしくは破損することがある。従来の処理で遭遇する問題を軽減し、予防し、および／もしくは克服する、スルー基板相互接続を形成する新規方法を開発することが望まれる。さらには、新規のスルー基板相互接続アーキテクチャを開発することが望まれる。
例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 図１の構造の上面図である。図１の図は、図１Ａの直線１−１に沿ったものである。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 図７の構造の上面図である。図７の図は、図７Ａの直線７−７に沿ったものである。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 図１２の構造の上面図である。図１２の図は、図１２Ａの直線１２−１２に沿ったものである。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 図１３の構造の上面図である。図１３の図は、図１３Ａの直線１３−１３に沿ったものである。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。 例示的な実施形態の方法の種々の処理段階における、構造の一部の断面図である。
幾つかの実施形態においては、本発明は、複数の導電性ポストにわたって平坦化表面を形成するための方法を含む。当該ポストは、スルー基板相互接続に対応し、幾つかの実施形態においては、銅を含んでもよい。
例示的実施形態は、図１−図１５を参照して記述される。
図１および図１Ａを参照して、半導体構造１０は、半導体ベース１２へと伸長する複数の導電性ポスト２０−２２を含むように示される。幾つかの実施形態においては、ベース１２は、半導体ダイに対応してもよい。当該ダイは、裏側１４および表側１６を有する。（図示されていない）集積回路は、表側に関連付けられ、破線１７は、ダイ内の回路のおおよその境界を図示するために提供される。集積回路は、メモリ（例えば、ＮＡＮＤ、ＤＲＡＭなど）、論理などを含んでもよい。集積回路は、主に表側に関連付けられてもよいが、幾つかの実施形態においては、裏側に関連付けられた集積回路が存在してもよい。
裏側は、面１５を有する。ポスト２０−２２は、裏側表面１５上の上部表面と、裏側表面１５へと上部表面から伸長する側壁表面とを有する。例えば、導電性ポスト２０は、上部表面２５を含むように示され、ベース１２の裏側表面１５へと上部表面２５から伸長する側壁表面２３を含むように示される。
ベースは、表側表面も有し、幾つかの実施形態においては、ポスト２０−２２は、ポストがダイの表側表面に沿った表面を有するように、ダイの全体を通って通過してもよい。表側表面は、図１には示されていない。ダイの表側表面は、ダイ内を通りぬける処理装置間の輸送を支援するために、図１および図１Ａの処理段階において、（図示されていない）キャリアウェーハに接合されてもよい。
ベース１２は、単結晶シリコンを含み、半導体基板もしくは、半導体基板の一部と称されてもよい。“半導電性基板”、“半導体構造”および“半導体基板”という用語は、半導体ウェーハ（単独もしくは他の材料を含むアセンブリのいずれか）などのバルク半導電性材料および半導電性材料層（単独もしくは他の材料を含むアセンブリのいずれか）を含むがそのいずれにも限定はされない半導電性材料を含む任意の構造を意味する。“基板”という用語は、上述された半導電性基板を含むが限定はされない任意の支持構造のことを称する。
導電性ポスト２０−２２は、任意の適切な導電性組成もしくは組成の組み合わせを含んでもよい。幾つかの実施形態においては、ポストは、スルー基板ビア（ＴＳＶ）内に形成された一つ以上の導電性組成を含んでもよい。幾つかの実施形態においては、ポストは、銅を含んでもよい。
図１および図１Ａに示された実施形態においては、ポストは、ベース１２の裏側表面１５上で異なる距離で形成される。露出されたポスト寸法の当該不均一性は、ポストを作製するために使用される処理および／もしくはポスト表面の研磨中もしくは研磨後に生じる総厚さ変化（ＴＴＶ）の結果として生じる可能性がある。露出されたポスト寸法における変化は、幾つかの実施形態においては、１マイクロメートルを超えるか、１０マイクロメートルを超えることがある。
図２を参照すると、ライナー２６は、表面１５にわたって、かつ、ポスト２０−２２の上部表面の側壁に沿って形成される。ライナー２６は、任意の適切な組成もしくは組成の組み合わせを含んでもよい。ライナーは、単一の均質な組成であるものとして示されているが、幾つかの実施形態においては、ライナーは、二つ以上の個別の材料を含んでもよい。例えば、ライナーは、窒化シリコン上の二酸化シリコンを含んでもよい。幾つかの実施形態においては、ライナー２６は、無機材料で構成される。幾つかの実施形態においては、ライナーは、ルテニウムもしくは酸化ルテニウムを含むか、ルテニウムもしくは酸化ルテニウムで実質的に構成されるか、ルテニウムもしくは酸化ルテニウムで構成される材料などの、銅バリア材料を含む。銅バリア材料は、銅を含むポストと組み合わせて使用されてもよいし、銅含有ポストから生じうる銅拡散を軽減するか防止してもよい。ルテニウム含有材料は、単独で使用されてもよいし、二酸化シリコンおよび窒化シリコンのうちの一方もしくはその双方と組み合わせられて使用されてもよい。したがって、幾つかの例示的実施形態においては、ライナー２６は、二酸化シリコン、窒化シリコンおよびルテニウムのうちの一つ以上を含むか、それらで実質的に構成されるか、それらで構成される。
ライナー２６は、例えば、原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）および物理蒸着（ＰＶＤ）を含む、任意の適切な方法によって形成されてもよい。
ライナーは、任意の適切な厚さへと形成され、幾つかの実施形態においては、５００ナノメートル以下の厚さに形成される。
幾つかの実施形態においては、ベース１２に関連付けられた回路に悪影響を及ぼすことを回避するために、低温（即ち、約２００℃以下の温度）で、ライナー２６を形成することが望ましいことがある。当該実施形態においては、ライナーは、約２００℃以下の温度で堆積されたシリコンを含むか、実質的にシリコンで構成されるか、シリコンで構成されてもよい。
図３を参照すると、充填材料２８が、ライナー２６上のポスト２０−２２の間に形成される。示された実施形態においては、充填材料はポスト間の領域内に提供されるが、ポスト上には提供されない。（図８に示された実施形態などの）他の実施形態においては、充填材料は、ポストのうちの少なくともいくらかを被覆する厚さへと提供されてもよい。
充填材料は、任意の適切な組成もしくは組成の組み合わせを含んでもよい。幾つかの実施形態においては、一つ以上の有機（即ち、炭素含有）組成を含んでもよい。例えば、幾つかの実施形態においては、充填材料２８は、フォトレジストを含むか、フォトレジストで実質的に構成されるか、フォトレジストで構成されてもよい。
充填材料は、任意の適切な厚さへと提供されてもよい。幾つかの実施形態においては、充填材料は、約５００ナノメートルから約４ミクロンの範囲内の厚さへと提供されてもよい。幾つかの実施形態においては、充填材料およびライナーを合わせた厚さは、約５００ナノメートルから約５ミクロンの範囲内にあってもよい。
図４を参照すると、構造１０は、平坦化表面２９を形成するために、平坦化に晒される。平坦化は、例えば、化学機械研磨（ＣＭＰ）などの任意の適切な方法を利用して達成されてもよい。示された実施形態においては、平坦化は、充填材料２８（図３）を除去し、ライナー２６およびポスト２０−２２にわたって伸長する平坦化表面２９を形成する。（例えば、図９を参照して以下に記述される実施形態などの）他の実施形態においては、平坦化表面は、充填材料およびポストにわたって伸長することがある。
図５を参照すると、導電性材料３０は、平坦化表面２９にわたって形成され、パターン化されたマスキング材料３１は、導電性材料上に形成される。幾つかの実施形態においては、導電性材料は銅を含み、その後の銅の電解成長用のシード材料として利用されてもよい（例えば、材料３０は、チタンと銅の混合物を含むか、チタンと銅の混合物で実質的に構成されるか、チタンド島の混合物で構成されてもよい）。幾つかの実施形態においては、パターン化されたマスキング材料３１は、フォトリソグラフィーによってパターン化されたフォトレジストを含んでもよい。
パターン化されたマスキング材料は、其々、ポスト２０−２２上の領域を露出するために、そこを通って伸長する開口３２−３４を有する。
図６を参照すると、導電性材料３６および３８は、開口３２−３４内に形成される。幾つかの実施形態においては、材料３６は、導電性材料３０上に成長した銅を含むか、銅で実質的に構成されるか、銅で構成されてもよいし、材料３８はニッケルもしくはパラジウムを含んでもよい。示された実施形態においては、二つの材料３６および３８は、開口３２−３４内に形成されるが、他の実施形態においては、単一の導電性材料が開口内に形成されてもよいし、または、二つ以上の材料が当該開口内に形成されてもよい。幾つかの実施形態においては、例えば、ニッケルおよびパラジウムの双方は、銅含有材料３６上に形成されてもよい。材料３６および３８は、最終的にバンプ金属（ＵＢＭ）下へと組み込まれてもよく、それによって、幾つかの実施形態においては、ＵＢＭにおける利用のために適切な従来の組成を含んでもよい。
材料３６および３８は、其々、開口３２−３４内の積層４０−４２を形成する。当該積層は、示された実施形態においては、マスキング材料３１の介在領域によって、互いから間隔を開けられる。
図７および図７Ａを参照すると、マスキング材料３１（図６）は除去され、その後、積層４０−４２は、材料３０のエッチング中にハードマスクとして使用される。図７および図７Ａの構造は、積層４０−４２の材料３６および３８と組み合わせて材料３０を含む複数の導電性キャップ４４−４６を含むものと考えられてもよい。キャップ４４−４６は、ポスト２０−２２と一対一対応にあり、最終的には、ポストを有する導電性結合はんだボールもしくは（図示されていない）他の配線コンポーネント用に使用されるＵＢＭに対応してもよい。
キャップ４４−４６は、任意の適切な形状を有し、図７Ａは、キャップが円形である一実施形態を示す。
複数の導電性ポストにわたって伸長する平坦化表面を形成するための別の例示的実施形態の方法が、図８−図１２を参照して記述される。
図８を参照すると、構造１０ａは、図３を参照して上述された処理段階と類似する処理段階において示される。図８の構造は、充填材料２８がポスト２１を被覆するように示されているという点で、図３の構造とはやや異なる。当該相違は、充填材料２８の深さが種々の実施形態で変化することがあることを示すために提供される。幾つかの実施形態においては、充填材料２８は、図３の処理段階において示された深さと、図８の処理段階において同一の深さへと提供されてもよいし、その逆であってもよい。
図９を参照すると、平坦化表面４９は、構造１０ａにわたって形成される。当該平坦化表面は、例えば、ＣＭＰを利用して形成されてもよい。平坦化表面は、ポスト２０−２２にわたって、かつ、充填材料２８にわたって伸長する。示された実施形態においては、平坦化表面は、ポスト２０−２２の側壁に隣接するライナー２６の一部にわたっても伸長する。
図１０を参照すると、充填材料２８（図９）は、ライナー２６およびポスト２０−２２に対して選択的に除去される。幾つかの実施形態においては、充填材料は有機組成（例えば、フォトレジスト）を含み、酸化条件（例えば、プラズマ存在下のＯ２）を利用して、ライナー２６およびポスト２０−２２の無機組成に対して選択的に除去される。ポスト２０−２２の上部領域は、平坦化表面４９を含む。
図１１を参照すると、導電性材料３０は、ライナー２６およびポスト２０−２２にわたって形成され、パターン化されたマスキング材料３１は、材料３０上に形成され、導電性材料３６および３８は、マスキング材料３１を通って伸長する開口３２−３４内に形成される。
図１２および図１２Ａを参照すると、構造１０ａは、図７および図７Ａの処理段階に類似する処理段階において示される。マスキング材料３１（図１１）は除去され、材料３０、３６および３８は、複数の導電性キャップ４４ａ−４６ａへと組み込まれる。幾つかの実施形態においては、材料３０は、（図示されるように）ライナー２６およびポストの上部表面に直面して形成され、材料３６は、材料３０上に電解成長した銅含有材料に対応する。
図１２および図１２Ａの示された実施形態においては、ポスト２０−２２は、平坦化された表面４９に対応する平坦化された上部表面を有し、ベース１２の裏側表面１５へと平坦化された上部表面から伸長する側壁表面を有する。例えば、ポスト２０は、示された側壁表面２３を有する。示された実施形態においては、導電性材料３０は、ポストの上部表面に直面し、それによって、キャップ４４ａ−４６ａは、ポストの平坦化された上部表面に直面する。キャップ４４ａ−４６ａは、ポストの側壁表面に沿って伸長する領域を有する。例えば、キャップ４４ａは、ポストの２０の側壁表面３２に沿って伸長する領域５０を有するように示される。側壁に沿ったキャップの領域は、“リム”と称され、示された実施形態においては、ライナー２６によってポストの側壁表面から分離される。
キャップ４４ａ−４６ａは、任意の適切な形状を有し、図１２Ａは、キャップが円形である一実施形態を示す。
複数の導電性ポストにわたって伸長する平坦化表面を形成するための方法の別の例示的な実施形態の方法が、図１３−図１５を参照して記述される。
図１３および図１３Ａを参照して、構造１０ｂは、図１０の処理段階の後の処理段階において示される。パターン化された電気的に絶縁性の材料６０は、ライナー２６上に形成される。パターン化された電気的に絶縁性の材料は、薄い領域６３および厚い領域６５を含む。薄い領域は、ポストの平坦化された上部表面４９周囲に伸長する挿入領域６２を画定するものと考えられてもよい。
材料６０は、任意の適切な組成もしくは組成の組み合わせを含み、例えば、ポリイミドを含むか、ポリイミドで実質的に構成されるか、ポリイミドで構成されてもよい。幾つかの実施形態においては、ライナー２６は、低温プロセスによって形成された窒化シリコンを含む。当該窒化シリコンは、その中もしくはそこを通って伸長するピンホールを有してもよい。当該実施形態においては、その後に形成されるキャップ（即ち、図１５を参照して以下に記述されるキャップ４４ｂ−４６ｂ）の導電性材料が、ベース１２の半導体材料と直接接触しないように、材料６０は、当該ピンホールを塞ぐために使用されてもよい。
材料６０は、任意の適切な方法を利用してパターン化されてもよい。幾つかの実施形態においては、（図示されていない）フォトレジストマスクは、マスク内の階段領域を生成するフォトリソグラフィープロセスを利用して（例えば、“漏れやすい”レチクルは、マスクをパターン化するために使用されてもよい）、材料６０の広がりの上に形成され、その後、パターンは、フォトレジストマスクから材料６０へと、一つ以上の適切なエッチングによって転写されてもよい。それによって、材料６０内に階段領域を形成し、階段領域の薄い部分は、領域６３に対応し、階段領域の厚い部分は、領域６５に対応する。フォトレジストマスクは、その後、図１３および図１３Ａの構造を残すために除去されてもよい。
ポスト２０−２２の上部表面は、材料６０を通して露出される。幾つかの実施形態においては、エッチングおよび／もしくは平坦化は、ポスト２０−２２の上部表面を露出するために、材料６０の広がりの形成後で、かつ、材料６０内の階段領域の形成前に実施されてもよい。
図１４を参照すると、構造１０ｂは、図１１の処理段階に類似する処理段階において示される。導電性材料３０は、材料６０およびポスト２０−２２にわたって形成され、パターン化されたマスキング材料３１は、材料３０上に形成され、導電性材料３６および３８は、マスキング材料３１を通って伸長する開口３２−３４内に形成される。
図１５および図１５Ａを参照すると、構造１０ｂは、図１２および図１２Ａの処理段階に類似する処理段階において示される。マスキング材料３１（図１４）は除去され、材料３０、３６および３８は、複数の導電性キャップ４４ｂ−４６ｂへと組み込まれる。キャップは、ポスト２０の側壁表面に沿って伸長するリムを有し（例えば、キャップ４４ｂのリム５０は、ポスト２０の側壁表面２３に沿って伸長する）、リムは、示された実施形態においては、ライナー２６によってポストの側壁表面から分離される。
本明細書で記述される実施形態のうちの幾つかは、スルー基板相互接続（例えば、図１−図１５のポスト２０−２２に類似する相互接続）の銅およびシリコン（例えば、図１−図１５のベース１２に類似するシリコン含有ダイ）の双方にわたる平坦化に関連する従来技術の問題を有利に回避する可能性がある。つまりは、ポスト２０−２２は、ライナー２６（図４の実施形態）および／もしくは充填材料２８（図９の実施形態）を含む露出された表面で同時に平坦化される。したがって、ポスト２０−２２は、銅もしくは平坦化中に塗沫する別の材料を含み、塗沫した導電性材料は、ベース１２の半導体材料に直面せず、その代わりにライナー２６および／もしくは充填材料２８に直面する。塗沫した導電性材料は、その後、下層材料の除去中に除去されることがあるか（例えば、図９および図１０の実施形態においては、充填材料２８にわたって塗沫した任意の導電性材料は、充填材料の除去中に除去されてもよい）、または、結果として生じる構造の性能に悪影響を及ぼさない場合には、下層の絶縁性材料上に残されてもよい。
幾つかの実施形態においては、本明細書で記述された処理の利点は、研磨後の銅塗沫の軽減もしくは予防、シリコンドライエッチング化学に関連する問題（例えば、硫化物形成、不均一なエッチング速度など）の軽減もしくは予防、スルー基板相互接続用に使用されるポストへの研磨なく、過度の研磨後の層厚さ変化を扱うための性能および／もしくは、高精度ステッパーを利用する処理ステップの排除を含む可能性がある。
ライナー２６および／もしくは充填材料２８は、幾つかの実施形態においては、ポストにわたる平坦化中に類似のポストが適切に支持されない従来技術のプロセスで生じうる傾斜、屈曲、破損などを軽減するか予防するために、ポスト２０−２２への支持を提供してもよい。
幾つかの実施形態においては、本明細書で記述された構造は、例えば、論理回路上に積層されたＤＲＡＭ回路を含むアーキテクチャなどのハイブリッドメモリキュービック（ＨＭＣ）アーキテクチャに組み込まれてもよい。
図面における種々の実施形態の特定の方向は、例示的な目的のためだけのものであって、実施形態は、幾つかの用途においては、示された方向に対して回転されてもよい。本明細書で提供された記述およびそれに続く請求項は、構造が図面の特定の方向にあるか否か、もしくは当該方向に対して回転されているか否かに関わらず、種々のフィーチャ間の記述された関係を有する任意の構造に関する。
添付の図面の断面図は、断面平面内のフィーチャのみを示すものであり、図面を簡略化するために、断面平面の背後にある材料は示していない。
ある構造が別の構造“上（ｏｎ）”もしくは“相対して（ａｇａｉｎｓｔ）”いるものとして上記で称されるとき、他の構造上に直接存在するか、または、中間構造が存在してもよい。対照的に、ある構造が別の構造の“直接上（ｄｉｒｅｃｔｌｙ ｏｎ）”もしくは“直面して（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”いるものとして称されるとき、中間構造は存在しない。ある構造が、別の構造に対して“接続される（ｃｏｎｎｅｃｔｅｄ）”もしくは“結合される（ｃｏｕｐｌｅｄ）”ものとして称されるとき、別の構造に対して直接接続されるか結合されるか、または中間構造が存在してもよい。対照的に、ある構造が別の構造に対して、“直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）”か“直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）”ものとして称されるとき、中間構造は存在しない。
幾つかの実施形態は、半導体基板へと伸長する複数の導電性ポストにわたって平坦化する方法を含む。ライナーは、基板表面にわたって、かつ、ポストの側壁表面および上部表面に沿って形成される。充填材料は、ライナー上かつポスト間に形成される。充電材料は、一つ以上の有機組成を含む。平坦化された表面は、ポストにわたって、かつライナーおよび充填材料のうちの一方もしくは双方にわたって、伸長するように形成される。
幾つかの実施形態は、半導体基板へと伸長する複数の導電性ポストを平坦化する方法を含む。ライナーは、基板表面にわたって、かつ、ポストの側壁表面および上部表面に沿って形成される。ライナーは、一つ以上の無機組成を含んでもよい。充填材料は、ライナー上かつポスト間に形成される。充填材料は、一つ以上の有機組成を含む。平坦化された表面は、充填材料およびポストにわたって伸長するように形成される。平坦化された表面が形成された後、エッチングは、ポスト間から充填材料を除去するために使用され、ポストの側壁表面に沿って、ポスト間の基板表面にわたってライナーを残す。充填材料を除去するために使用されるエッチングは、例えば、適切な湿式化学もしくは適切な乾式化学を含み、幾つかの実施形態においては、オキシダントを使用してもよい。
幾つかの実施形態は、半導体基板へと伸長する複数の導電性ポストを平坦化する方法を含む。ライナーは、基板表面上かつポストの側壁表面および上部表面に沿って形成される。充填材料は、ライナー上かつポスト間に形成される。平坦化表面は、ポストおよびライナーにわたって伸長するように形成される。導電性材料は、平坦化表面上に形成される。導電性キャップは、導電性材料上に形成される。導電性キャップを形成することは、導電性材料上にパターン化されたマスクを形成することと、パターン化されたマスクを通って伸長する開口内の導電性材料上に銅含有層を成長させることと、パターン化されたマスク内の開口内の銅含有層上にニッケルおよびパラジウムのうちの一方もしくは双方を形成することと（ニッケルおよびパラジウムのうちの一方もしくは双方を有する銅含有層は、導電性材料上に間隔の開いた積層を形成する）、積層間の空間から導電性材料を除去することとを含む。
幾つかの実施形態は、半導体構造を含む。構造は、半導体ダイを通って伸長する導電性ポストを有する。ポストは、ダイの裏側表面上に上部表面を有し、ダイの裏側表面と上部表面の間に伸長する側壁表面を有する。ライナーは、ポストの側壁表面に沿っている。導電性キャップは、ポストの上部表面に直面し、ポストの側壁表面に沿って、かつライナーによって側壁表面から間隔を開けられるリムを有する。

Claims (23)

  1. 半導体基板へと伸長する複数の導電性ポストを平坦化する方法であって、
    前記半導体基板の表面にわたって、かつ、前記複数のポストの複数の側壁表面および複数の上部表面に沿ってライナーを形成することと、
    前記ライナー上かつ前記複数のポストの間に充填材料を形成することであって、前記充填材料は、一つ以上の有機組成を含むように、形成することと、
    前記充填材料を含まずに前記複数のポストと前記ライナーとを含む平坦化された表面を構成するように、平坦化することと、
    を含む、
    ことを特徴とする方法。
  2. 半導体基板へと伸長する複数の導電性ポストを平坦化する方法であって、
    前記半導体基板の表面にわたって、かつ、前記複数のポストの複数の側壁表面および複数の上部表面に沿ってライナーを形成することと、
    前記ライナー上かつ前記複数のポストの間に充填材料を形成することであって、前記充填材料は、一つ以上の有機組成を含むように、形成することと、
    前記複数のポストと前記ライナーと前記充填剤を含む平坦化された表面を構成するように、平坦化することと、
    前記平坦化された表面を形成した後に、前記充填材料を除去することと、
    を含む、ことを特徴とする方法。
  3. 前記充填材料はフォトレジストを含む、
    ことを特徴とする請求項１又は２に記載の方法。
  4. 前記半導体基板は、半導体ダイを含み、前記半導体基板の表面は前記ダイの裏側表面であって、前記複数の導電性ポストは、前記ダイ全体を通って伸長する、
    ことを特徴とする請求項１又は２に記載の方法。
  5. 前記方法は、前記複数のポストの前記平坦化された複数の表面に直面し、かつ前記複数のポストと一対一対応の複数の導電性キャップを形成することをさらに含む、
    ことを特徴とする請求項１に記載の方法。
  6. 前記方法は、前記複数のポストの間から前記充填材料を除去した後で、前記複数のポストの複数の側壁表面に沿って、かつ、前記複数のポストの間の前記半導体基板の前記表面にわたって、前記ライナーを残すことをさらに含む、
    ことを特徴とする請求項２に記載の方法。
  7. 前記複数のポストの複数の平坦化された上部表面に直面し、かつ、前記複数のポストの前記複数の側壁表面に沿って、複数の導電性キャップを形成することをさらに含み、前記複数のポストの前記複数の側壁表面に沿った前記複数の導電性キャップの複数の領域は、前記ライナーによって前記複数の側壁表面から間隔を開けられる、
    ことを特徴とする請求項６に記載の方法。
  8. 前記平坦化の後、前記ライナーにわたって、パターン化された電気的に絶縁性の材料を形成することであって、前記パターン化された電気的に絶縁性の材料は、前記複数のポストの平坦化された複数の上部表面の周囲に複数の挿入領域を画定するように、形成することと、
    前記複数の挿入領域内、かつ前記複数のポストの前記平坦化された複数の上部表面に直面し、前記複数のポストの前記複数の側壁表面に沿って複数の導電性キャップを形成することであって、前記複数のポストの前記複数の側壁表面に沿った前記複数の導電性キャップの複数の領域は、前記ライナーによって前記複数の側壁表面から間隔を開けられるように、形成することと、
    をさらに含む、
    ことを特徴とする請求項６に記載の方法。
  9. 前記パターン化された電気的に絶縁性の材料はポリイミドを含む、
    ことを特徴とする請求項８に記載の方法。
  10. 前記ライナーは、その中に伸長する一つ以上のピンホールを有する窒化シリコンを含み、前記パターン化された電気的に絶縁性の材料は、前記一つ以上のピンホールを充填する、
    ことを特徴とする請求項８に記載の方法。
  11. 前記複数の導電性ポストは銅を含み、前記ライナーは窒化シリコンを含む、
    ことを特徴とする請求項１又は２に記載の方法。
  12. 前記ライナーは、一つ以上の無機組成を含み、前記充填材料は一つ以上の有機組成を含み、
    前記複数のポストの複数の側壁方面に沿って、かつ、前記複数のポスト間の前記半導体基板の前記表面にわたって前記ライナーを残すことと、
    を含む、
    ことを特徴とする請求項２に記載の方法。
  13. 前記基板は、半導体ダイを含み、前記半導体基板の前記表面は、前記ダイの裏側表面であって、前記複数の導電性ポストは、全体に前記ダイを通って伸長する複数の銅含有ポストである、
    ことを特徴とする請求項１２に記載の方法。
  14. 前記複数のポストの複数の平坦化された上部表面に直面し、前記複数のポストの前記複数の側壁表面に沿った前記ライナーに直面するように、導電性材料を形成することと、
    前記複数のポストの前記平坦化された複数の上部表面上に複数の導電性キャップを形成するために、前記導電性材料上に銅を成長させることと、
    をさらに含む、
    ことを特徴とする請求項１２に記載の方法。
  15. 前記平坦化の後、前記ライナーにわたってパターン化された電気的に絶縁性の材料を形成することであって、前記パターン化された電気的に絶縁性の材料は、前記複数のポストの複数の平坦化された上部表面の周囲に複数の挿入領域を画定するように、形成することと、
    前記複数のポストの複数の平坦化された上部表面に直面し、前記複数のポストの前記複数の側壁表面に沿った前記ライナーに直面して、導電性材料を形成することと、
    前記複数のポストの前記平坦化された複数の上部表面上に複数の導電性キャップを形成するために、前記導電性材料上に銅を成長させることと、
    をさらに含む、
    ことを特徴とする請求項１２に記載の方法。
  16. 半導体ダイを通って伸長する複数の導電性ポストであって、前記複数のポストは、前記ダイの裏側表面上に複数の上部表面を有し、前記ダイの前記裏側表面および前記複数の上部表面の間に伸長する複数の側壁表面を有する、複数の導電性ポストと、
    前記複数のポストの前記複数の側壁表面に沿い、かつ、前記ダイの前記裏側表面に沿ったライナーであって、前記複数のポストの前記複数の側壁表面に沿った複数の領域から前記ダイの前記裏側表面に沿った複数の領域へと変化するうえで、実質的に直角を含むように構成される、ライナーと、
    前記複数のポストの前記複数の上部表面に直面する複数の導電性キャップであって、前記複数のキャップは、前記複数のポストの前記複数の側壁表面に沿い、かつ前記ライナーによって前記複数の側壁表面から間隔をあけられた複数のリムを有し、前記複数のリムは、複数の底部表面を有し、かつ、前記複数の底部表面から前記複数のポストの前記複数の側壁表面に沿った複数の領域へと変化するうえで、実質的に直角を含むように構成される、複数の導電性キャップと、
    前記複数のポストの前記複数の上部表面の周囲に複数の挿入領域を画定するパターン化された電気的に絶縁性の材料であって、前記電気的に絶縁性の材料は、前記複数のリムの前記複数の底部表面が前記電気的に絶縁性の材料の上部へ接し、かつ、前記複数のリムが、前記複数の挿入領域へと伸長するように形成され、前記電気的に絶縁性の材料は、前記複数の挿入領域に隣接する厚い部分と、前記複数の挿入領域に対応する複数の薄い部分とを有し、前記複数の挿入領域のうちの他の部分が前記複数のリムを超えて外側へ横方向に伸長するように、前記複数のリムは前記複数の挿入領域のうちの一部に沿ってのみ存在し、前記複数の挿入領域のうちの前記他の部分は、前記複数のリムと前記電気的に絶縁性の材料の前記複数の厚い部分との間に存在する、パターン化された電気的に絶縁性の材料と、
    を含む、
    ことを特徴とする半導体構造。
  17. 前記パターン化された電気的に絶縁性の材料は、ポリイミドを含む、
    ことを特徴とする請求項１６に記載の構造。
  18. 前記ライナーは、一つの物質で構成される、
    ことを特徴とする請求項１６に記載の構造。
  19. 前記ライナーは、窒化シリコンで構成される、
    ことを特徴とする請求項１８に記載の構造。
  20. 前記ライナーはルテニウムを含む、
    ことを特徴とする請求項１６に記載の構造。
  21. 前記複数の導電性ポストは銅を含む、
    ことを特徴とする請求項２０に記載の構造。
  22. 前記ライナーは二つ以上の物質を含む、
    ことを特徴とする請求項１６に記載の構造。
  23. 前記複数の導電性キャップは、ニッケルおよびパラジウムのうちの一方もしくは双方を含む、
    ことを特徴とする請求項１６に記載の構造。
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