KR20140143169A - 복수의 전기 전도성 포스트를 평탄화시키는 반도체 구조물 및 방법 - Google Patents

복수의 전기 전도성 포스트를 평탄화시키는 반도체 구조물 및 방법 Download PDF

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Abstract

본 발명은 복수의 전기 전도성 포스트에 걸쳐 평탄화시키는 반도체 구조물 및 방법에 관한 것이다. 일부 실시예는 평탄화 방법을 포함한다. 라이너는 반도체 기판에 걸쳐 그리고 이 기판으로부터 위쪽으로 연장되는 포스트를 따라 형성된다. 유기 충전 물질은 라이너 위에 그리고 포스트들 사이에 형성된다. 포스트에 걸쳐 및 라이너와 충전 물질 중 하나 또는 둘 모두에 걸쳐 연장되는 평탄화된 표면이 형성된다. 일부 실시예는 반도체 다이를 포함하는 반도체 구조물을 포함한다. 전기 전도성 포스트는 다이를 통해 연장된다. 포스트는 다이의 후방측 표면 위에 상부 표면을 구비하고, 후방측 표면과 상부 표면 사이에 연장되는 측벽 표면을 구비한다. 라이너는 다이의 후방측 표면에 걸쳐 그리고 포스트의 측벽 표면을 따라 있다. 전기 전도성 캡은 포스트의 상부 표면 위에 있고, 포스트의 측벽 표면에 인접한 라이너를 따라 림을 구비한다.

Description

복수의 전기 전도성 포스트를 평탄화시키는 반도체 구조물 및 방법{SEMICONDUCTOR CONSTRUCTIONS AND METHODS OF PLANARIZING ACROSS A PLURALITY OF ELECTRICALLY CONDUCTIVE POSTS}
본 발명은 복수의 전기 전도성 포스트에 걸쳐 평탄화시키는 반도체 구조물 및 방법에 관한 것이다.
메모리 다이스와 같은 집적 회로 디바이스를 상업적으로 제조하는 것은 단일 반도체 웨이퍼 또는 다른 벌크 반도체 기판 위에 다수의 동일한 회로를 패턴으로 제조하는 것을 수반할 수 있다. 주어진 사이즈의 반도체 기판 위에 제조되는 반도체 디바이스의 밀도를 증가시켜 반도체 디바이스의 수율을 증가시키고 그 성능을 개선시키려는 것이 반도체 제조사의 지속적인 목적이다.
반도체 조립체 내 반도체 디바이스의 밀도를 증가시키는 하나의 방법은 반도체 다이(die)를 완전히 관통하여 연장되고; 구체적으로 다이의 활성 표면(active surface)으로부터 다이의 반대쪽 후방측(backside) 표면으로 연장되는 비아(via)(즉, 관통홀)를 생성하는 것이다. 이 비아는 전기 전도성 물질로 충전되어 다이의 활성 표면으로부터 다이의 후방측 표면으로 전기적 경로를 제공하는 관통-기판 상호 연결부를 형성할 수 있다. 관통-기판 상호 연결부는 다이의 후방측을 따라 다이의 외부 회로 컴포넌트로 연장되는 전기적 접촉점에 전기적으로 연결될 수 있다. 일부 응용에서, 다이는 3차원 다중칩 모듈(three-dimensional multichip module: 3-D MCM)에 병합될 수 있고, 다이 외부의 회로 컴포넌트는 다른 반도체 다이 및/또는 캐리어 기판에 의해 포함될 수 있다.
반도체 기판에 관통-기판 상호 연결부를 형성하는 여러 방법이 개시되어 있다. 예를 들어, 미국 특허 제7,855,140호, 제7,626,269호 및 제6,943,106호는 관통-기판 상호 연결부를 형성하는데 사용될 수 있는 예시적인 방법을 설명한다.
관통-기판에 상호 연결을 제조하는 동안 여러 문제가 나타날 수 있다. 예를 들어, 관통-기판 상호 연결부의 전기 전도성 포스트는 처리 단계에서 반도체 다이의 후방측 표면 위로 연장될 수 있고, 이러한 포스트를 평탄화시켜 포스트 및 다이에 걸쳐 연장되는 평탄화된 표면을 형성하는 것이 요구될 수 있다. 그러나, 포스트 내 구리는 평탄화 동안 얼룩(smear)지거나; 및/또는 포스트는 평탄화 동안 팁핑(tip)되거나 파손(break)될 수 있다. 종래의 처리 시 나타나는 문제를 완화하거나 방지하거나 및/또는 극복하는, 관통-기판 상호 연결부를 형성하는 새로운 방법을 개발하는 것이 요구된다. 새로운 관통-기판 상호 연결 아키텍처를 개발하는 것이 더 요구된다.
도 1 내지 도 7은 예시적인 실시예 방법의 여러 처리 단계에서 구조물의 일부의 개략 단면도;
도 1a는 도 1의 구조물의 평면도이고; 도 1은 도 1a의 라인 1-1을 따른 도면;
도 7a는 도 7의 구조물의 평면도이고; 도 7은 도 7a의 라인 7-7을 따른 도면;
도 8 내지 도 12는 예시적인 실시예 방법의 여러 처리 단계에서 구조물의 일부 개략 단면도;
도 12a는 도 12의 구조물의 평면도이고; 도 12는 도 12a의 라인 12-12를 따른 도면;
도 13 내지 도 15는 예시적인 실시예 방법의 여러 처리 단계에서 구조물의 일부 개략 단면도;
도 13a는 도 13의 구조물의 평면도이고; 도 13은 도 13a의 라인 13-13을 따른 도면.
일부 실시예에서, 본 발명은 복수의 전기 전도성 포스트에 걸쳐 평탄화된 표면을 형성하는 방법을 포함한다. 이러한 포스트는 관통-기판 상호 연결부에 대응할 수 있고, 일부 실시예에서 구리를 포함할 수 있다.
예시적인 실시예는 도 1 내지 도 15에 대해 설명된다.
도 1 및 도 1a를 참조하면, 반도체 베이스(12)로 연장되는 복수의 전기 전도성 포스트(20 내지 22)를 포함하는 반도체 구조물(10)이 도시된다. 일부 실시예에서, 베이스(12)는 반도체 다이에 대응할 수 있다. 이러한 다이는 후방측(14) 및 전방측(16)을 구비한다. 집적 회로(미도시)는 전방측과 연관될 수 있고, 대시 라인(17)은 다이 내 회로의 대략적인 경계를 개략적으로 도시하도록 제공되어 있다. 집적 회로는 메모리(예를 들어, NAND, DRAM 등), 로직 등을 포함할 수 있다. 집적 회로는 주로 전방측과 연관된 것일 수 있으나, 일부 실시예에서 집적 회로는 후방측과 연관된 것일 수 있다.
후방측은 표면(15)을 구비한다. 포스트(20 내지 22)는 후방측 표면(15) 위에 상부 표면 및 이 상부 표면으로부터 후방측 표면(15)으로 연장되는 측벽 표면을 구비한다. 예를 들어, 전도성 포스트(20)는 상부 표면(25)을 포함하고, 이 상부 표면(25)으로부터 베이스(12)의 후방측 표면(15)으로 연장되는 측벽 표면(23)을 포함하도록 도시된다.
베이스는 전방측 표면을 더 구비할 수 있고, 일부 실시예에서 포스트(20 내지 22)는 다이를 완전히 관통하여 포스트가 다이의 전방측 표면을 따르는 표면을 구비할 수 있다. 전방측 표면은 도 1에 도시되어 있지 않다. 다이의 전방측 표면은 도 1 및 도 1a의 처리 단계에서 캐리어 웨이퍼(미도시)에 결합되어 처리 장비를 통해 다이를 운반하는 것을 지원할 수 있다.
베이스(12)는 단결정 실리콘을 포함할 수 있고, 반도체 기판으로 또는 반도체 기판의 일부로 지칭될 수 있다. "반도체 기판," "반도체 구조물" 및 "반도체 기판"이라는 용어는 (단독으로 또는 다른 물질을 포함하는 조립체로) 반도체 웨이퍼와 같은 벌크 반도체 물질을 포함하나 이들로 제한되지 않는 반도체 물질 및 (단독으로 또는 다른 물질을 포함하는 조립체로) 반도체 물질 층을 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 전술된 반도체 기판을 포함하나 이들로 제한되지 않는 임의의 지지 구조를 지칭한다.
전기 전도성 포스트(20 내지 22)는 임의의 적절한 전기 전도성 조성물 또는 조성물의 조합을 포함할 수 있다. 일부 실시예에서, 포스트는 관통-기판 비아(through-substrate via: TSV) 내에 형성된 하나 이상의 전기 전도성 조성물을 포함할 수 있다. 일부 실시예에서, 포스트는 구리를 포함할 수 있다.
도 1 및 도 1a의 도시된 실시예에서, 포스트는 베이스(12)의 후방측 표면(15)으로부터 가변 거리 위에 형성된다. 노출된 포스트 크기의 이러한 불균일성은, 예를 들어, 포스트의 표면을 그라인딩(grinding)하는 동안 또는 후에 발생하는 포스트 및/또는 총 두께 변동(total thickness variation: TTV)을 제조하는데 사용되는 처리 동작으로부터 초래될 수 있다. 노출된 포스트 크기의 변동은 일부 실시예에서 1 마이크로미터 초과, 10 마이크로미터 초과 등일 수 있다.
도 2를 참조하면, 라이너(liner)(26)는 표면(15)에 걸쳐 포스트(20 내지 22)의 측벽과 상부 표면을 따라 형성된다. 라이너(26)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 라이너가 단일의 균질한 조성물인 것으로 도시되어 있으나, 일부 실시예에서 라이너는 2개 이상의 이산 물질을 포함할 수 있다. 예를 들어, 라이너는 실리콘 질화물 위에 실리콘 이산화물을 포함할 수 있다. 일부 실시예에서, 라이너(26)는 무기 물질로 구성된다. 일부 실시예에서, 라이너는 루테늄 또는 루테늄 산화물을 함유하거나 이들로 본질적으로 구성되거나 이들로 구성된 물질과 같은 구리 장벽 물질을 포함한다. 구리 장벽 물질은 구리를 포함하는 포스트와 조합하여 사용될 수 있고, 구리-함유 포스트로부터 발생할 수 있는 구리 확산을 완화하거나 방지할 수 있다. 루테늄-함유 물질은 단독으로 사용되거나, 또는 실리콘 이산화물과 실리콘 질화물 중 하나 또는 둘 모두와 조합하여 사용될 수 있다. 따라서, 일부 예시적인 실시예에서, 라이너(26)는 실리콘 이산화물, 실리콘 질화물 및 루테늄 중 하나 이상을 포함하거나 이들로 본질적으로 구성되거나 이들로 구성된다.
라이너(26)는 예를 들어, 원자 층 증착(atomic layer deposition: ALD), 화학적 증기 증착(chemical vapor deposition: CVD) 및 물리적 증기 증착(physical vapor deposition: PVD)을 포함하는 임의의 적절한 방법으로 형성될 수 있다.
라이너는 임의의 적절한 두께로 형성될 수 있고, 일부 실시예에서 500 나노미터 이하의 두께로 형성된다.
일부 실시예에서, 베이스(12)와 연관된 회로에 악영향을 미치는 것을 회피하기 위하여 저온(즉, 약 200℃ 이하의 온도)에서 라이너(26)를 형성하는 것이 요구될 수 있다. 이러한 실시예에서, 라이너는 약 200℃ 이하의 온도에서 증착된 실리콘 질화물을 포함하거나 이들로 본질적으로 구성되거나 이들로 구성될 수 있다.
도 3을 참조하면, 충전 물질(28)은 라이너(26) 위에 포스트(20 내지 22)들 사이에 형성된다. 도시된 실시예에서, 충전 물질은 포스트들 사이 영역 내에 제공되지만, 포스트 위에는 제공되지 않는다. (도 8에 도시된 실시예와 같은) 다른 실시예에서, 충전 물질은 포스트의 적어도 일부를 커버하는 두께로 제공될 수 있다.
충전 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고; 일부 실시예에서 하나 이상의 유기(즉, 카본-함유) 조성물을 포함할 수 있다. 예를 들어, 일부 실시예에서 충전 물질(28)은 포토레지스트(photoresist)를 포함하거나 이들로 본질적으로 구성되거나 이들로 구성될 수 있다.
충전 물질은 임의의 적절한 두께로 제공될 수 있다. 일부 실시예에서, 충전 물질은 약 500 나노미터 내지 약 4 마이크론의 범위 내 두께로 제공될 수 있다. 일부 실시예에서, 충전 물질 및 라이너의 두께의 결합은 약 500 나노미터 내지 약 5 마이크론의 범위 내에 있을 수 있다.
도 4를 참조하면, 구조물(10)은 평탄화되어 평탄화된 표면(29)을 형성한다. 평탄화는 예를 들어, 화학적-기계적 연마(chemical-mechanical polishing: CMP)와 같은 임의의 적절한 방법을 사용하여 달성될 수 있다. 도시된 실시예에서, 평탄화는 충전 물질(28)(도 3)을 제거하고, 라이너(26) 및 포스트(20 내지 22)에 걸쳐 연장되는 평탄화된 표면(29)을 형성한다. (예를 들어, 도 9에 대하여 아래에 설명되는 실시예와 같은) 다른 실시예에서, 평탄화된 표면은 충전 물질 및 포스트에 걸쳐 연장될 수 있다.
도 5를 참조하면, 전기 전도성 물질(30)은 평탄화된 표면(29)에 걸쳐 형성되고, 패터닝된 마스크 물질(31)은 전기 전도성 물질 위에 형성된다. 일부 실시예에서, 전기 전도성 물질은 구리를 포함할 수 있고, 구리의 후속 전기 분해 성장을 위한 시드(seed) 물질로 사용될 수 있다(예를 들어, 물질(30)은 티타늄 및 구리의 혼합물을 포함하거나 이들로 본질적으로 구성되거나 이들로 구성될 수 있다). 일부 실시예에서, 패터닝된 마스크 물질(31)은 포토리소그래피적으로-패터닝된 포토레지스트를 포함할 수 있다.
패터닝된 마스크 물질은 포스트(20 내지 22) 위 영역을 각각 노출하도록 관통하여 연장하는 개구(32 내지 34)를 구비한다.
도 6을 참조하면, 전기 전도성 물질(36 및 38)은 개구(32 내지 34) 내에 형성된다. 일부 실시예에서, 물질(36)은 전기 전도성 물질(30) 위에 성장된 구리를 포함하거나 이 구리로 본질적으로 구성되거나 이 구리로 구성될 수 있고; 물질(38)은 니켈 또는 팔라듐을 포함할 수 있다. 도시된 실시예에서는 2개의 물질(36 및 38)이 개구(32 내지 34) 내에 형성되어 있지만, 다른 실시예에서는 단일 전도성 물질이 개구 내에 형성되거나, 또는 3개 이상의 물질이 이 개구 내에 형성될 수 있다. 예를 들어, 일부 실시예에서 니켈 및 팔라듐은 모두 구리-함유 물질(36) 위에 형성될 수 있다. 물질(36 및 38)은 궁극적으로 범프 아래 금속부(under bump metallurgy: UBM)에 병합되므로, 일부 실시예에서는 UBM에 사용하기에 적절한 종래의 조성물을 포함할 수 있다.
물질(36 및 38)은 함께 개구(32 내지 34) 내에 스택(40 내지 42)을 각각 형성한다. 이러한 스택은 도시된 실시예에서 마스크 물질(31)의 중개 영역(intervening region)에 의하여 서로 이격된다.
도 7 및 도 7a를 참조하면, 마스크 물질(31)(도 6)은 제거되고, 이후 스택(40 내지 42)은 물질(30)을 에칭하는 동안 하드(hard) 마스크로 사용된다. 도 7 및 도 7a의 구조물은 스택(40 내지 42)의 물질(36 및 38)과 조합하여 물질(30)을 포함하는 복수의 전기 전도성 캡(cap)(44 내지 46)을 포함하도록 고려될 수 있다. 캡(44 내지 46)은 포스트(20 내지 22)와 1대1 대응관계이고, 솔더볼(solder ball) 또는 다른 배선 컴포넌트(미도시)를 포스트에 전기적으로 연결하는데 사용된 UBM에 궁극적으로 대응할 수 있다.
캡(44 내지 46)은 임의의 적절한 형상을 구비할 수 있고, 도 7a는 캡이 원형인 일 실시예를 도시한다.
다수의 전기 전도성 포스트에 걸쳐 연장되는 평탄화된 표면을 형성하는 다른 예시적인 실시예 방법은 도 8 내지 도 12에 대하여 설명된다.
도 8을 참조하면, 도 3에 대하여 전술된 것과 유사한 처리 단계에 있는 구조물(10a)이 도시된다. 도 8의 구조물은 충전 물질(28)이 포스트(21)를 커버하도록 도시되어 있다는 점에서 도 3의 것과 약간 상이하다. 이러한 차이는 충전 물질(28)의 깊이가 여러 실시예에서 변할 수 있는 것을 도시하기 위해 제공된다. 일부 실시예에서 충전 물질(28)은 도 3의 처리 단계에서 예시된 바와 같이 도 8의 처리 단계에서 동일한 깊이로 제공되거나, 또는 그 역으로 제공될 수 있다.
도 9를 참조하면, 평탄화된 표면(49)은 구조물(10a)에 걸쳐 형성된다. 이러한 평탄화된 표면은 예를 들어, CMP를 사용하여 형성될 수 있다. 평탄화된 표면은 포스트(20 내지 22)에 걸쳐 그리고 충전 물질(28)에 걸쳐 연장된다. 도시된 실시예에서, 평탄화된 표면은 포스트(20 내지 22)의 측벽에 인접한 라이너(26) 부분에 걸쳐 더 연장된다.
도 10을 참조하면, 충전 물질(28)(도 9)은 라이너(26) 및 포스트(20 내지 22)에 대해 선택적으로 제거된다. 일부 실시예에서, 충전 물질은 유기 조성물(예를 들어 포토레지스트)을 포함하고, 산화 조건(예를 들어, 플라즈마의 존재 하에서 O2)을 사용하여 라이너(26) 및 포스트(20 내지 22)의 무기 조성물에 대해 선택적으로 제거된다. 포스트(20 내지 22)의 상부 영역은 평탄화된 표면(49)을 포함한다.
도 11을 참조하면, 전기 전도성 물질(30)은 라이너(26) 및 포스트(20 내지 22)에 걸쳐 형성되고, 패터닝된 마스크 물질(31)은 물질(30) 위에 형성되고, 전도성 물질(36 및 38)은 마스크 물질(31)을 관통하여 연장하는 개구(32 내지 34) 내에 형성된다.
도 12 및 도 12a를 참조하면, 도 7 및 도 7a의 것과 유사한 처리 단계에 있는 구조물(10a)이 도시된다. 마스크 물질(31)(도 11)은 제거되고, 물질(30, 36 및 38)은 복수의 전기 전도성 캡(44a 내지 46a)에 포함된다. 일부 실시예에서, 물질(30)은 (도시된 바와 같이) 라이너(26) 및 포스트의 상부 표면과 직접 접해 형성되고, 물질(36)은 물질(30) 위에 전기 분해로 성장된 구리-함유 물질에 대응한다.
도 12 및 도 12a에 도시된 실시예에서, 포스트(20 내지 22)는 평탄화된 표면(49)에 대응하는 평탄화된 상부 표면을 구비하고, 평탄화된 상부 표면으로부터 베이스(12)의 후방측 표면(15)으로 연장되는 측벽 표면을 구비한다. 예를 들어, 포스트(20)는 도시된 측벽 표면(23)을 구비한다. 도시된 실시예에서, 전도성 물질(30)은 포스트의 상부 표면과 직접 접해 형성되고, 그리하여 캡(44a 내지 46a)은 포스트의 평탄화된 상부 표면과 직접 접해 형성된다. 캡(44a 내지 46a)은 포스트의 측벽 표면을 따라 아래로 연장되는 영역을 구비한다. 예를 들어, 캡(44a)은 포스트(20)의 측벽 표면(23)을 따라 연장되는 영역(50)을 구비하도록 도시된다. 측벽을 따른 캡의 영역은 "림(rim)"으로 지칭될 수 있고, 도시된 실시예에서 라이너(26)에 의해 포스트의 측벽 표면으로부터 분리된다.
캡(44a 내지 46a)은 임의의 적절한 형상을 구비할 수 있고, 도 12a는 캡이 원형인 일 실시예를 도시한다.
다수의 전기 전도성 포스트에 걸쳐 연장되는 평탄화된 표면을 형성하는 다른 예시적인 실시예 방법은 도 13 내지 도 15를 참조하여 설명된다.
도 13 및 도 13a를 참조하면, 도 10의 것에 후속한 처리 단계에 있는 구조물(10b)이 도시된다. 패터닝된 전기 절연성 물질(60)이 라이너(26) 위에 형성된다. 패터닝된 전기 절연성 물질은 박막(thin) 영역(63) 및 후막(thick) 영역(65)을 포함한다. 박막 영역은 포스트의 평탄화된 상부 표면(49) 주위에 연장되는 인셋(inset) 영역(62)을 한정하도록 고려될 수 있다.
물질(60)은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고; 예를 들어, 폴리이미드를 포함하거나, 이를 본질적으로 포함하거나 이로 구성될 수 있다. 일부 실시예에서, 라이너(26)는 저온 공정에 의해 형성된 실리콘 질화물을 포함한다. 이러한 실리콘 질화물은 내부로 연장되거나 내부를 관통하는 핀홀(pinhole)을 구비할 수 있다. 이러한 실시예에서, 물질(60)은 후속적으로 형성된 캡(구체적으로, 도 15에 대하여 아래에 설명되는 캡(44b 내지 46b))의 전기 전도성 물질이 베이스(12)의 반도체 물질과 직접 접촉하지 않도록 핀홀을 충전하는데 사용될 수 있다.
물질(60)은 임의의 적절한 방법을 사용하여 패터닝될 수 있다. 일부 실시예에서, 포토레지스트 마스크(미도시)는 마스크 내에 단차 영역을 생성하는 포토리소그래피(photolithographic) 공정을 사용하여 물질(60) 영역 위에 형성될 수 있고(예를 들어, "누설(leaky)" 레티클(reticle)은 마스크를 패터닝하는데 사용될 수 있다), 이후 패턴은 포토레지스트 마스크로부터 하나 이상의 적절한 에칭에 의해 물질(60)로 전사될 수 있다. 이는 물질(60) 내에 단차 영역(stepped region)을 형성할 수 있고, 여기서 단차 영역의 박막 부분은 영역(63)에 대응하고, 단차 영역의 후막 부분은 영역(65)에 대응한다. 포토레지스트 마스크를 제거하여 도 13 및 도 13a의 구조물을 남길 수 있다.
포스트(20 내지 22)의 상부 표면은 물질(60)을 통해 노출된다. 일부 실시예에서 에칭 및/또는 평탄화는 물질(60) 영역을 형성한 후, 및 포스트(20 내지 22)의 상부 표면을 노출시키는, 물질(60) 내에 단차 영역을 형성하기 전에 수행될 수 있다.
도 14를 참조하면, 도 11의 것과 유사한 처리 단계에 있는 구조물(10b)이 도시된다. 전기 전도성 물질(30)은 물질(60) 및 포스트(20 내지 22)에 걸쳐 형성되고, 패터닝된 마스크 물질(31)은 물질(30) 위에 형성되고, 전도성 물질(36 및 38)은 마스크 물질(31)을 통해 연장되는 개구(32 내지 34) 내에 형성된다.
도 15 및 도 15a를 참조하면, 도 12 및 도 12a의 것과 유사한 처리 단계에 있는 구조물(10b)이 도시된다. 마스크 물질(31)(도 14)은 제거되고, 물질(30, 36 및 38)은 복수의 전기 전도성 캡(44b 내지 46b)에 포함된다. 캡은 포스트(20)의 측벽 표면을 따라 연장되는 림(예를 들어, 포스트(20)의 측벽 표면(23)을 따라 연장되는 캡(44b)의 림(50))을 구비하며; 이 림은 도시된 실시예에서 라이너(26)에 의해 포스트의 측벽 표면으로부터 분리된다.
본 명세서에 설명된 일부 실시예는 관통-기판 상호 연결부(예를 들어, 도 1 내지 도 15의 포스트(20 내지 22)와 유사한 상호 연결부)의 구리 및 실리콘(예를 들어, 도 1 내지 도 15의 베이스(12)와 유사한 실리콘-함유 다이)에 걸친 평탄화와 연관된 종래 기술의 문제를 유리하게 회피할 수 있다. 구체적으로, 포스트(20 내지 22)는 라이너(26)(도 4의 실시예) 및/또는 충전 물질(28)(도 9의 실시예)을 포함하는 노출된 표면과 동시에 평탄화된다. 따라서, 포스트(20 내지 22)가 평탄화 동안 구리 얼룩 또는 다른 물질을 포함하는 경우, 얼룩진 전도성 물질이 베이스(12)의 반도체 물질과 직접 접해 형성된 것이 아니라, 대신 라이너(26) 및/또는 충전 물질(28)을 따를 수 있다. 얼룩진 전도성 물질은 이후 기초 물질을 제거하는 동안 제거될 수 있거나(예를 들어, 도 9 및 도 10의 실시예에서, 충전 물질(28)에 걸쳐 얼룩진 임의의 전도성 물질은 충전 물질을 제거하는 동안 상승(lifted)될 수 있다), 또는 이것이 최종 구조물의 성능에 악영향을 미치지 않는 경우 기초 절연성 물질 위에 남겨질 수 있다.
일부 실시예에서, 본 명세서에 설명된 처리의 장점은 포스트 그라인드 구리 얼룩의 완화 또는 예방; 실리콘 건식 에칭 화학적 처리(chemistry)와 연관된 문제(예를 들어, 황화물(sulfide) 형성, 불균일한 에칭 비율 등)의 완화 또는 예방; 관통 기판 상호 연결부에 사용되는 포스트에 그라인드됨이 없이 초과 포스트 그라인드의 총 두께 변동을 처리하는 능력; 및/또는 고정밀 스텝퍼(stepper)를 사용하는 처리 단계의 제거를 포함할 수 있다.
라이너(26) 및/또는 충전 물질(28)은 일부 실시예에서 포스트(20 내지 22)에 지지를 제공하여 유사한 포스트를 포스트에 걸쳐 평탄화 동안 적절히 지지하지 않는 종래 기술의 공정에서 발생할 수 있는 팁핑(tipping), 벤딩(bending), 파손(breakage) 등을 완화하거나 방지할 수 있다.
일부 실시예에서, 본 명세서에 설명된 구조물은 예를 들어, 논리 회로 위에 스택된 DRAM 회로를 포함하는 아키텍처와 같은 하이브리드 메모리 입방체(Hybrid Memory Cubic: HMC) 아키텍처에 포함될 수 있다.
도면에 있는 여러 실시예의 특정 배향은 예시를 위한 것일 뿐이므로, 본 실시예는 일부 응용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 이후 청구범위는, 구조들이 도면에서 특정 배향에 있는지에 상관없이 또는 이러한 배향에 대해 회전되었는지 여부에 상관없이 여러 특징들 사이에 설명된 관계를 가지는 임의의 구조에 속한다.
첨부 도면의 단면은 단면의 평면 내의 특징만을 도시하고, 도면을 간략화하기 위하여 단면의 평면 뒤의 물질은 도시하지 않는다.
하나의 구조가 다른 구조 "위에" 또는 "접해"있는 것으로 설명되었을 때, 이 구조는 다른 구조 바로 위에 있거나 또는 중개 구조물이 더 존재할 수 있다. 이와 대조적으로, 하나의 구조가 다른 구조 "바로 위에" 또는 "직접 접해"있는 것으로 지칭될 때, 중개 구조물은 존재하지 않는다. 하나의 구조가 다른 구조에 "연결"되거나 "결합"된 것으로 지칭될 때, 이 구조는 다른 구조에 직접 연결 또는 직접 결합되거나 또는 중개 구조물이 더 존재할 수 있다. 이와 대조적으로, 하나의 구조가 다른 구조에 "직접 연결"되거나 "직접 결합"된 것으로 지칭될 때, 중개 구조물은 존재하지 않는다.
일부 실시예는 반도체 기판으로 연장되는 복수의 전기 전도성 포스트에 걸쳐 평탄화시키는 방법을 포함한다. 라이너는 기판 표면에 걸쳐 포스트의 측벽 표면과 상부 표면을 따라 형성된다. 충전 물질은 라이너 위에 포스트들 사이에 형성된다. 충전 물질은 하나 이상의 유기 조성물을 포함한다. 평탄화된 표면은 포스트에 걸쳐 라이너와 충전 물질 중 하나 또는 둘 모두에 걸쳐 연장되도록 형성된다.
일부 실시예는 반도체 기판으로 연장되는 복수의 전기 전도성 포스트를 평탄화시키는 방법을 포함한다. 라이너는 기판 표면에 걸쳐 포스트의 측벽 표면과 상부 표면을 따라 형성된다. 라이너는 하나 이상의 무기 조성물을 포함한다. 충전 물질은 라이너 위에 포스트들 사이에 형성된다. 충전 물질은 하나 이상의 유기 조성물을 포함한다. 평탄화된 표면은 충전 물질 및 포스트에 걸쳐 연장되도록 형성된다. 평탄화된 표면이 형성된 후, 에칭을 사용하여 포스트들 사이로부터 충전 물질을 제거하여 포스트의 측벽 표면을 따라 그리고 포스트들 사이의 기판 표면에 걸쳐 라이너를 남긴다. 충전 물질을 제거하는데 사용되는 에칭은, 예를 들어, 적절한 습식 화학적 처리 또는 적절한 건식 화학적 처리를 포함할 수 있고; 일부 실시예에서 산화제를 사용할 수 있다.
일부 실시예는 반도체 기판으로 연장되는 복수의 전기 전도성 포스트를 평탄화시키는 방법을 포함한다. 라이너는 기판 표면 위에 포스트의 측벽 표면과 상부 표면을 따라 형성된다. 충전 물질은 라이너 위에 포스트들 사이에 형성된다. 평탄화된 표면은 포스트 및 라이너에 걸쳐 연장되도록 형성된다. 전기 전도성 물질은 평탄화된 표면 위에 형성된다. 전기 전도성 캡은 전기 전도성 물질 위에 형성된다. 전기 전도성 캡을 형성하는 공정은 전기 전도성 물질 위에 패터닝된 마스크를 형성하는 단계, 패터닝된 마스크를 통해 연장되는 개구 내에 전기 전도성 물질 위에 구리-함유 층을 성장시키는 단계, 패터닝된 마스크 내 개구 내 구리-함유 층 위에 니켈과 팔라듐 중 하나 또는 둘 모두를 형성하는 단계(니켈과 팔라듐 중 하나 또는 둘 모두와 함께 구리-함유 층은 전기 전도성 물질 위에 이격된 스택을 형성한다), 패터닝된 마스크를 제거하는 단계, 및 스택들 사이의 공간으로부터 전기 전도성 물질을 제거하는 단계를 포함한다.
일부 실시예는 반도체 구조물을 포함한다. 이 구조물은 반도체 다이를 통해 연장되는 전기 전도성 포스트를 구비한다. 포스트는 다이의 후방측 표면 위 상부 표면을 구비하고, 다이의 후방측 표면과 상부 표면 사이에 연장되는 측벽 표면을 구비한다. 라이너는 포스트의 측벽 표면을 따른다. 전기 전도성 캡은 포스트의 상부 표면과 직접 접해 있고, 포스트의 측벽 표면을 따르고 라이너에 의해 측벽 표면으로부터 이격된 림을 구비한다.

Claims (34)

  1. 반도체 기판으로 연장되는 복수의 전기 전도성 포스트를 평탄화시키는 방법으로서, 상기 방법은,
    기판 표면에 걸쳐 그리고 상기 포스트의 측벽 표면과 상부 표면을 따라 라이너를 형성하는 단계;
    상기 라이너 위에 그리고 상기 포스트들 사이에 하나 이상의 유기 조성물을 포함하는 충전 물질을 형성하는 단계; 및
    상기 포스트에 걸쳐 그리고 상기 라이너와 상기 충전 물질 중 하나 또는 둘 모두에 걸쳐 연장되는 평탄화된 표면을 형성하도록 평탄화시키는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 충전 물질은 포토레지스트를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 기판은 반도체 다이를 포함하고; 상기 표면은 상기 다이의 후방측 표면이며; 상기 전기 전도성 포스트는 상기 다이를 관통하여 완전히 연장되는 것인 방법.
  4. 제1항에 있어서, 상기 평탄화시키는 단계는 상기 라이너 및 상기 포스트에 걸쳐 연장되도록 평탄화된 표면을 형성하고; 상기 방법은 상기 포스트의 평탄화된 표면과 직접 접해 상기 포스트와 1대1 대응관계로 전기 전도성 캡(cap)을 형성하는 단계를 더 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 평탄화시키는 단계는 상기 충전 물질 및 상기 포스트에 걸쳐 연장되도록 상기 평탄화된 표면을 형성하고; 상기 방법은, 상기 평탄화된 표면을 형성한 후, 상기 포스트들 사이에서 상기 충전 물질을 제거하여 상기 포스트의 측벽 표면을 따라 그리고 상기 포스트들 사이의 상기 기판 표면에 걸쳐 상기 라이너를 남기는 단계를 더 포함하는 것인 방법.
  6. 제5항에 있어서, 상기 충전 물질을 제거하는 단계는 습식 또는 건식 화학적 처리를 포함하는 것인 방법.
  7. 제5항에 있어서,
    상기 포스트의 평탄화된 상부 표면과 직접 접해 그리고 상기 포스트의 측벽 표면을 따라 전기 전도성 캡을 형성하는 단계를 더 포함하되;
    상기 포스트의 측벽 표면을 따른 상기 전도성 캡의 영역은 상기 라이너에 의해 상기 측벽 표면으로부터 이격된 것인 방법.
  8. 제5항에 있어서,
    상기 평탄화한 후, 상기 라이너에 걸쳐 패터닝된 전기 절연성 물질을 형성하는 단계로서, 상기 패터닝된 전기 절연성 물질은 상기 포스트의 평탄화된 상부 표면 주위에 인셋(inset) 영역을 한정하는 것인, 상기 형성하는 단계; 및
    상기 인셋 영역 내에서 상기 포스트의 상기 평탄화된 상부 표면과 직접 접해 그리고 상기 포스트의 측벽 표면을 따라 전기 전도성 캡을 형성하는 단계를 더 포함하되;
    상기 포스트의 상기 측벽 표면을 따른 상기 전도성 캡의 영역은 상기 라이너에 의해 상기 측벽 표면으로부터 이격된 것인 방법.
  9. 제8항에 있어서, 상기 패터닝된 전기 절연성 물질은 폴리이미드를 포함하는 것인 방법.
  10. 제8항에 있어서, 상기 라이너는 내부에 연장되는 하나 이상의 핀홀을 구비하는 실리콘 질화물을 포함하며; 상기 패터닝된 전기 절연성 물질은 상기 하나 이상의 핀홀을 충전하는 것인 방법.
  11. 제1항에 있어서, 상기 전기 전도성 포스트는 구리를 포함하는 것인 방법.
  12. 제11항에 있어서, 상기 라이너는 실리콘 질화물을 포함하는 것인 방법.
  13. 제11항에 있어서, 상기 라이너는 루테늄을 포함하는 것인 방법.
  14. 반도체 기판으로 연장되는 복수의 전기 전도성 포스트를 평탄화시키는 방법으로서, 상기 방법은,
    기판 표면 위에 그리고 상기 포스트의 측벽 표면과 상부 표면을 따라 하나 이상의 무기 조성물을 포함하는 라이너를 형성하는 단계;
    상기 라이너 위에 그리고 상기 포스트들 사이에 하나 이상의 유기 조성물을 포함하는 충전 물질을 형성하는 단계;
    상기 충전 물질 및 상기 포스트에 걸쳐 연장되는 평탄화된 표면을 형성하도록 평탄화시키는 단계; 및
    상기 평탄화한 후, 상기 포스트들 사이로부터 상기 충전 물질을 제거하여 상기 포스트의 측벽 표면을 따라 그리고 상기 포스트들 사이의 상기 기판 표면에 걸쳐 상기 라이너를 남기는 단계를 포함하는 방법.
  15. 제14항에 있어서, 상기 기판은 반도체 다이를 포함하고; 상기 표면은 상기 다이의 후방측 표면이며; 상기 전기 전도성 포스트는 상기 다이를 관통하여 완전히 연장되는 구리-함유 포스트인 것인 방법.
  16. 제14항에 있어서,
    상기 포스트의 평탄화된 상부 표면과 직접 접해 그리고 상기 포스트의 상기 측벽 표면을 따라 상기 라이너와 직접 접해 전기 전도성 물질을 형성하는 단계; 및
    상기 전기 전도성 물질 위에 구리를 성장시켜 상기 포스트의 평탄화된 상부 표면 위에 전기 전도성 캡을 형성하는 단계를 더 포함하는 방법.
  17. 제14항에 있어서,
    상기 평탄화한 후, 상기 라이너에 걸쳐 패터닝된 전기 절연성 물질을 형성하는 단계로서, 상기 패터닝된 전기 절연성 물질은 상기 포스트의 평탄화된 상부 표면 주위에 인셋 영역을 한정하는 것인, 상기 형성하는 단계;
    상기 포스트의 평탄화된 상부 표면과 직접 접해 그리고 상기 포스트의 측벽 표면을 따라 상기 라이너와 직접 접해 전기 전도성 물질을 형성하는 단계; 및
    상기 전기 전도성 물질 위에 구리를 성장시켜 상기 포스트의 평탄화된 상부 표면 위에 전기 전도성 캡을 형성하는 단계를 더 포함하는 방법.
  18. 반도체 기판으로 연장되는 복수의 전기 전도성 포스트에 걸쳐 평탄화시키는 방법으로서, 상기 방법은,
    기판 표면에 걸쳐 그리고 상기 포스트의 측벽 표면과 상부 표면을 따라 라이너를 형성하는 단계;
    상기 라이너 위에 그리고 상기 포스트들 사이에 충전 물질을 형성하는 단계;
    상기 포스트 및 상기 라이너에 걸쳐 연장되는 평탄화된 표면을 형성하도록 평탄화시키는 단계;
    상기 평탄화된 표면 위에 전기 전도성 물질을 형성하는 단계; 및
    상기 전기 전도성 물질 위에 전기 전도성 캡을 형성하는 단계를 포함하되;
    상기 전기 전도성 캡을 형성하는 단계는,
    상기 전기 전도성 물질 위에 패터닝된 마스크를 형성하는 단계;
    상기 패터닝된 마스크를 관통하여 연장되는 개구 내 상기 전기 전도성 물질 위에 구리-함유 층을 성장시키는 단계;
    상기 패터닝된 마스크에 있는 개구 내 구리-함유 층 위에 니켈과 팔라듐 중 하나 또는 둘 모두를 형성하는 단계;
    상기 패터닝된 마스크를 제거하는 단계; 및
    상기 스택들 사이의 공간으로부터 상기 전기 전도성 물질을 제거하는 단계를 포함하며,
    상기 구리-함유 층은 니켈과 팔라듐 중 하나 또는 둘 모두와 함께 상기 전기 전도성 물질 위에 이격된 스택을 형성하는 것인 방법
  19. 제18항에 있어서, 상기 라이너는 실리콘 질화물을 포함하는 것인 방법.
  20. 제18항에 있어서, 상기 라이너는 루테늄을 포함하는 것인 방법.
  21. 제18항에 있어서, 상기 라이너는 단 1종의 균질한 물질로 구성된 것인 방법.
  22. 제18항에 있어서, 상기 라이너는 2종 이상의 물질을 포함하는 것인 방법.
  23. 제22항에 있어서, 상기 라이너는 실리콘 질화물 위에 실리콘 이산화물을 포함하는 것인 방법.
  24. 제18항에 있어서, 상기 충전 물질은 카본을 포함하는 것인 방법.
  25. 제18항에 있어서, 상기 충전 물질은 포토레지스트를 포함하는 것인 방법.
  26. 반도체 구조물로서,
    반도체 다이를 통해 연장되는 전기 전도성 포스트로서, 상기 포스트는 상기 다이의 후방측 표면 위에 상부 표면을 구비하고, 상기 다이의 후방측 표면과 상기 상부 표면 사이에 연장되는 측벽 표면을 구비하는 것인, 상기 포스트;
    상기 포스트의 상기 측벽 표면을 따른 라이너; 및
    상기 포스트의 상기 상부 표면과 직접 접해 전기 전도성 캡을 포함하되;
    상기 캡은 상기 포스트의 측벽 표면을 따라 그리고 상기 라이너에 의해 상기 측벽 표면으로부터 이격된 림을 구비하는 것인 반도체 구조물.
  27. 제26항에 있어서, 상기 포스트의 상기 상부 표면 주위에 인셋 영역을 한정하는 패터닝된 전기 절연성 물질을 더 포함하되; 상기 캡의 림은 상기 인셋 영역으로 연장되는 것인 반도체 구조물.
  28. 제27항에 있어서, 상기 패터닝된 전기 절연성 물질은 폴리이미드를 포함하는 것인 반도체 구조물.
  29. 제26항에 있어서, 상기 라이너는 단 1종의 균질한 물질로 구성된 것인 반도체 구조물.
  30. 제29항에 있어서, 상기 라이너는 실리콘 질화물로 구성된 것인 반도체 구조물.
  31. 제29항에 있어서, 상기 라이너는 루테늄을 포함하는 것인 반도체 구조물.
  32. 제31항에 있어서, 상기 전기 전도성 포스트는 구리를 포함하는 것인 반도체 구조물.
  33. 제26항에 있어서, 상기 라이너는 2종 이상의 물질을 포함하는 것인 반도체 구조물.
  34. 제26항에 있어서, 상기 전기 전도성 캡은 니켈과 팔라듐 중 하나 또는 둘 모두를 포함하는 것인 반도체 구조물.
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