JPWO2006080337A1 - 半導体装置およびその製造方法と、積層型半導体集積回路 - Google Patents

半導体装置およびその製造方法と、積層型半導体集積回路 Download PDF

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Abstract

シリコン基板１上のシリコン酸化膜５上にレジストパターン２１を形成し、ＲＩＥによりビアホール２を形成する。ＣＶＤ法により絶縁膜３、密着層３、およびシード層を形成した後、電解めっきを行ってビアホール２内に金属を埋め込む。シリコン基板１上の金属層を研磨除去して、密着層３及び充填金属６からなる貫通電極１０を形成する。半導体基板１を裏面からエッチングする。貫通電極１０の突起部を覆うように樹脂層７を形成する。樹脂層７及び貫通電極１０を研磨して平坦化する。このようにして、貫通電極１０を有する半導体装置において、シリコン基板１の、充填金属６による金属汚染を回避すると共に、フリップチップ方式の接続部保護に用いられるアンダーフィル材を予め供給しておくことができる。

Description

本発明は、半導体装置およびその製造方法と積層型半導体集積回路とに関し、特に、シリコン基板を貫通する貫通電極を有する半導体装置およびその製造方法と、その半導体装置を用いて複数の半導体チップが積層された構成の積層型半導体集積回路に関するものである。
メモリと論理回路およびイメージセンサとを共に搭載したものなどの、異種デバイスを混在させて搭載したモジュールにおいて、高速、広帯域、かつ高性能なシステムＬＳＩを実現できるＳｉＰ（システムインパッケージ）の開発が進んでいる。従来のＳｉＰの実装形態は、ワイヤボンディング方式を用いた接続構造が主流であったが、近年、フリップチップ方式を用いた半導体素子の多段積層構造が検討されている（例えば、SEAJ Journal, No. 81 (2002 11), pp. 24-25を参照）。このフリップチップ方式を用いた半導体素子の多段積層構造の適用形態を広げるために、基板を表面から裏面まで貫通するビアホール内に金属が充填された貫通電極を有する構成が重要な役割を果たしている。
この種の半導体装置を製作する方法として、シリコン基板の表面からビアホールを形成し、ビアホール内に金属材料を埋め込んだ後、基板の裏面側からシリコン基板を研磨して、金属が充填されたビアホールを露出させる方法が一般的である（例えば、特開２００３−２０３９１４号公報参照）。図１Ａ〜１Ｄは、特開２００３−２０３９１４号公報に開示された従来の貫通電極の製造方法を示す工程順の断面図である。まず、図１Ａに示されるように、表面上に絶縁膜８０５を有するシリコン基板８０１に異方性エッチングを行って、ビアホール８０２を設ける。その後に、ビアホール５０２の内壁にシリコン酸化膜８０３と拡散防止膜８０４を形成し、さらに無電解めっきと電解めっきを行って銅めっき層８０６Ａを形成する。なお、図示されていないが、シリコン基板８０１の表面領域内に拡散層が形成され、絶縁膜８０５内に電極と配線が形成されて、集積回路が構成されている。次に、図１Ｂに示されるように、シリコン基板８０１の表面の銅めっき層８０６Ａおよび拡散防止膜８０４をパターニングする。そして、シリコン基板８０１の裏面を、銅めっき層８０６Ａの底部が露出するまで研磨する。こうして、貫通電極８０６を形成する。その後、シリコン基板８０１の裏面にシリコン酸化膜８０７を形成する。
次に、図１Ｃに示されるように、シリコン酸化膜８０７を選択的にエッチングして、貫通電極８０６に対するコンタクトホールを形成した後、貫通電極８０６の底部を露出させるレジストパターン８０８を設ける。続いて、図１Ｄに示されるように、拡散防止膜８０９と裏面配線層８１０を形成し、レジストパターン８０８を除去する。
前記した従来の貫通電極８０６を有する半導体装置にはいくつかの問題がある。
第１の問題点は、シリコン基板８０１の裏面の研磨によって、シリコン基板８０１が金属により汚染されてしまうことである。ビアホール８０２は通常、エッチングにより形成されるが、その際にビアホール８０２の深さにばらつきが生じる。したがって、貫通電極８０６を形成するために、研磨によって銅めっき層８０６Ａの底面を露出させる手法を採用することは、貫通電極８０６の長さのばらつきを小さく抑えるのに有効である。しかし、この研磨工程において、延性の高い金属（銅）が、シリコン基板８０１の裏面上に延びてシリコンと直接接触してしまい、シリコン中に容易に拡散してしまう。これにより、シリコン基板８０１内に多数の欠陥が生じ、またトランジスタ特性などの素子特性が悪くなる。
第２の問題点は、半導体基板同士を接続して半導体集積回路を形成する際に、半導体基板間にアンダーフィル材を供給することができないか、または著しく困難なことである。半導体基板間の接続信頼性を確保するには、半導体基板間をアンダーフィル材にて満たすことが必要である。しかし、半導体集積回路を形成するために、メモリとロジックＬＳＩなど、異種のデバイス同士を積層する際に、チップサイズの違いが問題になる。特に、下に位置するチップが、上に位置するチップより小さい場合、チップ積層後には、両チップ間の狭い間隙にアンダーフィル材を充填することが非常に困難になるという問題がある。
本発明の目的は、上述した従来技術の問題点を解決し、第１に、貫通電極を有する半導体装置を製造するための、基板の裏面を研削する工程において、貫通電極を構成する金属がシリコン基板に付着することによる汚染を回避できる、半導体装置およびその製造方法を提供することにあり、第２に、本発明に係る半導体装置同士、あるいは本発明に係る半導体装置と他の半導体集積回路とが積層された積層型半導体集積回路において、チップ間に容易にアンダーフィルを形成し得るようにすることである。
上記の目的を達成するため、本発明によれば、第１主面と、第１主面と平行な第２主面と、第１主面上に形成された絶縁膜とを有する半導体基板と、半導体基板および絶縁膜を貫通して形成されたビアホール内に埋め込まれた貫通電極と、第２主面から突出している突起電極と、第２主面上に合成樹脂により形成され、突起電極の周囲を囲んでいる第２主面樹脂層と、を有する半導体装置が提供される。
そして、好ましくは、突起電極は、貫通電極の延長部として貫通電極と一体的に形成されている。
また、上記の目的を達成するため、本発明によれば、第１主面と、第１主面と平行な第２主面と、第１主面上に形成された絶縁膜とを有する半導体基板と、半導体基板および絶縁膜を貫通して形成されたビアホール内に埋め込まれており、一部が第２主面から突出している貫通電極と、を有する半導体装置が提供される。
そして、好ましくは、絶縁膜の内部および／または絶縁膜の表面上に配線が形成されている。また、より好ましくは、半導体基板の第１主面側には、配線に接続された半導体素子が形成されている。
また、上記の目的を達成するため、本発明によれば、半導体基板の第１主面側に所定の深さのビアホールを形成する工程と、ビアホール内に金属を埋め込んで貫通電極を形成する工程と、第２主面側から半導体基板をエッチングして、または研磨とエッチングを行って、貫通電極を半導体基板の第２主面から突出させる工程と、貫通電極の、第２主面から突出した部分を覆うように、半導体基板の前記第２主面上に樹脂層を形成する工程と、樹脂層と貫通電極を研磨して、貫通電極の表面と樹脂層の表面を平坦化する工程と、を含む半導体装置の製造方法が提供される。
また、上記の目的を達成するため、本発明によれば、半導体基板の第１主面側に所定の深さのビアホールを形成する工程と、ビアホール内に金属を埋め込んで貫通電極を形成する工程と、第２主面側から半導体基板をエッチングして、または研磨とエッチングを行って、貫通電極を半導体基板の第２主面から突出させる工程と、半導体基板の第２主面上に絶縁膜を形成する工程と、貫通電極の第２主面から突出した部分を覆うように、半導体基板の第２主面上にもう１つの樹脂層をさらに形成する工程と、両樹脂層と貫通電極を研磨して、貫通電極の表面と樹脂層の表面を平坦化する工程と、を含む半導体装置の製造方法が提供される。
そして、好ましくは、半導体基板の第１主面側にビアホールを形成する工程は、半導体基板の第１主面上に絶縁膜を形成する工程と、絶縁膜にフォトリソグラフィ法により開口を形成する工程と、絶縁膜をマスクとして半導体基板をエッチングする工程とを含んでいる。
本発明に係る半導体装置は、シリコン基板と貫通電極とを同時に研磨する工程を経ることなく形成される。そのため、シリコン基板の金属汚染を回避することができる。また、本発明に係る本半導体装置においては、バンプ電極となる貫通電極の突起部の周囲が樹脂層により囲まれている。そのため、本発明に係る半導体装置同士を積層した、あるいは本発明に係る半導体装置と他の半導体チップとを積層した積層型半導体集積回路を製造する際に、チップ間に充填されるアンダーフィルを、半導体装置に予め設けられている樹脂層を用いて形成することができる。従って、本発明によれば、小面積の半導体チップ上に大面積の半導体チップを積層する場合であっても、容易にチップ間をアンダーフィルで充填することができる。そして、このアンダーフィルとなる樹脂層は、貫通電極の突起部の高さのばらつきを解消する研磨工程において自動的に形成されるものであるので、本発明によれば、効率的な半導体装置の製造方法を提供することができる。
また、本発明によれば、貫通電極の基板面より突出した突起部をバンプとして機能させることができるので、製造コストの高いバンプを形成することなくバンプ電極を使用することが可能となる。積層型半導体集積回路において最も応力の集中する箇所は半導体基板とアンダーフィルの界面の接続部である。本発明においては、この半導体基板とアンダーフィルの界面の延長部においては、バンプとなる突起部は貫通電極と一体構造であり不連続な箇所を持たないため、応力により発生するクラックなどに対する耐性が高く、信頼性の高い接続構造を有する積層型半導体集積回路を提供することができる。
従来の半導体装置の製造方法を示す工程順の断面図である。 従来の半導体装置の製造方法を示す工程順の断面図である。 従来の半導体装置の製造方法を示す工程順の断面図である。 従来の半導体装置の製造方法を示す工程順の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の変更例の断面図である。 本発明の第１の実施形態の半導体装置の変更例の断面図である。 本発明の第１の実施形態の半導体装置の変更例の断面図である。 本発明の第１の実施形態の半導体装置の変更例の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図２Ａに示す半導体装置の製造方法を示す工程順の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の変更例の断面図である。 本発明の第２の実施形態の半導体装置の変更例の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 図４Ａに示す半導体装置の製造方法を示す工程順の断面図である。 本発明の第３の実施形態の半導体装置の断面図である。 図６に示す半導体装置の製造方法を示す工程順の断面図である。 図６に示す半導体装置の製造方法を示す工程順の断面図である。 図６に示す半導体装置の製造方法を示す工程順の断面図である。 本発明の第４の実施形態の積層型半導体集積回路の製造方法を示す工程順の断面図である。 本発明の第４の実施形態の積層型半導体集積回路の製造方法を示す工程順の断面図である。 本発明の第４の実施形態の積層型半導体集積回路の製造方法を示す工程順の断面図である。 本発明の第４の実施形態の積層型半導体集積回路を示す断面図である。 本発明の第５の実施形態の積層型半導体集積回路の断面図である。 本発明の第６の実施形態の積層型半導体集積回路の断面図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。なお、各図面において同様な構成には同一の符号を付与し、説明を一部省略している。
［第１の実施形態］
（半導体装置）
図２Ａは、本発明の半導体装置の第１の実施の形態を示す断面図である。図２Ａに示されるように、本実施形態の半導体装置１００においては、シリコン基板１の表面（第１主面：図２Ａの下側の面）上には絶縁膜であるシリコン酸化膜５が形成され、シリコン基板１の裏面（第２主面：図２Ａの上側の面）は樹脂層（第２主面樹脂層）７により被覆されている。そして、樹脂層７、シリコン基板１、およびシリコン酸化膜５を貫通して、ビアホール２が形成されている。そのビアホール２の内壁には、シリコン酸化膜等からなる絶縁膜３と、バリアメタル層を兼ねる密着層４が形成されている。ビアホール２の内部は充填金属６により満たされており、密着層４および充填金属６により貫通電極１０が形成されている。貫通電極１０の一部はシリコン基板１の裏面から突出した突起部１０ａとなっており、この突起部１０ａは、この半導体装置１００が他の半導体装置と積層される際に、他の半導体装置の電極と接続されるバンプ電極として用いられる。
樹脂層７は熱可塑性樹脂により形成されている。この樹脂層７の厚さは、シリコン基板１から突出した貫通電極１０の突起部１０ａの高さと同じであり、貫通電極１０の端面１０ｃと樹脂層７の外表面は同一面内に位置している。ここで樹脂層７の材料として用いられる熱可塑性樹脂は、半導体パッケージの信頼性に関する規格を満足する耐熱性を有し、一般にアンダーフィル材料と言われる材料と同等の樹脂特性を持つものである。これによって、半導体装置を積層した際に、半導体装置の回路面および半導体装置間の接続部を保護し、耐湿性および接続信頼性を向上させるアンダーフィルを形成するための樹脂材料を、この半導体装置１００にあらかじめ供給しておくことが可能になる。そして、この半導体装置１００の裏面側に、他の半導体チップがフリップチップ方式により接続される際に、その接続時の加熱で樹脂層７が軟化して接続部を覆うことができる。その後、その状態で常温まで冷却することによって、樹脂層７が再硬化して接続部を保護することができる。従って、この構造では、フリップチップ方式による接続と、接続部の保護膜（アンダーフィル）の形成とを同時に行うことが可能である。
また、この樹脂層７の外表面と貫通電極１０の裏面側端面１０ｃとが平坦かつ同一平面をなすように形成されているため、貫通電極１０を外部の電極等と接続する時に、樹脂層７の樹脂がこの接続部へ入り込むことがなく、いわゆる噛み込みのない、信頼性の高い接続部を得ることが可能である。
密着層４は、銅（Ｃｕ）の拡散を抑えるバリアメタル層の機能も兼ねる金属膜であって、ＴｉＮやＴａＮなどの窒化膜、ＴｉＳｉやＷＳｉなどの珪化膜、ＴｉＷなどの合金膜、およびそれらの複合膜や、ＴｉＮ／Ｔｉ膜などが用いられる。充填金属６は、シード層（Ｃｕ薄膜）とＣｕめっき層を含むものである。
第１の実施形態では、樹脂層７の材料として熱可塑性樹脂を用いているが、これに代えて熱硬化性樹脂を用いてもよい。この場合、樹脂層７は半硬化した状態に形成しておき、他の半導体装置と積層した後に硬化させるようにする。熱硬化性樹脂としてはエポキシ系樹脂、ポリイミド、変性ポリイミドなどを使用することが可能である。
図２Ｂ〜２Ｅは、図２Ａに示されている第１の実施形態の半導体装置１００の変更例を示す断面図である。
図２Ｂに示されている例は、シリコン基板１の裏面において、シリコン基板１と樹脂層７との界面に、シリコン酸化膜などからなる絶縁膜８が介在している構成である。これによって、金属汚染に対するより高い耐性が得られ、また、半導体装置１００の耐湿性、耐薬品性、および絶縁特性を向上させることができる。
図２Ｃに示されている例は、シリコン基板１の裏面に、シリコン酸化膜などからなる絶縁膜８と樹脂層７が設けられ、研磨工程後に樹脂層７が除去された構成である。この半導体装置１００を用いる場合には、他の半導体装置と積層した後に半導体チップ間にアンダーフィル材を供給しなければならない。この例では、除去される樹脂層７の材料については研磨性を重視し、後に半導体チップ間に注入されるアンダーフィルの材料については、アンダーフィルとしての特性のみを重視して選択することができる。したがって、樹脂層７とアンダーフィルのそれぞれについて最適の材料を選択することができる。例えば、樹脂層７の材料として、研磨特性に優れたエポキシ系樹脂などの熱硬化性樹脂を採用することができる。
図２Ｄに示されている例は、貫通電極１０の表面側端面１０ｂ上に接着金属層９が形成された構成である。接着金属層９は、はんだあるいは金（Ａｕ）により形成される。この接着金属層９は、裏面側端面１０ｃ上に形成することもできる。
図２Ｅに示されている例は、シリコン基板１の表面上のシリコン酸化膜５が除去され、代わりに樹脂層（第１主面樹脂層）７が形成された構成である。この樹脂層７は、他の半導体装置と積層された際に、その裏面側に形成された樹脂層と協同してアンダーフィルを形成させるためのものである。
これらの変更例は組み合わせて用いることができる。
（製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図３Ａ〜３Ｆは、図２Ａに示されている第１の実施形態の半導体装置１００の製造方法を説明する工程順の断面図である。
まず、図３Ａに示すように、シリコン基板１上に、熱酸化法およびＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜５を形成し、その上に、形成すべきビアホール２の位置に開口を有するレジストパターン２１を形成する。
次に、図３Ｂに示すように、レジストパターン２１をマスクとして、ＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜５をエッチングして開口を形成した後、レジストパターン２１を除去する。続いて、シリコン酸化膜５をマスクとしてＲＩＥ法によりシリコン基板１をエッチングして、所定の深さのビアホール２を形成する。このとき形成された各ビアホール２の深さにはばらつきが生じている。
次に、図３Ｃに示すように、ビアホール２の内壁を絶縁保護するための絶縁膜３を、熱酸化法またはＣＶＤ法により形成する。続いて、ビアホール２内を充填する充填金属６とシリコン基板１との密着性を高めるための密着層４をＣＶＤ法により形成し、さらにシード層となる銅膜をＣＶＤ法により形成する。その後、銅の電解めっきを行って、ビアホール２内に充填金属６を充填する。それから、シリコン酸化膜５上に形成された充填金属６の層および密着層４を除去して、貫通電極１０の表面側端面１０ｂを露出させる。
続いて、図３Ｄに示すように、シリコン基板１の裏面（図３Ａ〜３Ｆの上側の面）からドライエッチングまたはウエットエッチングを行って、シリコン基板１の裏面から貫通電極１０の一部を露出させる。なお、ドライエッチングまたはウエットエッチングは、シリコン基板１を途中まで研磨した後に行ってもよい。
その後、図３Ｅに示すように、シリコン基板１の裏面に突出した貫通電極１０を完全に覆うように、アンダーフィル材となる熱可塑性の樹脂を供給し、仮硬化させ樹脂層７を形成する。樹脂層７は、最も低い貫通電極１０の上面を覆うように形成すればよいが、最も高い貫通電極１０の上面をも覆うように形成することがより好ましい。
最後に、図３Ｆに示すように、樹脂層７と貫通電極１０を同時に研削して、貫通電極１０のシリコン基板１の裏面から突出した突起部１０ａの高さと樹脂層７の厚さとが等しくなり、かつすべての貫通電極１０の高さが等しくなるようにする。
本発明の製造方法では、シリコン基板１の裏面に樹脂層７を形成し、この樹脂層７と貫通電極１０とを共に研磨することによって、貫通電極１０の裏面側端面１０ｃを露出させるため、この研磨時に充填金属とシリコン基板１とが接触しないようにすることができる。従って、充填金属によるシリコン基板の金属汚染を防止することができる。
上記した製造方法では、図３Ｄに示す状態から直ちに樹脂層７を形成しているが、図３Ｄに示す状態から熱酸化を行ってシリコン基板１の裏面側にシリコン酸化膜を形成した後に、あるいはＣＶＤ法により絶縁膜を堆積した後に、樹脂層７を形成するようにしてもよい。このようにすると、シリコン基板１の裏面からの金属汚染に対してより高いバリア性が得られ、また絶縁性能が向上し、半導体装置の特性が向上する。また、上記した製造方法では、貫通電極１０を形成する際に、密着層４とシード層（図示せず）をＣＶＤ法により形成している。しかし、ＣＶＤ法に代えて湿式法（無電解めっき法）を用いて、これらの金属膜を形成するようにしてもよい。
（製造方法の実施例）
以上説明した半導体装置１００（図２Ａ参照）の製造方法について、ここで、より詳細で具体的な実施例を示す。
この実施例では、まず、シリコン基板１上に、ＣＶＤ法によりシリコン酸化膜５を３０μｍの膜厚まで堆積し、そのシリコン酸化膜５上に、形成すべきビアホールの位置に直径３０μｍの開口を有するレジストパターン２１を形成した（図３Ａ参照）。次に、ＲＩＥ法によりシリコン酸化膜５に開口を形成した後、レジストパターン２１を除去した。続いて、ＲＩＥ法により、シリコン基板１に深さ１５０μｍのビアホール２を形成した（図３Ｂ参照）。
その後、ＴＥＯＳ［tetraethoxysilane；Ｓｉ（ＯＣ２Ｈ５）４］をソースガスとするプラズマＣＶＤ法により、ビアホール２の内壁に絶縁膜３を形成した。続いて、密着層４となるＴｉＷ層と、シード層となるＣｕ層を、それぞれＣＶＤ法により成膜した後、電解めっき法によって、充填金属であるＣｕをビアホール内に埋め込んだ。そして、シリコン酸化膜５上のＣｕ層およびＴｉＷ層をＣＭＰ（Chemical Mechanical Polishing）により除去して、貫通電極１０を形成した（図３Ｃ参照）。
次に、ＣＭＰにより、貫通電極１０の底部が露出する近くまでシリコン基板１の裏面を研磨した後、ＲＩＥ法により裏面のエッチングを行い、貫通電極１０を最大３５μｍの高さだけ露出させた（図３Ｄ参照）。
そして、シリコン基板１の裏面に熱可塑性樹脂を、複数の貫通電極１０のうちの最も高い突起部１０ａの上面を覆うように供給し、仮硬化させて樹脂層７を形成した（図３Ｅ参照）。この時の樹脂層７の厚さは３５μｍであった。
最後に、樹脂層７と貫通電極１０とを同時に研削し、貫通電極１０の突起部１０ａの高さと樹脂層７の厚さが等しくなり、それぞれの上面が一致するようにした（図３Ｆ参照）。この時、貫通電極１０の突起部１０ａの高さと樹脂層７の厚さはいずれも２５μｍであった。
［第２の実施形態］
（半導体装置）
図４Ａは、本発明の半導体装置の第２の実施形態を示す断面図である。図４Ａに示されているように、本実施形態の半導体装置２００においては、シリコン基板１の表面に素子分離膜１１が形成されている。さらに、素子分離膜１１によって区画された領域内には、ゲート電極１２およびソース・ドレイン領域１３を有するＭＯＳ型電界効果トランジスタが形成されている。シリコン基板１上には第１層間絶縁膜１４が形成されており、これを貫通してコンタクトプラグ１５が形成され、第１層間絶縁膜１４上には第１層配線１６が形成されている。第１層間絶縁膜１４上には第２層間絶縁膜１７が形成されており、第２層間絶縁膜１７上には、第２層間絶縁膜１７に開けられた開口１８を介して第１層配線１６に接続された第２層配線１９が形成されている。また、シリコン基板１の裏面は樹脂層７により被覆されている。そして、第２層間絶縁膜１７、第１層間絶縁膜１４、素子分離膜１１、シリコン基板１、および樹脂層７を貫通して、ビアホール２が形成されている。ビアホール２の内壁には、シリコン酸化膜等からなる絶縁膜３と、バリアメタル層を兼ねる密着層４が形成されている。ビアホール２の内部は充填金属６により満たされており、密着層４および充填金属６により貫通電極１０が構成されている。貫通電極１０の表面側端面１０ｂは、第２層配線１９に接続されている。貫通電極１０の、シリコン基板１の裏面から突出した突起部１０ａは、この半導体装置２００を他の半導体装置と積層する際のバンプ電極として用いられる。
図４Ａに示されている半導体装置２００は、半導体素子としては電界効果トランジスタが形成されているのみであったが、拡散抵抗やキャパシタなどの受動素子が形成されていてもよい。また、能動素子および受動素子が形成されておらず、配線および貫通電極のみが形成された半導体装置であってもよい。
図４Ｂ，４Ｃは、図４Ａに示されている第２の実施形態の半導体装置２００の変更例の断面図である。
図４Ｂに示されている例では、貫通電極１０上に引き出された第２層配線１９上に、接着金属層２０が形成されている。接着金属層２０は、はんだまたは金などの接着性の良好な金属を用いて形成される。
図４Ａに示されているような半導体装置２００同士を直接積層し、貫通電極１０の端面１０ｂ，１０ｃ同士を接合して積層型半導体集積回路を形成することも可能である。この場合、熱による拡散接合、または、表面を清浄化して低温度で接続する常温接合が行われる。図４Ｂに示されるように、貫通電極１０の端面１０ｂ上に接着性の良好な金属により接着金属層２０を設けておくと、貫通電極１０同士の接合をより容易に行うことができる。
図４Ｃに示されている例では、貫通電極１０上に引き出された第２層配線１９がさらに引き延ばされ、その引き延ばされた領域（貫通電極１０上から離れた領域）にパッドが設けられ、そのパッド上に接着金属層２０が形成された構成である。この例の半導体装置２００は、他の半導体装置と積層された場合、この半導体装置２００の貫通電極１０の裏面側端面１０ｃは、他の半導体装置の電極に直接接続されるが、表面側端面１０ｂはその直上において他の半導体装置の電極に接続されることはなく、第２層配線１９上の接着金属層２０を介して接続されることになる。
なお、本実施形態の半導体装置２００に、図２Ｂ〜２Ｅに示された構成を適宜組み合わせて変更例を構成することもできる。
（製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図５Ａ〜５Ｆは、図４Ａに示されている第２の実施形態の半導体装置の製造方法を説明する、工程順の断面図である。
まず、図５Ａに示すように、シリコン基板１の表面にＬＯＣＯＳ（Local Oxidation of Silicon）法あるいはＳＴＩ（Shallow Trench Isolation）法などにより、素子分離膜１１を形成する。そして、素子分離膜１１により分離された活性領域に、ゲート電極１２およびソース・ドレイン領域１３を有するＭＯＳ型電界効果トランジスタを形成する。次に、シリコン基板１上に第１層間絶縁膜１４を堆積し、この第１層間絶縁膜１４に、ソース・ドレイン領域１３に到達するコンタクトホールを開口した後、コンタクトホール内に埋め込まれたコンタクトプラグ１５を形成する。次いで、第１層間絶縁膜１４上に第１層配線１６を形成し、その第１層配線１６を覆うように、第１層間絶縁膜１４上に第２層間絶縁膜１７を形成する。
次に、図５Ｂに示すように、第２層間絶縁膜１７、第１層間絶縁膜１４、および素子分離膜１１を貫通し、シリコン基板１の所定の深さにまで到達するビアホール２を、フォトリソグラフィ法およびＲＩＥ法によって形成する。次に、ビアホール２の内壁に、熱酸化法またはＣＶＤ法により絶縁膜３を形成し、その表面に、密着層４と、シード層となる銅膜を、ＣＶＤ法により形成する。それから、銅の電解めっきを行って、ビアホール２内に充填金属６を充填する。その後、層間絶縁膜１７上に堆積された充填金属６および密着層４を除去して、貫通電極１０の表面側端面１０ｂを露出させる。そして、第２層間絶縁膜１７を選択的にエッチングして、第１層配線１６の表面を露出させる開口１８を開ける。
それから、図５Ｃに示すように、スパッタ法またはＣＶＤ法を用いて、密着層と低抵抗導電層とを堆積し、それらをパターニングして、第２層間絶縁膜１７上を延びて貫通電極１０の表面側端面１０ｂ上を覆う第２層配線１９を形成する。
続いて、図５Ｄに示すように、シリコン基板１の裏面側から、ドライエッチングまたはウエットエッチングを行って、シリコン基板１の裏面から貫通電極１０の一部を露出させる。なお、ドライエッチングまたはウエットエッチングは、シリコン基板１を途中まで研磨した後に行ってもよい。
その後、図５Ｅに示すように、シリコン基板１の裏面に突出した貫通電極１０を完全に覆うように、アンダーフィル材となる熱可塑性の樹脂を供給し、仮硬化させて樹脂層７を形成する。
最後に、図５Ｆに示すように、樹脂層７と貫通電極１０とを同時に研削して、貫通電極１０のシリコン基板１の裏面から突出した突起部１０ａの高さと樹脂層７の厚さとが等しくなり、かつすべての貫通電極１０の高さが等しくなるようにする。
［第３の実施形態］
（半導体装置）
図６は、本発明の半導体装置の第３の実施形態を示す断面図である。本実施形態の半導体装置３００が、図４Ａに示されている第２の実施形態の半導体装置２００と相違する点は、第１層配線１６の一部が貫通電極１０に接続されていることと、第２層配線１９が形成されていないことと、絶縁膜３がシリコン基板１と樹脂層７の側面のみに形成されている点である。その他の構成については、図４Ａに示されている半導体装置２００と同じであるので、詳細な説明は省略する。
本実施形態の半導体装置３００は、１層のみの配線を有するものとして示されているが、多層配線を有するものであってもよい。多層配線の場合、任意の層の配線を貫通電極１０と接続することができる。また、図６に示されている半導体装置３００は、素子としては電界効果トランジスタが形成されているのみであったが、拡散抵抗やキャパシタなどの受動素子が形成されていてもよい。また、能動および受動素子が形成されておらず、内層配線および貫通電極のみが形成された半導体装置であってもよい。
なお、本実施形態の半導体装置３００に、図２Ｂ〜２Ｅに示された構成を適宜組み合わせて変更例を構成することもできる。
（製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図７Ａ〜７Ｃは、図６に示されている第３の実施形態の半導体装置の製造方法を説明する、工程順の断面図である。
まず、図７Ａに示すように、シリコン基板１の表面にＬＯＣＯＳ法あるいはＳＴＩ法などにより、素子分離膜１１を形成する。そして、素子分離膜１１により分離された活性領域に、ゲート電極１２およびソース・ドレイン領域１３を有するＭＯＳ型電界効果トランジスタを形成する。次に、シリコン基板１上に第１層間絶縁膜１４を堆積し、この第１層間絶縁膜１４に、ソース・ドレイン領域１３に到達するコンタクトホールを開口した後、コンタクトホール内に埋め込まれたコンタクトプラグ１５を形成する。次いで、第１層間絶縁膜１４上に第１層配線１６を形成し、その第１層配線１６を覆うように、第１層間絶縁膜１４上に第２層間絶縁膜１７を形成する。
次に、図７Ｂに示すように、第２層間絶縁膜１７、第１層配線１６、第１層間絶縁膜１４、および素子分離膜１１を貫通し、シリコン基板１の所定の深さにまで到達するビアホール２を、フォトリソグラフィ法およびＲＩＥ法によって形成する。次に、熱酸化を行って、ビアホール２の内壁に位置するシリコンの表面に絶縁膜３を形成する。
続いて、図７Ｃに示すように、ビアホール２の内壁面に、密着層４と、シード層となる銅膜を、ＣＶＤ法により形成する。それから、銅の電解めっきを行って、ビアホール２内に充填金属６を充填する。その後、層間絶縁膜１７上に堆積された充填金属６および密着層４を除去して、貫通電極１０の表面側端面１０ｂを露出させる。その後、図５Ｄ〜５Ｆに示されているのと同様の工程を行って、図６に示されている第３の実施形態の半導体装置３００を形成する。
［第４の実施形態］
（積層型半導体集積回路およびその製造方法）
図８Ｄは、本発明の第４の実施形態の積層型半導体集積回路を示す断面図である。図８Ａ〜８Ｃは、この積層型半導体集積回路の製造方法を工程順に示す断面図である。
本実施形態の積層型半導体集積回路１０００は、半導体集積回路４００と、前記した本発明の第１の実施形態の半導体装置１００（図２Ａ参照）と、半導体集積回路５００とが積層された構成である。半導体集積回路４００は、集積回路が形成され所定の配線が設けられている基体４０１と、基体４０１上に形成された、内部配線に接続されたパッド４０２と、パッド４０２上に形成された金などからなるバンプ４０３とを有するものである。同様に、半導体集積回路５００は、集積回路および配線が形成された基体５０１と、基体５０１上に形成されたパッド５０２と、パッド５０２上に形成された金などからなるバンプ５０３とを有するものである。
この積層型半導体集積回路１０００を製造する際には、まず、図８Ａに示すように、半導体集積回路４００上に、図２Ａに示されている半導体装置１００を、その貫通電極１０の表面側端面１０ｂが半導体集積回路４００のバンプ４０３と対向するように配置して、位置決めを行う。そして、図８Ｂに示すように、半導体集積回路４００上に半導体装置１００を搭載し、加熱および加圧して、貫通電極１０の表面側端面１０ｂをバンプ４０３に接合させる。次に、半導体集積回路４００と半導体装置１００との間隙に熱硬化性樹脂を注入し、硬化させてアンダーフィル４０４を形成する。
続いて、図８Ｃに示すように、半導体集積回路５００を、そのバンプ５０３が半導体装置１００の貫通電極１０の裏面側端面１０ｃと対向するように配置して、位置決めを行う。そして、図８Ｄに示すように、半導体装置１００上に半導体集積回路５００を搭載し、加熱および加圧して、半導体集積回路５００のバンプ５０３を半導体装置１００の貫通電極１０の裏面側端面１０ｃに接合させる。この際に、半導体装置１００の樹脂層７が熱によって流動化してチップ間を埋め、硬化されることによってアンダーフィルとして機能する。ただし、樹脂層７のみではアンダーフィルを形成するのに樹脂量が不足する場合には、半導体装置１００と半導体集積回路５００の間に熱硬化性樹脂を供給して樹脂量を増やし、この熱硬化性樹脂と樹脂層７の樹脂とを硬化させてアンダーフィルを形成してもよい。
この積層型半導体集積回路１０００において、回路を有しない半導体装置１００は、半導体チップ間を接続するスペーサとして用いられている。図８Ｄに示すように組み立てられた積層型半導体集積回路１０００は、その後、パッケージとなる配線基板上に搭載される。そして、半導体集積回路４００の基体４０１の周辺に形成されているパッド（図示せず）と、パッケージとなる配線基板のパッドとの間が、ワイヤによって接続される。
［第５の実施形態］
（積層型半導体集積回路）
図９は、本発明の第５の実施形態の積層型半導体集積回路を示す断面図である。本実施形態の積層型半導体集積回路１０００は、前記した本発明の第２の実施形態の半導体装置２００（図４Ａ参照）が３つ重ねられ、その上に半導体集積回路６００が積層されたものである。半導体集積回路６００は、集積回路および配線が形成された基体６０１と、基体６０１上に形成されたパッド６０２と、パッド６０２上に形成されたバンプ６０３を有するものである。
この積層型半導体集積回路１０００において、半導体装置２００同士が対向している部分では、第２層配線１９が貫通電極１０の表面側端面１０ｂに直接接合されている。また、半導体集積回路６００のバンプ６０３は、最上位の半導体装置２００の貫通電極１０の裏面側端面１０ｃに接合されている。半導体装置２００同士の間と、半導体装置２００と半導体集積回路６００の間は、樹脂層７により満たされており、樹脂層７がアンダーフィルとして機能している。
本実施形態の積層型半導体集積回路１０００では、最下層に位置する半導体装置２００の第２層配線１９は、パッケージの外部接続端子を取り出す配線となる。したがって、第２層配線１９は、一部（外部接続端子取り出し部）を除いて絶縁膜２２により被覆されている。そして、外部接続端子取り出し部にはバンプ２３が形成されている。
本実施形態の積層型半導体集積回路１０００では、３つの半導体装置２００が積層されているが、その積層数には制限はなく、３つより少なくても、３つより多くてもよい。また、最下層の半導体装置２００を、他の半導体集積回路上に搭載してもよい。すなわち、２つの半導体集積回路６００の間に、１つまたは複数の半導体装置２００が配置される構成であってもよい。さらに、半導体集積回路６００を省略して、複数の半導体装置２００のみで積層型半導体集積回路を構成してもよい。
［第６の実施形態］
（積層型半導体集積回路）
図１０は、本発明の第６の実施形態の積層型半導体集積回路を示す断面図である。本実施形態の積層型半導体集積回路１０００は、半導体集積回路７００は、集積回路および配線が形成された基体７０１と、基体７０１上に形成されたパッド７０２と、パッド７０２上に形成されたバンプ７０３を有するものである。
本実施形態では、半導体装置２００の貫通電極１０の裏面側端面１０ｃと半導体装置１００の貫通電極１０の表面側端面１０ｂとが直接接合されている。また、半導体装置１００の貫通電極１０の裏面側端面１０ｃは、半導体集積回路７００のバンプ７０３と接合されている。そして、半導体装置２００と半導体装置１００との間隙および半導体装置２００と半導体集積回路７００との間隙は、それぞれ樹脂層７により満たされており、樹脂層７がアンダーフィルとして機能している。
本実施形態の積層型半導体集積回路１０００では、パッケージとなる最下層の半導体装置２００の第２層配線１９は、一部（外部接続端子取り出し部）を除いて絶縁膜２２により被覆されている。そして、外部接続端子取り出し部にはバンプ２３が形成されている。
図８〜図１０に示されている、本発明の第４〜６の実施形態の積層型半導体集積回路１０００において、温度サイクルなどにより応力集中が発生する箇所は、熱膨張差が大きい樹脂層７とシリコン基板１の界面である。従来は、この界面の延長線上に貫通電極１０とバンプの界面が位置していたため、貫通電極１０とバンプとの界面にクラックが発生していた。しかし、本発明の構造によれば、貫通電極１０とバンプとが別部材ではなく、貫通電極１０に連続するこれと一体であり突起部１０ａがパンプとして機能するため、せん断強度が高く、クラックや剥離が発生しにくく、信頼性が高い構造である。
以上、本発明の好ましい実施形態および実施例について説明したが、本発明はこれらの実施形態および実施例に限定されるものではない。本発明の要旨を逸脱しない範囲内において、様々な変更例を適宜に採用することが可能である。例えば、半導体素子としてＭＯＳトランジスタに代えバイポーラトランジスタを形成することができる。また、半導体基板としてＧａＡｓ基板などの化合物半導体基板を用いてもよい。

Claims (26)

  1. 第１主面と、該第１主面と平行な第２主面と、前記第１主面上に形成された絶縁膜とを有する半導体基板と、
    前記半導体基板および前記絶縁膜を貫通して形成されたビアホール内に埋め込まれた貫通電極と、
    前記第２主面から突出している突起電極と、
    前記第２主面上に合成樹脂により形成され、前記突起電極の周囲を囲んでいる第２主面樹脂層と
    を有する半導体装置。
  2. 前記突起電極は、前記貫通電極の延長部として該貫通電極と一体的に形成されている、請求項１に記載の半導体装置。
  3. 前記突起電極の上面は、前記第２主面樹脂層の上面と同一面内に位置している、請求項１または２に記載の半導体装置。
  4. 前記第２主面樹脂層は熱可塑性樹脂により形成されている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第２主面樹脂層は熱硬化性樹脂により形成されている、請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記熱硬化性樹脂は、エポキシ樹脂、ポリイミド樹脂、または変性ポリイミド樹脂のいずれかである、請求項５に記載の半導体装置。
  7. 第１主面と、該第１主面と平行な第２主面と、前記第１主面上に形成された絶縁膜とを有する半導体基板と、
    前記半導体基板および前記絶縁膜を貫通して形成されたビアホール内に埋め込まれており、一部が前記第２主面から突出している貫通電極と
    を有する半導体装置。
  8. 前記絶縁膜の内部および／または前記絶縁膜の表面上に配線が形成されている、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記半導体基板の前記第１主面側には、前記配線に接続された半導体素子が形成されている、請求項８に記載の半導体装置。
  10. 前記配線は前記貫通電極に接続されている、請求項８または９に記載の半導体装置。
  11. 前記絶縁膜は、合成樹脂により形成された第１主面樹脂層を含んでいる、請求項１から７のいずれか１項に記載の半導体装置。
  12. 前記貫通電極の前記第１主面側の端面には接着金属層が形成されている、請求項１から１１のいずれか１項に記載の半導体装置。
  13. 前記接着金属層は半田または金により形成されている、請求項１２に記載の半導体装置。
  14. 請求項１から１３のいずれか１項に記載の半導体装置と、
    前記半導体装置の前記第２主面側に積層されている、他の種類の半導体装置と
    を有する積層型半導体集積回路。
  15. 請求項１から１３のいずれか１項に記載の半導体装置と、
    前記半導体装置の前記第１主面側および前記第２主面側にそれぞれ積層されている、他の種類の複数の半導体装置と
    を有する積層型半導体集積回路。
  16. 互いに積層された複数の、請求項１から１３のいずれか１項に記載の半導体装置を有し、
    積層された前記複数の半導体装置のうち、最外層に位置する２つの半導体装置を除く中間層に位置する半導体装置は、前記第１主面が、隣接する前記半導体装置の前記第２主面と対向し、かつ前記第２主面が、隣接する前記半導体装置の前記第１主面と対向するように配置されている、積層型半導体集積回路。
  17. 積層された前記複数の半導体装置のうちの前記最外層に位置する２つの半導体装置のうちの一方または両方は、前記第１主面と前記第２主面のうち外側に位置する面上に、異なる種類の半導体装置が積層されている、請求項１６に記載の積層型半導体集積回路。
  18. 前記半導体基板同士の間がアンダーフィルによって充填されている、請求項１４から１７のいずれか１項に記載の積層型半導体集積回路。
  19. 前記アンダーフィルは、前記第２主面の樹脂層または前記第１主面の樹脂層によって形成されている、請求項１８に記載の積層型半導体集積回路。
  20. 半導体基板の第１主面側に所定の深さのビアホールを形成する工程と、
    前記ビアホール内に金属を埋め込んで貫通電極を形成する工程と、
    第２主面側から前記半導体基板をエッチングして、または研磨とエッチングを行って、前記貫通電極を前記半導体基板の第２主面から突出させる工程と、
    前記貫通電極の、前記第２主面から突出した部分を覆うように、前記半導体基板の前記第２主面上に樹脂層を形成する工程と、
    前記樹脂層と前記貫通電極を研磨して、前記貫通電極の表面と前記樹脂層の表面を平坦化する工程と、
    を含む半導体装置の製造方法。
  21. 半導体基板の第１主面側に所定の深さのビアホールを形成する工程と、
    前記ビアホール内に金属を埋め込んで貫通電極を形成する工程と、
    第２主面側から前記半導体基板をエッチングして、または研磨とエッチングを行って、前記貫通電極を前記半導体基板の第２主面から突出させる工程と、
    前記半導体基板の前記第２主面上に絶縁膜を形成する工程と、
    前記貫通電極の前記第２主面から突出した部分を覆うように、前記半導体基板の前記第２主面上にもう１つの樹脂層をさらに形成する工程と、
    前記両樹脂層と前記貫通電極を研磨して、前記貫通電極の表面と前記樹脂層の表面を平坦化する工程と、
    を含む半導体装置の製造方法。
  22. 前記半導体基板の前記第１主面側に前記ビアホールを形成する工程は、前記半導体基板の前記第１主面上に絶縁膜を形成する工程と、該絶縁膜にフォトリソグラフィ法により開口を形成する工程と、前記絶縁膜をマスクとして前記半導体基板をエッチングする工程とを含んでいる、請求項２０または２１に記載の半導体装置の製造方法。
  23. 前記ビアホール内に金属を埋め込んで前記貫通電極を形成する工程は、前記密着層を含むめっき下地層を形成する工程と、電解めっきを行う工程と、前記半導体基板の表面上の電解めっき層と、前記密着層を含むめっき下地層とを除去する工程とを含み、
    前記電解めっき層と、前記密着層を含むめっき下地層とを除去する際に、前記半導体基板の前記第１主面上に前記絶縁膜を残す、
    請求項２２に記載の半導体装置の製造方法。
  24. 前記ビアホール内に金属を埋め込んで前記貫通電極を形成する工程は、前記密着層を含むめっき下地層を形成する工程と、電解めっきを行う工程と、前記半導体基板の表面上の電解めっき層と、前記密着層を含むめっき下地層とを除去する工程とを含む、
    請求項２０または２１に記載の半導体装置の製造方法。
  25. 前記密着層を含むめっき下地層を形成する工程は気相法により行われる、請求項２３または２４に記載の半導体装置の製造方法。
  26. 前記貫通電極の表面と前記樹脂層の表面を平坦化する工程が終了した後に、前記樹脂層を除去する、請求項２０から２５のいずれかに記載の半導体装置の製造方法。
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