KR100800161B1 - 관통 실리콘 비아 형성방법 - Google Patents

관통 실리콘 비아 형성방법 Download PDF

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Abstract

본 발명은 관통 실리콘 비아(Through silicon via)를 이용한 스택 패키지 제조시의 상기 관통 실리콘 비아 형성방법을 개시한다. 개시된 본 발명의 관통 실리콘 비아 형성방법은, 다수의 반도체칩들로 구성된 웨이퍼의 각 반도체칩에 홈을 형성하는 단계; 상기 홈을 매립하도록 웨이퍼 상에 스핀 코팅 방식으로 액상의 폴리머를 형성하는 단계; 상기 폴리머를 패터닝해서 상기 홈의 측벽에 폴리머로 이루어진 절연막을 형성하는 단계; 상기 측벽에 절연막이 형성된 홈을 매립하도록 금속막을 형성하는 단계; 및 상기 홈 내에 매립된 금속막이 노출되도록 상기 웨이퍼의 후면을 백그라인딩하는 단계;를 포함한다.

Description

관통 실리콘 비아 형성방법{Method for forming through silicon via}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 관통 실리콘 비아 형성방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 웨이퍼 12 : 제1감광막패턴
13 : 홈 14 : 폴리머
14a : 절연막 15 : 씨드 금속막
16 : 제2감광막패턴 17 : 금속막
20 : 관통 실리콘 비아
본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는, 스택되는 칩들간의 연결을 위한 관통 실리콘 비아 형성방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 메모리 소자의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via;이하, TSV)를 이용한 구조가 제안되었다. TSV를 이용한 스택 패키지는 칩 내에 TSV를 형성해서 상기 TSV에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 제작 과정은 다음과 같다.
웨이퍼 레벨에서 각 칩의 소정 부위에 수직 홀을 형성한다. 상기 수직 홀의 표면에 절연막을 형성한다. 상기 절연막 상에 씨드 금속막을 형성한 상태로, 상기 수직 홀 내에 전해도금 공정을 통해 전해 물질, 즉, 금속을 매립해서 TSV를 형성한다. 그런다음, 웨이퍼의 후면(backside)을 백그라인딩(back grinding)하여 상기 TSV를 노출시킨다.
웨이퍼를 쏘잉하여 개별 칩들로 분리시킨 후, 기판 상에 적어도 둘 이상의 칩을 TSV를 이용해서 수직으로 쌓아 올린다. 그런다음, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅해서 스택 패키지 제작을 완성한다.
이와 같은 TSV를 이용한 스택 패키지에 있어서, 수직 홀의 매립시, 전해 물질의 확산을 방지하기 위해 상기 수직 홀의 표면에 절연막을 형성하게 된다.
여기서, 상기 절연막은 고온의 건식 산화 및 습식 산화 공정에 의한 산화막 또는 질화막을 사용하는 것이 일반적인데, 이와 같은 고온의 건식 산화 및 습식 산화 공정에 의한 산화막 또는 질화막은 그 형성 공정에 많이 비용이 필요하고, 또한, 절연 특성을 확보하기 위해서는 적절한 두께가 필요하지만, 수직 홀의 크기를 고려할 때, 만족할만한 절연 특성을 얻기 위한 두께 확보에 어려움이 있으며, 게다가, 수직 홀 내에 막을 형성해야 함에 따라 균일도 및 낮은 거칠기(Low roughness) 확보가 어렵다.
아울러, 상기 고온의 건식 산화 및 습식 산화 공정에 의한 산화막 또는 질화막은 수직 홀 내의 전해 물질과 실리콘간의 기계적 특성 차이를 보완하기 어렵다. 구체적으로, 반도체칩은 동작하는 동안 열이 발생되는데, 실리콘과 금속 물질의 열팽창계수 차이는 이 과정에서 접합 신뢰성을 크게 훼손시키는 요인으로 작용하게 된다. 따라서, 열팽창계수 차이에 기인하는 피로(fatigue)를 절연막이 해소해주지 않는다면, 동작 온도 변화에서 각 재료의 변위 변화량이 달라지기 때문에, 피로가 발생하게 되고, 이러한 피로에 의해 패키지의 파괴가 일어나게 되는데, 상기 산화막 또는 질화막은 물질들간 열팽창계수 차이에 기인하는 피로를 적절하게 해소시켜 주지 못하므로, 결과적으로, 패키지의 파괴를 피할 수 없다.
또한, 상기 고온의 건식 산화 및 습식 산화 공정에 의한 산화막 또는 질화막은, 그 자체의 결함 발생시, 결함으로부터 시작되는 균열이 쉽게 실리콘 내부로 전파되어 칩의 불량을 야기할 수 있다.
따라서, 본 발명은 TSV를 이용한 스택 패키지의 제작시 절연막 형성 비용을 절감할 수 있는 TSV 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 TSV를 이용한 스택 패키지의 제작시 절연막의 절연 특성을 확보할 수 있는 TSV 형성방법을 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 TSV를 이용한 스택 패키지의 제작시 절연막의 균일도 및 낮은 거칠기를 확보할 수 있는 TSV 형성방법을 제공함에 그 또 다른 목적이 있다.
아울러, 본 발명은 TSV를 이용한 스택 패키지의 제작시 절연막의 양호한 기계적 특성을 확보할 수 있는 TSV 형성방법을 제공함에 그 다른 목적이 있다.
부가해서, 본 발명은 TSV를 이용한 스택 패키지의 제작시 절연막 자체의 결함으로 인한 소자 불량 발생을 방지할 수 있는 TSV 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 TSV 형성방법은, 다수의 반도체칩들로 구성된 웨이퍼의 각 반도체칩에 홈을 형성하는 단계; 상기 홈을 매립하도록 웨이퍼 상에 스핀 코팅 방식으로 액상의 폴리머를 형성하는 단계; 상기 폴리머를 패터닝해서 상기 홈의 측벽에 폴리머로 이루어진 절연막을 형성하는 단계; 상기 측벽에 절연막이 형성된 홈을 매립하도록 금속막을 형성하는 단계; 및 상기 홈 내에 매립된 금속막이 노출되도록 상기 웨이퍼의 후면을 백그라인딩하는 단계;를 포함한다.
여기서, 상기 홈을 형성하는 단계는, 상기 웨이퍼 상에 각 칩의 관통 실리콘 비아 형성 영역들을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 노출된 부분을 식각하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성된다.
상기 폴리머의 패터닝은 포토리소그라피 공정으로 수행하거나, 그 자체를 노광 및 현상하는 방식으로 수행하거나, 또는, 레이저를 이용하여 특정 부분을 제거해 주는 방식으로 수행한다.
상기 금속막을 형성하는 단계는, 상기 절연막을 포함한 홈 및 웨이퍼 상에 씨드 금속막을 증착하는 단계; 상기 웨이퍼 상의 씨드 금속막 상에 상기 홈 및 그에 인접한 씨드 금속막 부분을 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 씨드 금속막 부분 상에 전해 도금 공정으로 금속막을 도금하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 실리콘과 전해물질 사이의 절연막으로서 폴리머(polymer)를 사용한다. 즉, 본 발명은 액상의 폴리머로 수직 연결을 위해 형성해 놓은 수직 홀을 채운 후, 이를 포토리소그라피 공정을 이용해 적합한 형태로 패터닝하여 절연막을 형성한다.
이 경우, 상기 액상의 폴리머는 스핀 코팅 등의 방법으로 형성하면 되므로, 본 발명은 절연막으로서 산화막 또는 질화막을 형성하는 종래 보다 상기 절연막 형성 비용을 절감할 수 있다. 또한, 본 발명은 액상의 폴리머로 수직 홀 전체를 매립 한 후에 이를 패터닝해서 절연막을 형성하기 때문에 절연막의 균일한 두께 및 낮은 거칠기를 확보할 수 있을 뿐만 아니라, 만족할만한 절연 특성을 얻을 수 있는 적절한 두께를 확보할 수 있다.
아울러, 폴리머는 종래의 절연막으로 사용된 산화막 또는 질화막에 비해 소프트(soft)한 재료이므로, 본 발명은 폴리머가 갖는 물성으로 인해 실리콘과 금속간 열팽창계수 차이에 기인하는 피로 파괴를 줄일 수 있다. 다시말해, 반도체칩이 동작하는 동안에 발생되는 열에 따라 실리콘과 금속이 열팽창을 하게 되고, 이에 기인하여 기계적 스트레스가 일어나는데, 상기 실리콘과 금속 사이에 개재되는 절연막이 소프트한 폴리머인 것과 관련해서, 상기 폴리머가 기계적 스트레스를 흡수 및 분산시키게 되고, 따라서, 본 발명은 패키지의 피로에 의한 파괴를 줄일 수 있게 된다.
또한, 절연막으로 사용하는 종래의 산화막 또는 질화막은 그 자체의 결함에서 시작되는 균열이 실리콘 내부로 전파되어 칩의 파괴를 유발하지만, 본 발명의 폴리머는 플렉서블(flexible)한 특성 때문에 그 자체의 결함이 발생되더라도 실리콘 내부로의 균열 전파는 크지 않으며, 따라서, 본 발명은 절연막 자체의 결함에 기인하는 칩의 파괴를 상당히 감소시킬 수 있게 된다.
구체적으로, 도 1a 내지 도 1f는 본 발명의 실시예에 따른 TSV 형성방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, TSV 형성 영역들을 갖는 다수의 반도체칩들로 구성된 웨이퍼(11) 상에 감광막을 도포한다. 상기 감광막을 노광 및 현상해서 각 칩에서의 TSV 형성 영역들을 노출시키는 제1감광막패턴(12)을 형성한다. 상기 제1감광막패턴(12)을 식각마스크로 이용해서 노출된 TSV 형성 영역들을 식각하여 홈(13)을 형성한다.
도 1b를 참조하면, O2 플라즈마 에이슁과 같은 공지의 공정에 따라 식각마스크로 사용한 제1감광막패턴을 제거한다. 그런다음, 홈(13)을 포함한 웨이퍼(11) 상에 절연막 물질로서 액상의 폴리머(14)를 도포한다. 상기 액상의 폴리머(14)는 스핀 코팅(spin coating)과 같은 공정 진행이 용이할 뿐만 아니라 산화 공정에 비해 공정 비용이 적게 소모되는 공정으로 도포한다.
도 1c를 참조하면, 홈(13) 내에 도포된 액상의 폴리머를 패터닝하여 상기 홈(13)의 측벽에 폴리머로 이루어진 절연막(14a)을 형성한다. 여기서, 상기 폴리머 패터닝은 별도의 포토리소그라피 공정을 이용해서 수행하거나, 또는, 상기 폴리머가 감광성(photosensitive)을 갖는 것을 이용해 그 자체를 노광 및 현상하는 방식으로 수행한다. 또한, 상기 폴리머의 패터닝은 레이저(laser)를 이용하여 특정 부분을 제거(ablation)해 주는 방식으로도 수행 가능하다.
도 1d를 참조하면, 홈(13)의 측벽에 폴리머 재질의 절연막(14a)이 형성된 웨이퍼(11) 상에 전해 도금 공정을 위한 박막의 씨드 금속막(15)을 증착한다. 상기 씨드 금속막(15) 상에 금속막이 형성될 영역을 한정하는 제2감광막패턴(16)을 형성한다. 상기 제2감광막패턴(16)은 홈(13) 부분 및 그 주변 부분을 노출시키도록 형성된다. 전해 도금 공정을 통해 제2감광막패턴(16)으로부터 노출된 씨드 금속막 부 분 상에 상기 홈(13)을 매립하게 금속막(17)을 도금한다.
도 1e를 참조하면, 도금 방지막으로 사용된 제2감광막패턴을 공지의 공정에 따라 제거하고, 연이어, 상기 제2감광막패턴이 제거되어 노출된 씨드 금속막 부분을 제거한다.
도 1f를 참조하면, 홈(13) 내에 매립된 금속막이 노출되도록 웨이퍼(11)의 후면을 백그라인딩(back grinding)하고, 이를 통해, 실리콘과 금속 사이에 절연막으로서 폴리머가 개재된 구조의 TSV(20)를 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 칩들을 수직으로 쌓아 올리기 위한 TSV의 형성시 실리콘과 전해물질 사이에 개재되는 절연막을 폴리머로 형성함으로써 산화막 또는 질화막을 형성하는 종래 보다 절연막 형성 비용을 절감할 수 있고, 또한, 균일한 두께 및 낮은 거칠기를 갖는 절연막을 형성할 수 있으며, 게다가, 절연 특성을 확보할 수 있고, 그리고, 양호한 기계적 특성을 확보할 수 있어서 패키지의 피로 파괴를 방지할 수 있는 바, 결과적으로, TSV를 이용한 스택 패키지의 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 다수의 반도체칩들로 구성된 웨이퍼의 각 반도체칩에 홈을 형성하는 단계;
    상기 홈을 매립하도록 웨이퍼 상에 스핀 코팅 방식으로 액상의 폴리머를 형성하는 단계;
    상기 폴리머를 패터닝해서 상기 홈의 측벽에 폴리머로 이루어진 절연막을 형성하는 단계;
    상기 측벽에 절연막이 형성된 홈을 매립하도록 금속막을 형성하는 단계; 및
    상기 홈 내에 매립된 금속막이 노출되도록 상기 웨이퍼의 후면을 백그라인딩하는 단계;
    를 포함하는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
  2. 제 1 항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 웨이퍼 상에 각 칩의 관통 실리콘 비아 형성 영역들을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 노출된 부분을 식각하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성되는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
  3. 제 1 항에 있어서,
    상기 폴리머의 패터닝은 포토리소그라피 공정으로 수행하는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
  4. 제 1 항에 있어서,
    상기 폴리머의 패터닝은 그 자체를 노광 및 현상하는 방식으로 수행하는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리머의 패터닝은 레이저를 이용하여 특정 부분을 제거해 주는 방식으로 수행하는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
  6. 제 1 항에 있어서,
    상기 금속막을 형성하는 단계는,
    상기 절연막을 포함한 홈 및 웨이퍼 상에 씨드 금속막을 증착하는 단계; 상기 웨이퍼 상의 씨드 금속막 상에 상기 홈 및 그에 인접한 씨드 금속막 부분을 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 씨드 금속막 부분 상에 전해 도금 공정으로 금속막을 도금하는 단계; 및 상기 감광막패턴을 제거하는 단계;로 구성되는 것을 특징으로 하는 관통 실리콘 비아 형성방법.
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