JP2003045875A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2003045875A JP2001230436A JP2001230436A JP2003045875A JP 2003045875 A JP2003045875 A JP 2003045875A JP 2001230436 A JP2001230436 A JP 2001230436A JP 2001230436 A JP2001230436 A JP 2001230436A JP 2003045875 A JP2003045875 A JP 2003045875A
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semiconductor
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Junko Kono
純子 河野
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Abstract

(57)【要約】 【課題】 半導体基板にクラック等の破損を生ぜず、表
面の半導体のデバイス特性を良好に保つことが可能なバ
イアホールを有する半導体装置、もしくはヒートシンク
層を含む裏電極部材等に於ける信頼性が低下しない半導
体装置及びそれらの製造方法を提供する。 【解決手段】 適宜の半導体素子５０が形成されている
第１の面５１と、前記第１の面５１と対向する第２の面
５２に裏面電極部若しくはヒートシンク層を構成する金
属部１４又は５３が形成されている半導体基板１であっ
て、前記半導体基板１の第２の面５２には、前記金属部
１４又は５３内にハンダ材の拡散を防止するバリア層１
５が更に形成されている半導体装置１００。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体基板を貫通し
て裏面に電気接続するバイアホール（貫通孔）を有する
半導体装置、もしくは裏面に放熱と応力緩和のためのＰ
ＨＳ(Plated HeatSink)層を有する半導体装置とその製
造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）やヘテ
ロバイポーラトランジスタ（ＨＢＴ）等による高周波の
アナログ集積回路や高出力増幅素子では、半導体チップ
表面の回路素子群から低インピーダンスに接地（アー
ス）するため、基板を貫通するバイアホール（貫通孔）
とこの内部に電気導体の貫通金属を設け、半導体チップ
の裏全面に設けられた裏面電極に電気接続して接地する
ことが行なわれる。
【０００３】その場合、接地で金属ワイヤを用いること
も可能であるが、配線として長くなりインダクタ成分や
抵抗成分が増すため、回路の高周波特性が異常発振を起
こして不安定になり易い。
【０００４】そこで基板を貫通して直接に短距離で裏面
電極に接続して接地することで、インダクタや抵抗の成
分を低く抑えることが行われる。その後、この半導体チ
ップは、裏面の金属面を金属のハンダ材（ソルダー）で
実装基板やパッケージ等の金属面に接着して固定し、接
地を確保する。
【０００５】一方、半導体チップ表面の配線パッドと実
装基板やパッケージ等の端子とは金属ワイヤでボンディ
ングすることで接続される。
【０００６】このバイアホールを有する半導体装置の構
造と製造方法は、例えば、特開昭５９−１１７１７１号
公報、特開昭６１−７９２６１号公報、特開平５−４７
９３７号公報等で紹介されている。
【０００７】図７は、これら従来例から理解される半導
体装置（半導体チップ）の構造を模式的に示した断面図
であり、又図８は、図７に示す従来の半導体チップをパ
ッケージ等の実装金属台にハンダ材で接着した状態を示
す断面図である。
【０００８】図７の半導体チップにおいて、半絶縁性Ｇ
ａＡｓの半導体基板１の表面に電界効果トランジスタ
（ＦＥＴ）の半導体素子が設けられる。
【０００９】即ち、半絶縁性ＧａＡｓ基板１の表面にｎ
形ＧａＡｓ導電層２の素子領域が設けられており、この
表面にショットキー性ゲート電極５と、これを挟むよう
にソース電極３とドレイン電極４が形成され、且つこの
半導体素子の表面はＳｉＯ2等の絶縁膜７で覆われる。
【００１０】更に、ソース電極３の近くに半導体基板１
を表面から裏面に貫通する貫通孔（バイアホール）６が
設けられており、ソース電極３を裏面に接地する配線の
貫通金属として、バイアホール６の内壁にチタン（Ｔ
ｉ）層９と金（Ａｕ）層１０とＡｕメッキ層１２が形成
されている。
【００１１】一方、半導体基板１の裏面全面にも、バイ
アホール６の貫通金属に接触して裏面電極としてＴｉ層
３０とＡｕ層３１とＡｕメッキ層３２とがこの順に設け
られている。
【００１２】図８は、パッケージ，リードフレーム，実
装基板等の銅（Ｃｕ）にＡｕメッキが施された金属台
に、図７に示す半導体チップの裏面のＡｕメッキ層３２
とを、金スズ（ＡｕＳｎ）等のハンダ材１８を介して接
着された構成の例を示すものである。
【００１３】尚、ソース電極３はバイアホール６の貫通
金属を介して裏面電極に接続され、この裏面電極は導電
性のハンダ材１８を介して金属台１９に接続され、ソー
ス電極３は接地される。
【００１４】ここで用いられた各Ｔｉ層９、３０はＡｕ
が半導体基板への密着が悪いため密着性を高めるように
設けられる。また、抵抗を増加させないように例えば１
００ｎｍ前後と薄く設定される。
【００１５】つまり、上記した従来例に於けるチタン層
は、後述する本発明に於て使用されるバリア層の機能は
有していないものである。
【００１６】一方、上記チタン層３０の上のＡｕ層３１
はＡｕメッキを施すための給電層として１００〜５００
ｎｍ程度が設けられる。このＴｉ層とＡｕ層はスパッタ
蒸着もしくは電子銃蒸着により形成される。
【００１７】表面の配線および貫通金属のＡｕメッキ層
３２は０〜５μｍ程度の厚さである。なお、Ａｕメッキ
層厚が０μｍはメッキ層を用いず蒸着によるＡｕ層３１
のみで導電性を確保する場合である。
【００１８】又、裏面電極のＡｕ層３１もしくはＡｕメ
ッキ層３２の厚さは０．５〜３０μｍ程度で、低雑音増
幅用等の低消費電力の素子はハンダ材との密着が確保さ
れればよいため、０．５μｍ程度の厚さで、Ａｕメッキ
を施さずスパッタ蒸着等で設ける。
【００１９】一方、高出力増幅用等で高消費電力のもの
はＡｕメッキ層３２を厚く設ける。
【００２０】更に、上記した従来例に於いては、その他
に、半導体素子で発熱が大きいものでは、放熱性を向上
させるために半導体基板を薄層化する必要があり、その
為に、チップの物理的強度を補強するため、また半導体
基板が膨張して金属台もしくはハンダ材との間で応力が
発生する際の応力緩和のため、半導体基板の裏面に放熱
機能を有するヒートシンク層を設ける事が一般的であ
り、この層は、ＰＨＳ(Plated Heat Sink)とも呼ばれ
る。
【００２１】かかるヒートシンク層としては、一般的に
は、柔らかく、且つ熱伝導や電気伝導がよい金（Ａｕ）
が多く用いられるが最近では低価格のために、同じく柔
らかく熱伝導や電気伝導のよい銅（Ｃｕ）も用いられる
ようになってきている。
【００２２】一方、従来に於ては、半導体チップを金属
台に固定するハンダ材は、信頼性が要求されるものには
金にスズを約２０％加えた金スズ（Ａｕ−Ｓｎ）が多く
用いられ、半導体チップを固定するハンダ材の融点は３
００〜４００℃と高めに設定される。その後、ボンディ
ングでの加熱、パッケージのキャップ封印、モールド樹
脂の形成、パッケージの回路基板へのハンダ付け等の加
熱作業があるためである。なおハンダ材として、鉛スズ
系（Ｐｂ−Ｓｎ）や亜鉛スズ系（Ｚｎ−Ｓｎ）も用いら
れる。
【００２３】次にこのバイアホールとＰＨＳ層を有する
半導体チップの製造方法を説明する。
【００２４】図９から図１５は、従来に於ける半導体装
置の製造工程の一例を工程順に示した模式的な断面図で
ある。
【００２５】先ず、図９に示す様に、厚さ約６００μｍ
の半絶縁性ＧａＡｓ基板１の表面にエピタキシャル成長
等でｎ形導電層２を形成し、素子以外の余分な領域をエ
ッチング等で除去して素子領域としてのｎ形導電層２を
設ける。この表面にショットキー性のゲート電極５とオ
ーム性のソース電極３とドレイン電極４を形成する。
【００２６】更に、この表面に保護膜としてＳｉＯ2等
の絶縁膜７を堆積して半導体素子を被覆する。
【００２７】さらに前記絶縁膜７の表面に開口パターン
を有するフォトレジスト膜８を設け、絶縁膜７をドライ
エッチングで開口し、塩素系ガスを用いたドライエッチ
ングでＧａＡｓ基板１を例えば直径約４０μｍで深さ１
００μｍ掘り込みバイアホール６を設ける。
【００２８】このエッチング後、図１０に示す様に、表
面に設けたフォトレジスト膜８を除去し、更に絶縁膜７
を１０μｍ程度サイドエッチングしてソース電極３の一
部を露出させる。この上に厚さ１００ｎｍのＴｉ層９と
厚さ４００ｎｍのＡｕ層１０を順次スパッタ蒸着する。
Ａｕ層１０はメッキの給電層、Ｔｉ層９はＡｕを密着さ
せる層である。
【００２９】次に図１１に示すように、バイアホール６
およびソース電極３の一部が連なって開口したフォトレ
ジスト膜１１を設けてマスクとし、配線としてのＡｕメ
ッキ層１２を厚さ３μｍ設ける。この後メッキのマスク
としたフォトレジスト膜１１を除去する。
【００３０】次に、Ａｕメッキ層１２自身をマスクにし
てイオンミリング等で配線以外の余分な給電層のＡｕ層
１０とＴｉ層９を除去する。
【００３１】次に、ＧａＡｓ基板１の表面に半導体素子
と配線等を形成した後、このＧａＡｓ基板１の表面をワ
ックス１３で石英等の支持板１４に貼り付ける。その
後、ＧａＡｓ基板１の裏面を研磨してＧａＡｓ基板１を
１００μｍまで薄くし、バイアホール６内の底部にある
金属を露出させる。研磨での基板厚さの変化は基板を研
磨面に押さえ付ける支持棒の位置変化を検出することで
計測される。
【００３２】次に、図１３に示すように、ＧａＡｓ基板
１の裏面に裏面電極として厚さ１００ｎｍのＴｉ層１５
と厚さ４００ｎｍのＡｕ層１６をスパッタ蒸着する。な
お、低雑音用等の低消費電力の半導体素子ではこの状態
でダイシング等の切断をして半導体チップにしてよい。
【００３３】次に図１４に示すように、ＧａＡｓ基板１
の裏面でチップの切断領域に厚いフォトレジスト膜１７
のマスクを設け、Ａｕ層１６を給電層として厚さ２０μ
ｍのＡｕメッキを施してＰＨＳ層２３を設ける。
【００３４】次に図１５に示すように、ＰＨＳ層２３を
マスクとして切断領域にあるＡｕ層１６とＴｉ層１５を
イオンミリング等で除去し、さらにＧａＡｓ基板１をド
ライエッチングもしくはウエットエッチングでチップ化
する。もしくはダイシングによりチップ化する。
【００３５】この後、粘着テープに裏面を貼り付け、ワ
ックス１３を溶かして支持板１４から離し、粘着テープ
を熱で横に引き伸ばし、チップ間を広げて個々の半導体
チップを取ることにより、図７に示した半導体チップ
（半導体装置）が得られる。
【００３６】なお配線もしくはＰＨＳ層でのＡｕメッキ
は、密着性を向上させるためのＴｉ層と給電層としての
薄いＡｕ層を蒸着もしくはスパッタで先に形成すること
が、通常プロセスでは行われる。
【００３７】一方、図１６及び図１７は、従来に於ける
半導体装置の基板裏面にヒートシンク層２１を形成する
場合の製造方法の一具体例を示すものであって、図１２
で形成された半導体装置の基板の裏面に図１６で示す様
にチップの切断領域に厚いフォトレジスト膜２０のマス
クを設け、その後ヒートシンク層２１を形成する。
【００３８】次に図１７に示すように、ＰＨＳ層２１を
マスクとして切断領域にあるＧａＡｓ基板１をドライエ
ッチングもしくはウエットエッチングでチップ化する。
もしくはダイシングによりチップ化する。
【００３９】先に示した従来例である特開昭６１−７９
２６１号公報の実施例では、バイホール形成後に「チタ
ン、金を夫々１００ｎｍ、１０００ｎｍの厚さとなる金
属部を被着し、……」とあり、基板研磨後の裏面金属と
しては「チタン、金を夫々１００ｎｍ、５００ｎｍの厚
さとなる金属部を蒸着により被着し、……ヒートシンク
層となる厚さ５０μｍの金メッキ層（第２の金属部）
（７）を設ける。」とあり、Ｔｉ密着層の厚さは１００
ｎｍである。
【００４０】他に特開平７−１９３２１４号公報では、
５０ｎｍ以下のＴｉ，Ｃｒ，Ｎｉが密着層として用いら
れている。また特開平７−５８１３２号公報では、５０
ｎｍのＴｉ層が、特開平７−１７６７６０号公報におい
ても５０ｎｍのＴｉ層が密着層として用いられている。
【００４１】このようにＡｕ自身では基板に対して密着
性が悪いため、Ｔｉ等の金属を１００ｎｍ以下と薄く挿
入して密着性を確保することが行われる。
【００４２】
【発明が解決しようとする課題】このような半導体チッ
プを、加熱して溶融させたハンダ材でパッケージ等の金
属面に接着したとき、特に裏面電極のＡｕ層が薄い場合
に、ハンダ材に含まれるＳｎ等がＡｕ層やＴｉ層を拡散
し、かつバイアホール内へも拡散して染み込み、加熱を
止めて室温に戻したときにバイアホール部からひび割れ
（クラック）が生じ、このクラックが表面にある半導体
素子や回路配線を破損させたり劣化させるという問題が
発生する。
【００４３】これはＳｎが金属との濡れ性がよいため、
金属中に拡散して合金を生じ易いためである。また、合
金化した金属は一般に硬くなり易いという性質がある。
【００４４】これらのことから、バイアホールに染み込
んだハンダ材が合金化により硬化して半導体基板にクラ
ックを生じさせるものと考えられる。
【００４５】また、合金化した部分では抵抗値が上が
り、ドレイン電流の減少、デバイス特性の劣化も生じる
ことになる。
【００４６】一方、上記した従来の半導体装置に於て、
その裏面にヒートシンク層を設ける場合に於ても、ハン
ダ材がヒートシンク層を構成する部材の内部に浸透し
て、固くなるとか変質して、柔軟性が欠如し、歪み緩和
機能が失われたり、熱導電性が悪化して放熱効果が低下
すると言う問題が有った。
【００４７】その他には、特開平２−２１４１２７号公
報には、基板をダイシングする際にエッジの発生を防止
する目的で、基板の裏面に設けた放熱電極で当該ダイシ
ング領域を包み込む様に被覆させる技術が示されてお
り、又、特開平２−１４８７３９号公報には、エッチン
グによってダイシングを行う際に、精度良くダイシング
する為に、放熱電極を形成した後、放熱電極の下地層を
除去して基板のダイシング領域を露出される技術が開示
されているが、何れの公知例に於いても、メッキ処理に
於けるメッキ成分の拡散を防止する為のバリア層を設け
る技術に関しては開示がない。
【００４８】更に特開平７−１９３１２２号公報には、
半導体装置をガラス等の支持台に張り付ける際に、張り
付け材の内部に間隙或いは気泡が発生する事を防止する
目的で、素子分離領域をドライエッチングする技術が開
示されているが、メッキ処理に於けるメッキ成分の拡散
を防止する為のバリア層を設ける技術に関しては開示が
ない。
【００４９】従って、本発明の目的は、上記した従来技
術の欠点を改良し、半導体基板にクラック等の破損を生
ぜず、表面の半導体のデバイス特性を良好に保つことが
可能なバイアホールを有する半導体装置、もしくはヒー
トシンク層を含む裏電極部材等に於ける信頼性が低下し
ない半導体装置及びそれらの製造方法を提供することに
ある。
【００５０】
【課題を解決する手段】本発明は上記した目的を達成す
るため、以下に記載されたような技術構成を採用するも
のである。即ち、本発明に係る第１の態様としては、適
宜の半導体素子が形成されている第１の面と前記第１の
面と対向する裏面電極部が形成されている第２の面とを
有する半導体基板であって、前記半導体基板の第２の面
には、前記裏面電極部内にハンダ材の拡散を防止するバ
リア層が形成されている半導体装置で有り、又本発明に
於ける第２の態様としては、適宜の半導体素子が形成さ
れている第１の面と前記第１の面と対向する裏面電極部
が形成されている第２の面とを有する半導体基板の前記
半導体基板の第２の面に、前記裏面電極部内にハンダ材
の拡散を防止するバリア層を形成する半導体装置の製造
方法である。
【００５１】
【発明の実施の形態】本発明に係る当該半導体装置及び
半導体装置の製造方法は、上記した様な技術構成を採用
しているものであって、より詳細には、半導体装置（半
導体チップ）を固定するハンダ材が半導体装置のバイア
ホール内の金属や、もしくは裏面電極内に拡散して劣化
することを防ぐため、ハンダ材に対してハンダ材になじ
む接合金属部、ハンダ材の内側への拡散を阻止するバリ
ア層を順次に設けることを特徴とするものである。
【００５２】更に、本発明に於ける第１の目的として
は、ハンダ成分の侵入によるバイアホール内に設けられ
た配線層の劣化改善であり、又第２の目的としては、半
導体基板の裏面に形成された厚い裏面電極或いはヒート
シンク層等からなる金属部のハンダ成分の侵入による劣
化改善を目的とする。
【００５３】即ち、厚い緩和金属部を含む裏面電極の場
合、バイアホールの有無は関係ない。又、厚い緩和金属
部を含む裏面電極でバイアホールを有する場合、基板裏
面近くにバリア層があり、厚い緩和金属部の後にもバリ
ア層があってもよい。
【００５４】又、上記したヒートシンク層は、放熱及び
応力緩和の目的の他に、電気伝導性の高い金属を使用す
る事によって、裏面電極部としても機能する事が可能で
ある。
【００５５】更に、本発明における半導体素子は、電界
効果トランジスタ（ＦＥＴ）やバイポーラトランジスタ
（ＢＴ）やヘテロバイポーラトランジスタ（ＨＢＴ）等
の３端子素子のみならず、レーザーダイオードや整流ダ
イオードや抵抗等の２端子素子、もしくは多数の端子の
素子であってもよい。複数の半導体素子からなる集積回
路、インダクタやキャパシタ等を含むアナログ集積回路
もしくはマイクロ波集積回路であってもよい。
【００５６】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法の具体例の構成を図面を参照しながら詳
細に説明する。
【００５７】図１は本発明第１の実施の形態としての半
導体装置（半導体チップ）の模式的断面図であり、図
中、適宜の半導体素子５０が形成されている第１の面５
１と、前記第１の面５１と対向する第２の面５２に裏面
電極部若しくはヒートシンク層を構成する金属部１４又
は５３が形成されている半導体基板１であって、前記半
導体基板１の第２の面５２には、前記金属部１４又は５
３内にハンダ材の拡散を防止するバリア層１５が更に形
成されている半導体装置１００が示されている。
【００５８】即ち、本発明における半導体装置１００の
基本的な構成は、上記したバリア層を除いては、前記し
た図７に示す従来例の半導体装置の構成と同一であり、
従って図７に示された半導体装置に於ける各部材と同一
の部材に付いては同一の符合を付与してあり、従ってそ
れぞれの具体的な説明は省略する。
【００５９】本発明における前記半導体装置１００に於
いては、前記金属部１４を形成する前記裏面電極部は、
適宜の導電性金属を前記半導体基板１の第２の面５２上
に層状に形成して構成されている事が望ましい。
【００６０】一方、本発明に於いては、前記金属部５３
を形成する前記裏面電極部は、前記基板１に於ける第１
の面５１と第２の面５２との間に貫通して設けられてい
るバイアホール６内に埋め込まれている適宜の導電性金
属９の端部で、上記基板１に於ける第２の面５２上に露
出している部分を含む事も望ましい。
【００６１】この具体例に於いては、上記したバイアホ
ール６内に埋め込まれている適宜の導電性金属９で上記
基板１に於ける第２の面５２上に露出している端部５３
に更に上記基板１に於ける第２の表面５２に沿って層状
に形成された導電性部材１４とが組み合わされて構成さ
れているもので有っても良い。
【００６２】又、本発明に於ける別の具体例に於いて
は、図４乃至図６に示す様に、上記した基板１に於ける
第２の面５２には、金属部としてヒートシンク層２３を
設けると共に、上記ヒートシンク層２３に更にバリア層
２４を設けた半導体装置１００である。
【００６３】更に、上記具体例に於いては、前記金属部
を形成する前記ヒートシンク層２３は、放熱と応力緩和
を行う緩和金属層で構成されている事が望ましい。
【００６４】更に、本発明に於ける別の具体例に於いて
は、前記金属部を形成する前記ヒートシンク層２３は、
導電性材料で構成され、裏面電極部として機能する様に
構成されているものであっても良い。
【００６５】又、上記ヒートシンク層を含む金属部２３
は、直接基板１の裏面に配接されていても良く、図４に
示す様に、適宜の金属部材層を介して配接されているも
ので有っても良い。
【００６６】一方、本発明に於ける他の具体例に於いて
は、上記した構成からなる半導体装置１００に於いて、
前記バリア層１５又は２４に更にハンダ材となじむ接合
金属層１７又は２５が設けられている事も好ましい。
【００６７】本発明に於ける別の具体例に於いては、前
記半導体基板１の裏面５２に設けられた前記緩和金属層
２３は、直接前記半導体基板１の裏面５２と接触してい
ても良く又、上記した図４に示す様に、適宜のチタン金
属層２１と金層２２とから構成される金属層と接触する
もので有っても良い。
【００６８】一方、本発明に於ける前記半導体基板１の
裏面５２に設けられた前記緩和金属層２３の側面を前記
バリア層１５或いは２４で被覆する事も好ましい。
【００６９】本発明に於いては、前記バイアホール６内
に埋め込まれている導電性金属が金（Ａｕ）もしくは銅
（Ｃｕ）を主成分とする導電性金属である事が望まし
く、又前記の緩和金属層が金（Ａｕ）もしくは銅（Ｃ
ｕ）を主成分とする金属である事も好ましい。
【００７０】又、その他、前記したバイアホール６内の
導電性金属とコンタクトする裏面電極部としては、チタ
ン（Ｔｉ）、金（Ａｕ）もしくは銅（Ｃｕ）を主成分と
する導電性金属が使用されるものである。
【００７１】更に、本発明に於いて使用される前記のバ
リア層がバナジウム（Ｖ），クロム（Ｃｒ），ジルコニ
ウム（Ｚｒ），ニオブ（Ｎｂ），モリブデン（Ｍｏ），
ルテニウム（Ｒｕ），ロジウム（Ｒｈ），タンタル（Ｔ
ａ），タングステン（Ｗ），レニウム（Ｒｅ），オスミ
ウム（Ｏｓ），イリジウム（Ｉｒ），白金（Ｐｔ）もし
くはこれらの珪化物或いは窒化物から選択された少なく
とも一つで構成されている事が好ましい。
【００７２】又、本発明に於ける前記のバリア層がチタ
ン（Ｔｉ），ニッケル（Ｎｉ），パラジウム（Ｐｄ）で
ある場合には、それ等の珪化物、もしくは窒化物である
事が望ましい。
【００７３】一方、本発明に於ける前記バリア層とし
て、厚みの薄いチタン（Ｔｉ）膜では、バリア効果を得
ることが出来ないが、例えばその膜の厚さが２００ｎｍ
以上のチタン（Ｔｉ）膜であるとバリア層として使用す
る事が可能である。
【００７４】又、本発明に於ける半導体装置１００は最
終的な構造としては、図２に示す様に、前記の半導体基
板１が、当該半導体基板１の裏面５２にある接合金属層
１７を介して、パッケージやリードフレームや実装基板
１９等の導体金属面にハンダ材１８で接着されているも
のである。
【００７５】以下に、上記した本発明に於ける半導体装
置１００のより詳細な構成とその製造方法の具体例につ
いて説明する。
【００７６】即ち、図１に示される本発明の半導体装置
１００の第１の具体例に於いては、半導体装置（半導体
チップ）はバイアホール６を含む基板表面部分は従来例
と同じであるが、前記基板１の裏面５２に設ける金属層
の構成が異なる。
【００７７】つまり、具体的には、厚さ１００μｍのＧ
ａＡｓ半導体基板１の表面に、ＦＥＴの半導体素子５０
とその回路があり、半導体基板１の所定の位置に直径４
０μｍのバイアホール６が基板表面５１から裏面５２に
貫通して設けられ、基板表面５１からこのバイアホール
６内に厚さ１００ｎｍのＴｉ層９と厚さ４００ｎｍのＡ
ｕ層１０とさらに厚さ２μｍのＡｕメッキ層１２が施さ
れた配線部が形成され、この半導体基板１の裏面５２
に、裏面電極部を構成する密着用の厚さ１００ｎｍに形
成された金属部としてのＴｉ層１４と、バリア層として
機能する厚さ２００ｎｍのＰｔ層１５及び厚さ４００ｎ
ｍのＡｕ層１７が積層して設けられる。
【００７８】本具体的に於いては、上記したＡｕメッキ
層の形成以外のＴｉ層１４やＡｕ層１７およびバリア金
属Ｐｔ１５はスパッタ蒸着により形成される。
【００７９】又、図２は本発明にかかる第１の具体的と
しての半導体装置（半導体チップ）１００をパッケージ
１９にマウントした模式的断面図である。
【００８０】図中、Ｃｕ板にＡｕメッキが施されたパッ
ケージ１９の一表面に、ＡｕＳｎのハンダ材１８を介し
て半導体チップ１００の底面に設けられているＡｕ層１
７が接着されマウントされる。
【００８１】この場合、上記パッケージ１９を３５０℃
に加熱されたホットプレート（加熱板）の上に置くこと
で、パッケージ１９の一表面に置かれたハンダ材１８を
融かし、この上に半導体チップ１００を真空チャックで
掴んで置き、軽く揺動させて密着させ、パッケージ１９
をホットプレートから離すことで冷却されマウント作業
が終わる。
【００８２】本具体的に於いては、半導体チップ１００
が加熱される時間は約３０秒である。この後、ボンディ
ング装置で半導体チップ１００の表面５１の電極パッド
とパッケージ１９のパッドがＡｕワイヤで配線接続され
る。なおハンダ材として、ＰｂＳｎやＺｎＳｎ等を用い
てもよい。
【００８３】図３は本発明に於ける上記した第１の具体
的における半導体装置（半導体チップ）１００の平面図
で、高出力用ＦＥＴもしくはオン時に低抵抗なスイッチ
用ＦＥＴを形成している状態を示している。
【００８４】即ち、図中、線状（フィンガ状）の電極が
ソース，ゲート，ドレイン，ゲート，ソース，ゲート，
ドレイン，ゲート，ソース等と、１つおきのゲートに対
して交互にソースとドレインが設けられている。複数の
ドレイン、ゲート、ソースがまとまって、ソースはソー
ス電極パッド３３に、ゲートはゲート電極パッド３４に
ドレインはドレイン電極パッド３５に接続されて一つの
セルを構成している。
【００８５】１チップとしてはこのセルが横に複数並べ
られた構造をしている。ソースは接地のため、半導体チ
ップの表面上で一連に接続され、ゲートの引き出し配線
３６を挟むようにソース電極のパッド３３が設けられ、
この下に基板のバイアホール３７が設けられる。
【００８６】ＦＥＴはゲートしきい値が負のノーマリオ
ン型で、１本の線状のゲート電極は長さ１００μｍであ
り、ソースパッドに設けられたバイアホールは直径約４
０μｍである。バイアホール部の抵抗は０．１Ω以下で
ある。
【００８７】本発明による効果を従来例と比較した実験
結果を以下に説明する。
【００８８】即ち、比較例として、従来品は金属部であ
る裏面電極部が厚さ１００ｎｍのＴｉ層１４と厚さ４０
０ｎｍのＡｕ層だけで構成されたものとし、バリア層と
しての厚さ２００ｎｍのＰｔ層１５を含まないものとし
た。
【００８９】図１に示す本発明にかかる半導体装置１０
０と上記した比較例の半導体装置とを各々１００個製造
し、それぞれをパッケージに組み立て、電気的特性を測
定した。
【００９０】その結果、本発明では特性の不良がなく均
一であった。一方、従来品では３個に、ドレイン電流が
ゲート電圧でカットオフできない不良が見られた。この
不良品を表面観察すると隣り合うバイアホール間にクラ
ック（ひび割れ）が見られ、この間を通るゲート配線が
切れ、ゲート電圧が一部のＦＥＴセルに伝わらなくなっ
ていた。
【００９１】バイアホール部を集束イオンビーム（ＦＩ
Ｂ）で断面に加工して観察すると、バイアホール内にハ
ンダ材の進入が見られた。また、表面観察では、バイア
ホール近傍のＡｕメッキ配線が輝く金色から暗い黄色に
変色していた。このようなバイアホール部の変色で評価
すると、従来品では１００個中で５７個に変色した箇所
が見られた。一方、本発明品ではこのような変色は全く
見られなかった。
【００９２】次に、本発明における上記した半導体装置
１００に関し、基板１の裏面電極部を構成する金属部で
あるＴｉ膜層１４の膜厚を従来例に於ける１００ｎｍか
ら１５０ｎｍ、２００ｎｍ、２５０ｎｍ、３００ｎｍと
厚くする様に変化させて半導体装置を形成しそれぞれ１
００個の試料を組み立て、上記Ｔｉ膜層１４の膜厚によ
る特性の変化を調べて見た。
【００９３】その結果、Ｔｉ膜１４の膜厚を増すに従っ
て特性不良とバイアホール部の変色が急速に少なくな
り、特に２００ｎｍ以上に膜厚を設定する事によってそ
の効果が確認でき、更に３００ｎｍでは異常が全く見ら
れなかった。この結果から、Ｔｉ層についても膜厚を厚
くすることによりハンダ材に対するバリア性が認められ
る事が判明した。
【００９４】次に、本発明に於ける上記具体的に於て、
バリア層１５を構成する金属の種類に関して種々の実験
を行った。
【００９５】即ち、前記した様に、半導体装置１００の
基板１の裏面５２に設けられる金属部を１００ｎｍのＴ
ｉ層１４と厚さ４００ｎｍのＡｕ層１７とし、この間に
挿入するバリア層１５の厚さ３００ｎｍとして、前記バ
リア層を構成する金属の元素を変化させて実験を行っ
た。
【００９６】成膜はスパッタ蒸着もしくは電子銃蒸着に
よった。
【００９７】上記の実験の結果、次の金属元素でバリア
効果が見られた。即ち、バナジウム（Ｖ）、クロム（Ｃ
ｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブ
デン（Ｍｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒ
ｈ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウ
ム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉ
ｒ）。
【００９８】上記各種の実験の結果、傾向として融点が
１７００℃以上と高い金属でバリア性が高いことが判明
した。
【００９９】また、各元素におけるバイアホール部の抵
抗は０．１Ω以下であった。
【０１００】更に、本発明にかかる上記した半導体装置
１００に関して、上記のバリア層１５を構成する材料と
して、珪素（Ｓｉ）を含むバリア金属の元素の種類を調
べた。
【０１０１】つまり、前記した様に、半導体装置１００
の基板１の裏面５２に設けられる金属部を１００ｎｍの
Ｔｉ層１４と厚さ４００ｎｍのＡｕ層１７とし、この間
に挿入するバリア層１５の厚さ３００ｎｍとして、前記
バリア層を構成するＳｉを含む金属の元素を変化させて
実験を行った。
【０１０２】上記実験に際し、Ｓｉを含むバリア金属の
成膜はコスパッタ蒸着で、基板を保持して回転する台の
上にあるＳｉのターゲットと単元素のターゲットを同時
にスパッタリングすることで珪化金属膜を形成する。
【０１０３】Ｓｉを添加することでＳｎに対するバリア
性が向上する傾向があり、Ｓｉを含むバリア層の厚さを
２００ｎｍとし、Ｓｉの原子含有割合は３０〜６０％と
した。
【０１０４】その結果、次の金属でバリア効果が見られ
た。即ち、Ｗ・Ｓｉ、Ｍｏ・Ｓｉ、Ｃｒ・Ｓｉ、Ｔａ・
Ｓｉ、Ｎｂ・Ｓｉ、Ｖ・Ｓｉ、Ｔｉ・Ｓｉ、Ｐｔ・Ｓ
ｉ、Ｐｄ・Ｓｉ、Ｎｉ・Ｓｉ。ＮｉやＰｄのように単元
素ではバリア性が低いものでも、Ｓｉを添加することで
バリア性が高まる。
【０１０５】なお、スパッタのターゲットとして金属が
非常に高価なものやターゲットの製作が難しいものは試
みてないが、上記実験に於て使用した金属元素との珪化
金属はバリア性があると考えられる。また、Ｓｉの添加
割合を高めるとバリア性は高まるが、抵抗率も高まるた
め、Ｓｉの添加割合はバリア層の膜厚を含めた調整とな
る。ここに示した元素の珪化金属膜ではバイアホール部
の抵抗が０．１Ω以下であった。
【０１０６】一方、本発明に於ける半導体装置１００に
於て、上記のバリア層 １５を構成する材料として、窒
素（Ｎ）を含むバリア金属の元素の種類を調べた。
【０１０７】つまり、前記した様に、半導体装置１００
の基板１の裏面５２に設けられる金属部を１００ｎｍの
Ｔｉ層１４と厚さ４００ｎｍのＡｕ層１７とし、この間
に挿入するバリア層１５の厚さ３００ｎｍとして、前記
バリア層を構成する窒素Ｎを含む金属の元素を変化させ
て実験を行った。
【０１０８】上記実験に際し、窒素Ｎを含むバリア層の
成膜はスパッタするガスのアルゴン（Ａｒ）に流量で窒
素を１０〜３０％添加した。
【０１０９】その結果、窒素を添加することでもＳｎに
対するバリア性が向上する傾向があり、窒素を含むバリ
ア層の厚さを２００ｎｍとした場合、次の金属でバリア
効果が見られた。Ｗ・Ｎ、Ｍｏ・Ｎ、Ｃｒ・Ｎ、Ｔａ・
Ｎ、Ｎｂ・Ｎ、Ｖ・Ｎ、Ｔｉ・Ｎ。
【０１１０】なお、スパッタのターゲットとして金属が
非常に高価なものやターゲットの製作が難しいものは試
みてないが、上記した実験結果から、金属元素との窒化
金属はバリア性があると考えられる。また、窒素の添加
割合を高めるとバリア性は高まるが、抵抗率も高まるた
め、窒素の添加割合はバリア層の膜厚を含めた調整とな
る。ここに示した元素の窒化金属膜ではバイアホール部
の抵抗が０．１Ω以下であった。
【０１１１】又、本発明に於ける上記した半導体装置１
００に於て、バイアホール部６に表面からニッケル（Ｎ
ｉ）を厚さ２００ｎｍスパッタして給電層とし、銅（Ｃ
ｕ）を厚さ３μｍメッキした。
【０１１２】その後、基板１の裏面５２を研磨してバイ
アホール６の端面を露出させた後、基板２の裏面５２に
厚さ１００ｎｍのＮｉ層、厚さ３００ｎｍのＣｕ層、厚
さ２００ｎｍのＮｉ層をスパッタ蒸着し、半導体チップ
を形成した。
【０１１３】次いで、亜鉛（Ｚｎ）とスズ（Ｓｎ）を含
むハンダ材もしくは鉛（Ｐｂ）とスズ（Ｓｎ）を含むハ
ンダ材を用いて約３５０℃で半導体チップ１００をパッ
ケージ１９に接着した。
【０１１４】この場合もバイアホール６内へハンダ材の
拡散が見られた。
【０１１５】そこで、裏面金属部の厚さ１００ｎｍのＮ
ｉ層、バリア層として厚さ３００ｎｍのＮｉ・Ｓｉ層、
厚さ３００ｎｍのＣｕ層、厚さ２００ｎｍのＮｉ層とし
た。
【０１１６】これにより、バイアホール部６へのハンダ
材の拡散が防止された。
【０１１７】尚、本発明に於いては、上記した金属部と
バリア層との位置関係は特に特定されるものではなく、
上記した様に、任意に決定する事が可能である。
【０１１８】本発明にかかる半導体装置の製造方法は、
上記した具体的の説明から明らかな様に、適宜の半導体
素子５０が形成されている第１の面５１と前記第１の面
５１と対向する第２の面５２に裏面電極部若しくはヒー
トシンク層を構成する金属部９、１４が形成されている
半導体基板１の前記半導体基板の第２の面５２に、前記
金属部０、１４内にハンダ材の拡散を防止するバリア層
１５を形成する事を特徴とする半導体装置の製造方法で
ある。
【０１１９】本発明に於ける半導体装置の製造方法に於
いては、前記裏面電極部を構成する金属部１４は、適宜
の導電性金属を前記半導体基板１の第２の面５２に層状
に形成するか、前記半導体基板１に於ける第１の面５１
と第２の面５２との間に設けられているバイアホール６
内に適宜の導電性金属９を埋め込み、その一端部を露出
させて使用するもので有っても良い。
【０１２０】又、本発明に於ける半導体装置の製造方法
の他の具体的としては、前記金属部を形成する前記ヒー
トシンク層２３を、放熱と応力緩和を行う緩和金属層で
形成するものである。
【０１２１】更に、本発明に於ける半導体装置の製造方
法に於いては、前記バリア層１５に更にハンダ材となじ
む接合金属層１７を形成する事が望ましい。
【０１２２】又、本発明に於ける半導体装置の製造方法
に於いては、前記の半導体基板を、当該半導体基板の裏
面にある接合金属層を介して、パッケージやリードフレ
ームや実装基板等の導体金属面にハンダ材で接着する様
に構成されている事も好ましい。
【０１２３】次に、本発明に於ける半導体装置１００の
第２の具体例について説明する。
【０１２４】従来例でチップの裏面に緩和金属層（ＰＨ
Ｓ層）としてＡｕメッキが厚く設けられることを述べ
た。これは素子が高出力用で発熱が多い場合に適用され
る。ＰＨＳ・Ａｕメッキ層の目的は、素子の発熱を速や
かに放熱すること、素子の発熱による半導体基板の膨張
の応力を柔らかい金Ａｕの層で吸収することである。
【０１２５】然しながら、従来に於けるヒートシンク層
に於いても、前記した柔らかさが要求されるＡｕメッキ
のＰＨＳ層にハンダ材が拡散する事が多く、それによっ
て緩和金属層が硬化したり亀裂が発生すると、歪みを緩
和する機能が失われると同時に熱伝導機能も低下する事
になるので、製品の信頼性を失う事になる。
【０１２６】この事は、基板にバイアホールが有る無し
に係わらず発生する問題であり、又基板にバイアホール
があれば、当然バイアホール部にハンダ材のスズＳｎが
拡散してバイアホール内の配線層を破壊することから、
同様に信頼性が低下することに繋がっていた。
【０１２７】本発明に於ける第２の具体例としては、上
記の様に、半導体装置の基板の裏面に例えばヒートシン
ク層或いは厚めの裏面電極部を形成する場合に於ける上
記の問題を解決するものである。
【０１２８】即ち、図４の模式的断面図に示す様に、本
発明の第２の具体例に於ける半導体装置（半導体チッ
プ）は、厚さ５０μｍのＧａＡｓ半導体基板１の表面
に、ＦＥＴの半導体素子５０とその回路があり、半導体
基板１の所定の位置に直径４０μｍのバイアホール６が
基板表面５１から裏面５２に貫通して設けられ、基板表
面５１からこのバイアホール６内に厚さ１００ｎｍのＴ
ｉ層９と厚さ４００ｎｍのＡｕ層１０とさらに厚さ２μ
ｍのＡｕメッキ１１が施された配線が形成され、この半
導体基板１の裏面５２に厚さ１００ｎｍのＴｉ２１と厚
さ４００ｎｍのＡｕ２２がスパッタ蒸着で設けられ、こ
の層を給電層とし、フォトレジストのマスクでチップ周
辺を除いて厚さ１０μｍのＡｕメッキ層からなるヒート
シンク層（ＰＨＳ層）２３が設けられ、更にこの側面を
含めてバリア層として厚さ４００ｎｍのＷ膜層２４と厚
さ４００ｎｍのＡｕ膜層２５で覆われる。
【０１２９】図５は本発明における第２の具体例として
の半導体装置（半導体チップ）をパッケージ１９にマウ
ントした模式的断面図である。ＣｕＷ板にＡｕメッキが
施されたパッケージ１９の一表面に、ＡｕＳｎのハンダ
材１８を介して半導体チップの底面Ａｕ層２５が接着さ
れマウントされる。パッケージを３５０℃に加熱された
ホットプレート（加熱板）の上に置くことで、パッケー
ジの底部表面に置かれたハンダ材を融かして密着させ
る。ハンダ材の拡散はバリア金属Ｗで止まるため、厚い
ＡｕメッキのＰＨＳ層に深く拡散して合金化し硬化する
ことがない。
【０１３０】この半導体装置（半導体チップ）の製造方
法は、図１６及び図１７に示すような従来の製造方法と
同様に、図６に示す様に、半導体基板の切断領域を除く
ようにフォトレジスト膜でマスクしてＡｕメッキのＰＨ
Ｓ層２３を形成し、切断領域をエッチングで半導体チッ
プに分離した後に、バリア層としての厚さ４００ｎｍの
Ｗ膜２４と厚さ４００ｎｍのＡｕ膜２５をスパッタ蒸着
で堆積する。これにより半導体チップの側面としてのＡ
ｕメッキＰＨＳ層および半導体基板の側面が覆われる。
この後、ダイシングにより分離領域にある金属膜を切断
して半導体チップに分離する。この後は従来と同様にワ
ックス１３を溶かして個々の半導体チップを得る。
【０１３１】本発明に於ける第２の具体例としての半導
体装置（半導体チップ）を従来のものと比較実験をし
た。
【０１３２】従来品は、上記した追加のＷバリア層とＡ
ｕ層を設けなかったものである。
【０１３３】本発明品と従来品の半導体チップをセラミ
ック系のパッケージに組立て、高温通電加速試験を加え
た。ドレイン電圧を８Ｖ、ドレイン電流を４Ａに設定
し、ＦＥＴチャネルの温度を１２０℃になるように周囲
を加熱した。従来品は１０時間でドレイン電流が１０％
以上減少する劣化が見られ、時間の経過でドレイン電流
は更に減少した。一方、本発明品は１０００時間でも変
化がなく高信頼性が確認された。
【０１３４】応力を緩和するＰＨＳ層は従来から知られ
るようにＡｕだけでなくＣｕでもよい。Ｃｕも他の金属
等が拡散して合金化しなければ柔軟性がある。そして、
ＰＨＳ層を保護するため、バリア層を半導体基板側とＰ
ＨＳ層の外側に設けても良い。
【０１３５】それによって、ハンダ材はＰＨＳ層２３の
外側のバリア層２４で阻止される。
【０１３６】また、バリア層やハンダ材は第１の具体例
に述べた材料が同様に対応する。
【０１３７】
【発明の効果】本発明の半導体装置（半導体チップ）は
裏面電極にハンダ材になじむ接合金属層とハンダ材の拡
散を阻止するバリア層を設けることで、バイアホールか
ら半導体基板にクラック等の破損を生ぜず、表面の半導
体素子等に影響を及ぼない、安定した半導体装置が得ら
れる。
【図面の簡単な説明】
【図１】図１は、本発明に於ける半導体装置の一具体例
の構成を示す断面図である。
【図２】図２は、本発明に於ける半導体装置をパッケー
ジにマウントした状態を示す断面図である。
【図３】図３は、本発明に於ける半導体装置の一具体例
の構成を示す平面図である。
【図４】図４は、本発明に於ける半導体装置の別の具体
例の構成を示す断面図である。
【図５】図５は、本発明に於ける別の具体例に於ける半
導体装置をパッケージにマウントした状態を示す断面図
である。
【図６】図６は、本発明に於ける半導体装置の別の具体
例に於てダイシングを行う場合の処理方法を説明する断
面図である。
【図７】図７は、従来に於ける半導体装置の製造方法の
一例を示す断面図である。
【図８】図８は、従来に於ける半導体装置の製造方法の
一例を示す断面図である。
【図９】図９は、従来に於ける半導体装置の製造方法の
一例を示す断面図である。
【図１０】図１０は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１１】図１１は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１２】図１２は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１３】図１３は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１４】図１４は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１５】図１５は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１６】図１６は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【図１７】図１７は、従来に於ける半導体装置の製造方
法の一例を示す断面図である。
【符号の説明】
１ 基板 ２ 素子領域 ５ ゲート電極 ３ ソース電極 ４ ドレイン電極 ７ 絶縁膜 ６ バイアホール ９ チタン（Ｔｉ）層 １０ 金（Ａｕ）層 ８ フォトレジスト膜 １１ フォトレジスト膜 １２ Ａｕメッキ層 １３ ワックス １４ 支持板 １５ Ｔｉ層 １６ Ａｕ層 １７ フォトレジスト膜 １８ ハンダ材 １９ パッケージ、金属台 ２０ フォトレジスト膜 ２１ ヒートシンク層 ２２ Ａｕ膜 ２３ ＰＨＳ層 ２４ Ｗ膜 ２５ Ａｕ膜 ３０ Ｔｉ層 ３１ Ａｕ層 ３２ Ａｕメッキ層 ５０ 半導体素子 ５１ 基板の第１の面 ５２ 基板の第２の面 ５３ バイアホールの端面 １００ 半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 BB04 BB06 BB13 BB14 BB15 BB16 BB17 BB18 BB19 BB21 BB23 BB24 BB25 BB30 CC00 DD37 FF17 FF18 FF40 GG12 HH05 HH20 5F033 GG02 JJ12 JJ13 JJ18 KK07 KK17 KK18 KK19 KK20 KK21 KK25 KK26 MM05 MM13 MM30 NN06 NN07 PP15 PP19 PP26 VV07 WW02 XX17 XX19 XX28 5F102 FA00 GB02 GC01 GD01 GJ05 GS09 HC11 HC30

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 適宜の半導体素子が形成されている第１
    の面と、前記第１の面と対向する第２の面に裏面電極部
    若しくはヒートシンク層を構成する金属部が形成されて
    いる半導体基板であって、前記半導体基板の第２の面に
    は、前記金属部内にハンダ材の拡散を防止するバリア層
    が更に形成されている事を特徴とする半導体装置。
  2. 【請求項２】 前記金属部を形成する前記裏面電極部
    は、適宜の導電性金属を前記半導体基板の第２の面に層
    状に形成して構成されている事を特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 前記金属部を形成する前記裏面電極部
    は、前記基板に於ける第１の面と第２の面との間に貫通
    して設けられているバイアホール内に埋め込まれている
    適宜の導電性金属の端部で構成されている事を特徴とす
    る請求項１記載の半導体装置。
  4. 【請求項４】 前記金属部を形成する前記裏面電極部若
    しくは前記ヒートシンク層は、放熱と応力緩和を行う緩
    和金属層で構成されている事を特徴とする請求項１記載
    の半導体装置。
  5. 【請求項５】 前記金属部を形成する前記ヒートシンク
    層は、裏面電極部を兼用する事を特徴とする請求項１又
    は４記載の半導体装置。
  6. 【請求項６】 前記バリア層に更にハンダ材となじむ接
    合金属層が設けられている事を特徴とする請求項１乃至
    ５の何れかに記載の半導体装置。
  7. 【請求項７】 前記バイアホール内に埋め込まれている
    導電性金属が金（Ａｕ）もしくは銅（Ｃｕ）を主成分と
    する導電性金属である事を特徴とする請求項３に記載の
    半導体装置。
  8. 【請求項８】 前記の緩和金属層が金（Ａｕ）もしくは
    銅（Ｃｕ）を主成分とする金属である事を特徴とする請
    求項４又は６に記載の半導体装置。
  9. 【請求項９】 前記半導体基板の裏面に設けられた前記
    緩和金属層の側面が前記バリア層で覆われている事を特
    徴とする請求項４、６又は８の何れかに記載の半導体装
    置。
  10. 【請求項１０】 前記のバリア層がバナジウム（Ｖ），
    クロム（Ｃｒ），ジルコニウム（Ｚｒ），ニオブ（Ｎ
    ｂ），モリブデン（Ｍｏ），ルテニウム（Ｒｕ），ロジ
    ウム（Ｒｈ），タンタル（Ｔａ），タングステン
    （Ｗ），レニウム（Ｒｅ），オスミウム（Ｏｓ），イリ
    ジウム（Ｉｒ），白金（Ｐｔ）もしくはこれらの珪化物
    或いは窒化物から選択された少なくとも一つで構成され
    ている事を特徴とする請求項１乃至９の何れかに記載の
    半導体装置。
  11. 【請求項１１】 前記のバリア層がチタン（Ｔｉ），ニ
    ッケル（Ｎｉ），パラジウム（Ｐｄ）の珪化物、もしく
    は窒化物である１乃至９の何れかに記載の半導体装置。
  12. 【請求項１２】 前記のバリア層が厚さ２００ｎｍ以上
    のチタン（Ｔｉ）である請求項１乃至９の何れかに記載
    の半導体装置。
  13. 【請求項１３】 前記の半導体基板が、当該半導体基板
    の裏面にある接合金属部を介して、パッケージやリード
    フレームや実装基板等の導体金属面にハンダ材で接着さ
    れている事を特徴とする請求項１乃至１２の何れかに記
    載の半導体装置。
  14. 【請求項１４】 適宜の半導体素子が形成されている第
    １の面と前記第１の面と対向する第２の面に裏面電極部
    若しくはヒートシンク層を構成する金属部が形成されて
    いる半導体基板の前記半導体基板の第２の面に、前記金
    属部内にハンダ材の拡散を防止するバリア層を形成する
    事を特徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記裏面電極部は、適宜の導電性金属
    を前記半導体基板の第２の面に層状に形成するか、前記
    半導体基板に於ける第１の面と第２の面との間に設けら
    れているバイアホール内に適宜の導電性金属を埋め込
    み、その一端部を使用する事を特徴とする請求項１４記
    載の半導体装置の製造方法。
  16. 【請求項１６】 前記金属部を形成する前記裏面電極部
    は、適宜の導電性金属を前記半導体基板の第２の面に層
    状に形成する事を特徴とする請求項１４又は１５に記載
    の半導体装置の製造方法。
  17. 【請求項１７】 前記金属部を形成する前記裏面電極部
    は、前記基板に於ける第１の面と第２の面との間に貫通
    して設けられているバイアホール内に適宜の導電性金属
    を埋め込み、次いでバイアホール内に適宜の導電性金属
    を埋め込れている適宜の導電性金属の端部を前記第２の
    面に露出されて形成する事を特徴とする請求項１４乃至
    １６の何れかに記載の半導体装置。
  18. 【請求項１８】 前記金属部を形成する前記裏面電極部
    若しくは前記ヒートシンク層を、放熱と応力緩和を行う
    緩和金属層で形成する事を特徴とする請求項１４記載の
    半導体装置の製造方法。
  19. 【請求項１９】 前記バリア層に更にハンダ材となじむ
    接合金属層を形成する事を特徴とする請求項１４乃至１
    ８の何れかに記載の半導体装置の製造方法。
  20. 【請求項２０】 前記バイアホール内に埋め込まれてい
    る導電性金属を金（Ａｕ）もしくは銅（Ｃｕ）を主成分
    とする導電性金属で形成する事を特徴とする請求項１５
    乃至１７の何れかに記載の半導体装置の製造方法。
  21. 【請求項２１】 前記の緩和金属層を金（Ａｕ）もしく
    は銅（Ｃｕ）を主成分とする金属で形成する事を特徴と
    する請求項１８に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記半導体基板の裏面に設けられた前
    記緩和金属層の側面を前記バリア層で被覆する事を特徴
    とする請求項１８乃至２１の何れかに記載の半導体装置
    の製造方法。
  23. 【請求項２３】 前記のバリア層を、バナジウム
    （Ｖ），クロム（Ｃｒ），ジルコニウム（Ｚｒ），ニオ
    ブ（Ｎｂ），モリブデン（Ｍｏ），ルテニウム（Ｒ
    ｕ），ロジウム（Ｒｈ），タンタル（Ｔａ），タングス
    テン（Ｗ），レニウム（Ｒｅ），オスミウム（Ｏｓ），
    イリジウム（Ｉｒ），白金（Ｐｔ）、チタン（Ｔｉ），
    ニッケル（Ｎｉ），パラジウム（Ｐｄ）もしくはこれら
    の珪化物或いは窒化物から選択された少なくとも一つで
    形成する事を特徴とする請求項１４乃至２２の何れかに
    記載の半導体装置の製造方法。
  24. 【請求項２４】 前記のバリア層がチタン（Ｔｉ），ニ
    ッケル（Ｎｉ），パラジウム（Ｐｄ）の珪化物、もしく
    は窒化物から選択された少なくとも一つで形成する事を
    特徴とする請求項１４乃至２２の何れかに記載の半導体
    装置の製造方法。
  25. 【請求項２５】 前記の半導体基板を、当該半導体基板
    の裏面にある接合金属層を介して、パッケージやリード
    フレームや実装基板等の導体金属面にハンダ材で接着す
    る事を特徴とする請求項１４乃至２４の何れかに記載の
    半導体装置の製造方法。
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