JPS6043822A - 電極形成方法 - Google Patents
電極形成方法Info
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- JPS6043822A JPS6043822A JP15154783A JP15154783A JPS6043822A JP S6043822 A JPS6043822 A JP S6043822A JP 15154783 A JP15154783 A JP 15154783A JP 15154783 A JP15154783 A JP 15154783A JP S6043822 A JPS6043822 A JP S6043822A
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- JP
- Japan
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- layer
- wafer
- power supply
- mask
- buffer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は電極形成方法嘔らには多層配線に適用して特に
有効な技術に関するもので、たとえば半導体装置におけ
る電極形成に利用し工有効な技術に関する。
有効な技術に関するもので、たとえば半導体装置におけ
る電極形成に利用し工有効な技術に関する。
超高周波トランジスタとして、たとえば電子材料誌１９
７２年３月号２８〜３２頁「低雑音マイクロ波トランジ
スタ」および同誌１９８０年４月号７４〜７８頁［マイ
クロ波トランジスタ１ならびに同誌１９７４年２月号４
１〜４６頁「超高周波トランジスタにおけるマスクバタ
〜ン設計」にも記載烙れているように、シリコン基板を
主体としたバイポーラ・トランジスタが知られている。
７２年３月号２８〜３２頁「低雑音マイクロ波トランジ
スタ」および同誌１９８０年４月号７４〜７８頁［マイ
クロ波トランジスタ１ならびに同誌１９７４年２月号４
１〜４６頁「超高周波トランジスタにおけるマスクバタ
〜ン設計」にも記載烙れているように、シリコン基板を
主体としたバイポーラ・トランジスタが知られている。
この超高周波トランジスタはエミッタ・ベース接合およ
びベース・コレクタ接合を浅くするためにエミッタ、ベ
ースを１μｍ以下と浅く形成し５、かつエミッタ・ベー
ス電極間隔も数μＩｎと極めて不埒い構造となっている
。また、ベースコンタクト抵抗の低減の目的でベース表
層部を高不純物濃度とするいわゆるグラフトベース構造
を採用している。さらに、電極金属とし又は、モリブデ
ン（ＭＯ） 、アルミニウム（Ａｌ）系および白金シリ
サイド（Ｐｔ シリサイド）、チタン（Ｔｉ）、白金。
びベース・コレクタ接合を浅くするためにエミッタ、ベ
ースを１μｍ以下と浅く形成し５、かつエミッタ・ベー
ス電極間隔も数μＩｎと極めて不埒い構造となっている
。また、ベースコンタクト抵抗の低減の目的でベース表
層部を高不純物濃度とするいわゆるグラフトベース構造
を採用している。さらに、電極金属とし又は、モリブデ
ン（ＭＯ） 、アルミニウム（Ａｌ）系および白金シリ
サイド（Ｐｔ シリサイド）、チタン（Ｔｉ）、白金。
金（Ａｕ）系が使用されている。
ところで、前記Ｐｔシリサイド、Ｔｉ、Ｐｔ。
Ａｕ系の電極形成において、Ａｕ層をメッキで形成した
場合、金メッキが良好になで九ず部分的に薄くなり、電
極抵抗の増大によって出力低下を生じるという問題点が
本発明者によってあきらかとされた。
場合、金メッキが良好になで九ず部分的に薄くなり、電
極抵抗の増大によって出力低下を生じるという問題点が
本発明者によってあきらかとされた。
すなわち、Ｐｔｉ上にＡｕをメッキする際にはＴｉ層を
電解メッキの導通′電路とするが、このＴｉ層は素子パ
ターンの微細化のために、たとえば０，０５μｍ〜０．
１μｍと極めて薄くなり、Ｔｉ層の膜抵抗が大きくなっ
てメッキ膜厚分布が著しく悪くなる。Ｔｉの電気抵抗率
は４７μΩ−ｃｍ（於２０°Ｃ）となり、Ａｕの２．２
０／ｊΩ−ｃｍ（於２０°Ｃ）、Ｐｔの１０．４２μΩ
−ｃｍ、（於２０℃）に比較して大幅に大きい。
電解メッキの導通′電路とするが、このＴｉ層は素子パ
ターンの微細化のために、たとえば０，０５μｍ〜０．
１μｍと極めて薄くなり、Ｔｉ層の膜抵抗が大きくなっ
てメッキ膜厚分布が著しく悪くなる。Ｔｉの電気抵抗率
は４７μΩ−ｃｍ（於２０°Ｃ）となり、Ａｕの２．２
０／ｊΩ−ｃｍ（於２０°Ｃ）、Ｐｔの１０．４２μΩ
−ｃｍ、（於２０℃）に比較して大幅に大きい。
本発明の目的は多層配線構造の電極形成におい℃、均一
な厚はの電極を形成する方法を提供することにある。
な厚はの電極を形成する方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板の主面全域に亘って設けたＴｉ層
上のバターニングされたＰｔ層表面に、Ｔｉ層を電解メ
ッキの導通電路としてＡｕメッキを形成させるに際して
、前記Ｔｉ層上に電気抵抗率の低いＯｒ（クロム）層を
あらかじめ設けておき、このＯｒ層を給電層としてメッ
キ時の電流分布の均一化を図るようにすることにより、
Ｐｔ層上に均一な厚でのＡｕ層の形成を達成するもので
ある。
上のバターニングされたＰｔ層表面に、Ｔｉ層を電解メ
ッキの導通電路としてＡｕメッキを形成させるに際して
、前記Ｔｉ層上に電気抵抗率の低いＯｒ（クロム）層を
あらかじめ設けておき、このＯｒ層を給電層としてメッ
キ時の電流分布の均一化を図るようにすることにより、
Ｐｔ層上に均一な厚でのＡｕ層の形成を達成するもので
ある。
第１図（ａ）〜（ｆｌは本発明の一実施例による超高周
波トランジスタの製造方法を示す要部断面図、第２図（
ａ）〜（ｅ）は同じ（電極形成方法を示す要部断面図、
第３図は同じく要部断面斜視図、第４図は同じ＜ Ａ
ｕメッキ時のウェハの概念的な平面図である。
波トランジスタの製造方法を示す要部断面図、第２図（
ａ）〜（ｅ）は同じ（電極形成方法を示す要部断面図、
第３図は同じく要部断面斜視図、第４図は同じ＜ Ａ
ｕメッキ時のウェハの概念的な平面図である。
超高周波トランジスタは第１図（ａ）〜（ｆｌに示す手
順によって形成てれる。
順によって形成てれる。
すなわち、最初に同図（ａＪに示すような半導体基板１
を用意する。この半導体基板１はＮ形のシリコン板から
なるとともに、主面には５μｍ前後の厚さのエピタキシ
ャル層２を有している。この半導体基板１は製造時は太
ぎくかつ薄いことがらウェハ３と呼ばれ、製造の最終段
階に至ると細分化されてチップ（ベレット）となる。そ
こで、このウェハ３に酸化処理を施してウェハ３の主面
にたとえば５０００Ｈの厚での絶縁膜（Ｓｉｎ２膜）４
を形成する。
を用意する。この半導体基板１はＮ形のシリコン板から
なるとともに、主面には５μｍ前後の厚さのエピタキシ
ャル層２を有している。この半導体基板１は製造時は太
ぎくかつ薄いことがらウェハ３と呼ばれ、製造の最終段
階に至ると細分化されてチップ（ベレット）となる。そ
こで、このウェハ３に酸化処理を施してウェハ３の主面
にたとえば５０００Ｈの厚での絶縁膜（Ｓｉｎ２膜）４
を形成する。
つぎに、同図（ｂｌに示すように、前記絶縁膜４を部分
的に除去し、ボロン（Ｂ＋）を打ち込みかつ引き伸し拡
散を行なって０．４〜０．５μｍの深さのＰ形のベース
領域５をエピタキシャル層２の表層部に形成する。
的に除去し、ボロン（Ｂ＋）を打ち込みかつ引き伸し拡
散を行なって０．４〜０．５μｍの深さのＰ形のベース
領域５をエピタキシャル層２の表層部に形成する。
つぎに、同図（Ｃ）に示すように再びボロン（Ｂ″″）
がベース領域５０表面部分に打ち込まれる（点線で示す
。）。また、ベース領域５の中央部分に対面する絶縁膜
部分は同図（ｄ）に示すように部分的に除去された後、
砒素（Ａｓ−）が打ち込まれる（実線で示す。）。
がベース領域５０表面部分に打ち込まれる（点線で示す
。）。また、ベース領域５の中央部分に対面する絶縁膜
部分は同図（ｄ）に示すように部分的に除去された後、
砒素（Ａｓ−）が打ち込まれる（実線で示す。）。
つぎに、ウェハ３は引き延し拡散処理が行なわれる。ベ
ース領域５の表層部に打ち込まれたＢ＋およびＡｓ−は
拡散し、同図（ｅ）に示すように、Ａｓ−が拡散した領
域には０．２〜０，３μｍの深さのエミツタ層６が形成
される。エミツタ層６０幅は１〜２μｍ程度となる。そ
して、このエミツタ層６０両側にはＢ＋の不純物濃度が
高いＰ′？形領域７が形成され、ベース電極とのオーミ
ック性（コンタクト抵抗）向上のためのいわゆるグラフ
トベース構造となる。
ース領域５の表層部に打ち込まれたＢ＋およびＡｓ−は
拡散し、同図（ｅ）に示すように、Ａｓ−が拡散した領
域には０．２〜０，３μｍの深さのエミツタ層６が形成
される。エミツタ層６０幅は１〜２μｍ程度となる。そ
して、このエミツタ層６０両側にはＢ＋の不純物濃度が
高いＰ′？形領域７が形成され、ベース電極とのオーミ
ック性（コンタクト抵抗）向上のためのいわゆるグラフ
トベース構造となる。
つぎに同図（ｆ）に示すように、絶縁膜４を部分的に除
去し、その除去されたコンタクト孔部分に電極（エミッ
タ電極９．ベース電極１０）８を形成する。また、半導
体基板１はコレクタ領域となることから、半導体基板表
面にはコレクタ電極１１が形成される。実際のトランジ
スタでは第３図にその一部を示すように、エミッタ電極
９およびベース電極１０は複数段けられ、かつ電極８は
絶縁性のパッシベーション膜１２で被われる。そして、
図示はしないが、ウェハ３は所定の寸法に分断されトラ
ンジスタチップと烙しる。
去し、その除去されたコンタクト孔部分に電極（エミッ
タ電極９．ベース電極１０）８を形成する。また、半導
体基板１はコレクタ領域となることから、半導体基板表
面にはコレクタ電極１１が形成される。実際のトランジ
スタでは第３図にその一部を示すように、エミッタ電極
９およびベース電極１０は複数段けられ、かつ電極８は
絶縁性のパッシベーション膜１２で被われる。そして、
図示はしないが、ウェハ３は所定の寸法に分断されトラ
ンジスタチップと烙しる。
つぎに、第２図（ａ）〜（ｅ）を参照しながら前記電極
８の形成方法について説明する。
８の形成方法について説明する。
同図（ａＪに示すように、コンタクト孔を設けたウェハ
３の主面にＰｔをスパッタして数１００ＯＡの厚さのＰ
ｔ層１３を形成する。
３の主面にＰｔをスパッタして数１００ＯＡの厚さのＰ
ｔ層１３を形成する。
つぎに、ウェハ３はアロイ処理が施された後、Ｐｔ１ｍ
１３がエツチング除去される。前記アロイ処理によって
コンタクト孔のエピタキシャル層表層面にはＰｔシリサ
イド層１４が形成され、かつこのＰｔシリサイド層１４
は同図（ｂ）に示すようにＰｔエツチング後にも残留す
る。
１３がエツチング除去される。前記アロイ処理によって
コンタクト孔のエピタキシャル層表層面にはＰｔシリサ
イド層１４が形成され、かつこのＰｔシリサイド層１４
は同図（ｂ）に示すようにＰｔエツチング後にも残留す
る。
つぎに、ウェハ３は主面全域にスパッタ処理による０、
０５〜０，１μｍの厚さのＴ１からなる接着層１５．０
．１〜０．２μｍの厚さのＰｔかもなるバッファ層１６
が被着される。また、同図（Ｃ）で示１〜ように、略コ
ンタクト孔に対面するバッファ層１６以外のバッファ層
部分はエツチング除去される。前記接着層１５はＰｔシ
リサイド層１４との接着性を高める接着層であるととも
に、上層の Ｐｔと下層のシリコンとの相互拡散を防ぐ
バリア層ともなつ℃いる。また、バッファ層１６は下層
のＴｉとバッファ層１６上に形成でれる配＃ｉｉ層１７
のＡｕと相互拡散を防止するバッファの役割を果す。
０５〜０，１μｍの厚さのＴ１からなる接着層１５．０
．１〜０．２μｍの厚さのＰｔかもなるバッファ層１６
が被着される。また、同図（Ｃ）で示１〜ように、略コ
ンタクト孔に対面するバッファ層１６以外のバッファ層
部分はエツチング除去される。前記接着層１５はＰｔシ
リサイド層１４との接着性を高める接着層であるととも
に、上層の Ｐｔと下層のシリコンとの相互拡散を防ぐ
バリア層ともなつ℃いる。また、バッファ層１６は下層
のＴｉとバッファ層１６上に形成でれる配＃ｉｉ層１７
のＡｕと相互拡散を防止するバッファの役割を果す。
つぎに、同図（ｄ）で示すように、ウエノ・３はデポジ
ション処理が成され、主面全域に０．１〜０３のクロム
（Ｏｒ）からなる給電層１８が形成される。
ション処理が成され、主面全域に０．１〜０３のクロム
（Ｏｒ）からなる給電層１８が形成される。
また、この給電層１８はホトレジストをマスク層１９と
してバッファ層１６に重なる部分はエツチング除去され
る。
してバッファ層１６に重なる部分はエツチング除去され
る。
つぎに、ウェハ３は電解メッキ処理が施されてＡｌ１層
からなる配線層１７が形成される。電解メッキにあって
は、ウェハ３は第４図に示すように、たとえばウェハ、
３の外周５箇所に給電クリップ２０が取り付けられてメ
ッキ処理される。給電りＩＪ ノブ２０は前記給電層１
８と接触して電気的に繋る。給電クリップ２０をウェハ
３の外周に等間隔に配置することは、ウェハ３の全域に
均一に電流が流れるようにし、均一なメッキが行なわれ
るようにする配慮である。この電解メッキ時には電流は
０．０５〜０．１μｍと薄く電気抵抗率が４７μΩ−ｃ
ｍ（於２０ ’Ｃ）と高いＴｉからなる接着層１５およ
び０．１〜０．３μｍと厚くかつ電気抵抗率が１２．９
μΩ−ｃｍ（於２０℃）と低いＯｒからなる給電層１８
を流れるため、ウェハ３の全域に亘って均一にメッキ電
流が流れ、露出するバッファ層１６上には同図（ｄ）で
示すようにＡｕからなる配線層１７が０．３〜０．５μ
ｍの厚さに形成される。
からなる配線層１７が形成される。電解メッキにあって
は、ウェハ３は第４図に示すように、たとえばウェハ、
３の外周５箇所に給電クリップ２０が取り付けられてメ
ッキ処理される。給電りＩＪ ノブ２０は前記給電層１
８と接触して電気的に繋る。給電クリップ２０をウェハ
３の外周に等間隔に配置することは、ウェハ３の全域に
均一に電流が流れるようにし、均一なメッキが行なわれ
るようにする配慮である。この電解メッキ時には電流は
０．０５〜０．１μｍと薄く電気抵抗率が４７μΩ−ｃ
ｍ（於２０ ’Ｃ）と高いＴｉからなる接着層１５およ
び０．１〜０．３μｍと厚くかつ電気抵抗率が１２．９
μΩ−ｃｍ（於２０℃）と低いＯｒからなる給電層１８
を流れるため、ウェハ３の全域に亘って均一にメッキ電
流が流れ、露出するバッファ層１６上には同図（ｄ）で
示すようにＡｕからなる配線層１７が０．３〜０．５μ
ｍの厚さに形成される。
つぎに、前記マスク層１９を除去した後、Ｏｒからなる
給電層１８を除去する。その後、配線層１７およびバッ
ファ層１６をマスクとしてＴｉからなる接着層１５をエ
ツチング除去ｔ２、同図（ｅ）で示すように、Ｐｔシリ
サイドＨＴ ＋ ＊ Ｐ ｔ ｔ Ａ ｔ＋からなる電
極８を形成する。
給電層１８を除去する。その後、配線層１７およびバッ
ファ層１６をマスクとしてＴｉからなる接着層１５をエ
ツチング除去ｔ２、同図（ｅ）で示すように、Ｐｔシリ
サイドＨＴ ＋ ＊ Ｐ ｔ ｔ Ａ ｔ＋からなる電
極８を形成する。
（１）、本発明によれば、配線層形成におけるメッキ処
理において、ウェハ全域に均一に電流が流れるように給
電層を設けてメッキ処理を行なうため、均一なメッキ層
が得られる。したがって、超高周波トランジスタにおけ
る電極コンタクト抵抗を低く維持できるため、出力の向
上が図れる効果が得られる。
理において、ウェハ全域に均一に電流が流れるように給
電層を設けてメッキ処理を行なうため、均一なメッキ層
が得られる。したがって、超高周波トランジスタにおけ
る電極コンタクト抵抗を低く維持できるため、出力の向
上が図れる効果が得られる。
（２）、本発明によれば、多層構造の電極形成において
厚いＡｕ層の形成はメッキで行なうため、蒸着のように
ウェハ全面に被着させるようなことはないことから、高
価なＡｕの使用量が低減できろ。
厚いＡｕ層の形成はメッキで行なうため、蒸着のように
ウェハ全面に被着させるようなことはないことから、高
価なＡｕの使用量が低減できろ。
（３）、上記（１）および（２）により、電極コンタク
ト抵抗低減、使用材料低減から、品質の優れた超高周波
トランジスタを低コストで生産できるという相乗効果が
得られる。
ト抵抗低減、使用材料低減から、品質の優れた超高周波
トランジスタを低コストで生産できるという相乗効果が
得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、接ＭＮとし
又は、Ｏｒ、バリア層としてはパラジウム（Ｐｄ）、モ
リブデン（ＭＯ）、給電層としては電気抵抗率が５．３
３μΩ−ｃｍ（於２０°Ｃ）と小さいＭＯを使用しても
前記実施例と同様な効果が得られる。また、電極をも営
む多層配線構造にも同様に適用でき同様な効果を得るこ
とができる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、接ＭＮとし
又は、Ｏｒ、バリア層としてはパラジウム（Ｐｄ）、モ
リブデン（ＭＯ）、給電層としては電気抵抗率が５．３
３μΩ−ｃｍ（於２０°Ｃ）と小さいＭＯを使用しても
前記実施例と同様な効果が得られる。また、電極をも営
む多層配線構造にも同様に適用でき同様な効果を得るこ
とができる。
以上の説明では王として本発明者によってなされた発明
をその背景となった利用分野である超高周波トランジス
タ製造技術に適用し、た場合について説明したが、それ
に限定されるものではな（、たとえば、他の半導体装置
の製造にも適用できる。
をその背景となった利用分野である超高周波トランジス
タ製造技術に適用し、た場合について説明したが、それ
に限定されるものではな（、たとえば、他の半導体装置
の製造にも適用できる。
第１図（ａｌ〜（ｆ）は本発明の一実施例による超高周
波トランジスタの製造方法を示す要部断面図である。 第２図（ａｌ〜ｔｅｌは同じく電極形成方法を示す要部
断面図である。 第３図は同じく要部断面斜視図である。 第４図は同じ＜ＡＨツメツキ時ウェハの概念的な平面図
である。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・ウェハ、４・・・絶縁膜、５・・・ベース頒域、６
・・・エミツタ層、７・・・Ｐ＋形領領域８・・・電極
、９・・・エミッタ電極、１０・・・ベース電極、１１
・・・コレクタ電極、１２・・・バノシベーシコンｌｌ
ｉ、１３・・・Ｐｔ層、１４・・・Ｐｔシリサイド層、
１５・・・接着層、１６・・・バッファ層、１７・・・
配線層、１８・・・給電層、１９・・・マスク層、２０
・・・給電クリップ。 第 １ 図 （０，） とｌ） ＋＋１＋＋ （Ｃ） ＩＪＪＪ 第 １ 図 （ｄ’） Ａ、−
波トランジスタの製造方法を示す要部断面図である。 第２図（ａｌ〜ｔｅｌは同じく電極形成方法を示す要部
断面図である。 第３図は同じく要部断面斜視図である。 第４図は同じ＜ＡＨツメツキ時ウェハの概念的な平面図
である。 １・・・半導体基板、２・・・エピタキシャル層、３・
・・ウェハ、４・・・絶縁膜、５・・・ベース頒域、６
・・・エミツタ層、７・・・Ｐ＋形領領域８・・・電極
、９・・・エミッタ電極、１０・・・ベース電極、１１
・・・コレクタ電極、１２・・・バノシベーシコンｌｌ
ｉ、１３・・・Ｐｔ層、１４・・・Ｐｔシリサイド層、
１５・・・接着層、１６・・・バッファ層、１７・・・
配線層、１８・・・給電層、１９・・・マスク層、２０
・・・給電クリップ。 第 １ 図 （０，） とｌ） ＋＋１＋＋ （Ｃ） ＩＪＪＪ 第 １ 図 （ｄ’） Ａ、−
Claims (1)
- １、一部が絶縁膜で被われた半導体箔版主面に導電性の
接着層、導電性のバッファ層を順次全面に形成する工程
と、前記バッファ層を部分的に除去する工程と、前記半
導体箔版の主面全域に導電性の給電層を形成する工程と
、前記給電原上に部分的にマスク層を形成する工程と、
前記マスク層をマスクとして前記給電層を部分的に除去
する工程と、前記マスク層をマスクとして電解メッキに
よって露出したバッファ層上に導電性の配線層を形成す
る工程と、前記マスク層を除去した後配線層をマスクと
して露出する給電層を除去する工程と、前記配置ｔＪＮ
およびバッファ１台をマスクとして露出する接着層を除
去する工程と、によって電極を形成することを特徴とす
る電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154783A JPS6043822A (ja) | 1983-08-22 | 1983-08-22 | 電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15154783A JPS6043822A (ja) | 1983-08-22 | 1983-08-22 | 電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043822A true JPS6043822A (ja) | 1985-03-08 |
Family
ID=15520896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15154783A Pending JPS6043822A (ja) | 1983-08-22 | 1983-08-22 | 電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043822A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371041A (en) * | 1988-02-11 | 1994-12-06 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact/VIA |
| US8482096B2 (en) | 2007-09-18 | 2013-07-09 | Mitsubishi Electric Corporation | Semiconductor photodetector and manufacturing method therefor |
-
1983
- 1983-08-22 JP JP15154783A patent/JPS6043822A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371041A (en) * | 1988-02-11 | 1994-12-06 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact/VIA |
| US8482096B2 (en) | 2007-09-18 | 2013-07-09 | Mitsubishi Electric Corporation | Semiconductor photodetector and manufacturing method therefor |
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