JP2004186438A

JP2004186438A - 半導体素子およびその製造方法

Info

Publication number: JP2004186438A
Application number: JP2002351737A
Authority: JP
Inventors: Kinji Sugiyama; 欣二杉山
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2002-12-03
Filing date: 2002-12-03
Publication date: 2004-07-02

Abstract

【課題】比較的不純物濃度の低い基板との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法を提供する。
【解決手段】電力用バイポーラトランジスタを構成する、比較的低い不純物濃度を有するシリコン半導体基体（Ｎ型半導体サブストレート領域１６ａ）の一面上に、接触層としてのＰｄ層１５ａを形成する。Ｐｄ層１５ａ上に、Ｔｉ層１５ｂ、Ｎｉ層１５ｃ、Ｐｄ層１５ｄ、Ａｇ層１５ｅを、順次積層して、コレクタ電極を形成する。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子等の半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
電力用バイポーラトランジスタ、電界効果トランジスタ等の半導体素子は、これを構成する半導体基体の厚み方向に電流が流れる、いわゆる縦型の素子構造を有する。半導体基体は、半導体サブストレート領域と、その上面に形成されるエピタキシャル成長層と、を備える。半導体基体の一面（エピタキシャル成長層の表面）上にはエミッタ電極やソース電極が設けられ、他面（半導体サブストレート領域の表面）上にはコレクタ電極やドレイン電極が設けられる。
【０００３】
上記素子構造において、半導体サブストレート領域は、エピタキシャル成長層への不純物拡散を防止する等のため、比較的低い不純物濃度（例えば、１×１０^１８ｃｍ^−３程度）に設定する場合がある。しかし、半導体サブストレート領域の不純物濃度が低い場合、半導体基体の他面（半導体サブストレート領域）と金属膜（電極）との間に、良好な低抵抗性接触（オーミックコンタクト）が得られにくい。例えば、電極を構成する金属膜をチタン（Ｔｉ）とした場合には、１×１０^１８ｃｍ^−３程度の不純物濃度であると、Ｐ型とＮ型のいずれに対しても整流性接触となってしまう。
【０００４】
不純物濃度の比較的低い半導体サブストレート領域と、金属膜と、の間に、良好な低抵抗性接触を実現する手段として、半導体サブストレート領域の金属膜との接触面に、サンドブラスト等によって微小な凹凸を形成する方法がある（例えば、下記特許文献１参照。）。このような接触面の凹凸により、実質的な接触面積が増大し、コンタクト抵抗が減少する。
【０００５】
【特許文献１】
特開昭５９−４０５５号公報
【０００６】
しかし、このような凹凸の形成は、工程数の増大を伴う。また、近年、特に電力用素子においては、動作抵抗の低減、放熱性の向上等の観点から、例えば、２００μｍ程度まで基体の薄型化が進行している。このように薄型化された基体に対して、凹凸面を形成するためにサンドブラスト処理を行う場合には、基体に反り、欠け、割れ等が発生しやすく、生産性が低下するおそれがある。
【０００７】
【発明が解決しようとする課題】
この点、金属膜（電極）を構成する材料を適宜選択することにより、不純物濃度が低い半導体領域であっても、その表面に凹凸を形成することなく、良好な低抵抗性接触を実現できる場合がある。例えば、電極材料としてアルミニウム（Ａｌ）を用いることにより、１×１０^１８ｃｍ^−３程度の不純物濃度のＰ型半導体領域と電極との良好な低抵抗性接触が得られる。また、電極材料として白金（Ｐｔ）を用いた場合、１×１０^１８ｃｍ^−３程度の不純物濃度のＮ型半導体領域と電極との良好な低抵抗性接触が得られる。
【０００８】
しかし、電極材料としてＡｌを用いた場合、比較的不純物濃度の低いＮ型半導体領域と電極との間には、必ずしも良好な低抵抗性接触は得られない。また、Ｐｔから構成される電極を、比較的不純物濃度の低いＰ型半導体領域に適用した場合にも同様のことがいえる。このように、Ａｌ等を用いた場合には、半導体領域の導電型によって、良好な低抵抗性接触が実現されない場合がある。
【０００９】
さらに、Ａｌ等を用いた場合でも、低抵抗性接触を向上させ、また、半導体領域との接触性を高めるため、金属膜の形成後に熱処理を施す必要がある。しかし、基板が薄い場合には、熱処理の際に反り等が発生するおそれがある。
【００１０】
このように、従来より、薄型化された、比較的不純物濃度の低いＰ型半導体領域およびＮ型半導体領域の双方との間に、良好なオーミックコンタクトを実現する電極構成およびこのような電極構成の簡便かつ信頼性の高い形成方法は知られていなかった。
【００１１】
上記事情を鑑みて、本発明は、比較的不純物濃度の低い半導体領域との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る半導体素子は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基体を備える半導体素子であって、
前記半導体領域と接触し、パラジウムを含む接触層と、前記接触層上に積層された金属層と、を有する電極を備える。
【００１３】
上記構成において、前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備えてもよい。
【００１４】
上記構成において、前記シリコン半導体基体は、前記サブストレート領域において薄型加工されていてもよい。
【００１５】
上記構成において、前記半導体領域の、前記接触層と接触する表面の不純物濃度は、例えば、５×１０^１８ｃｍ^−３以下である。
【００１６】
上記目的を達成するため、本発明の第２の観点に係る半導体素子の製造方法は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基板を備える半導体素子の製造方法であって、
前記半導体領域の表面上に、パラジウムを含む接触層を形成する接触層形成工程と、
前記接触層の上に金属膜を形成する工程と、
備える。
【００１７】
前記シリコン半導体基体は、例えば、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備え、
上記方法は、前記接触層が形成される前記サブストレート領域の一面に薄型加工を施す工程をさらに備えてもよい。
【００１８】
【発明の実施の形態】
本発明の実施の形態にかかる半導体素子およびその製造方法について、以下図面を参照して説明する。本実施の形態では、本発明をいわゆる縦型の電力用バイポーラトランジスタに適用した場合を例として説明する。
【００１９】
図１に、本実施の形態に係る半導体素子１１の断面構成を示す。
図に示すように、半導体素子１１は、半導体基体１２と、半導体基体１２の一面上に形成されたベース電極１３およびエミッタ電極１４と、他面上に形成されたコレクタ電極１５と、を備える。
【００２０】
半導体基体１２は、シリコン単結晶基板から構成される。半導体基体１２は、バックグラインド加工等により、例えば、２００μｍ程度の厚さに形成されている。
【００２１】
半導体基体１２は、コレクタ領域１６と、ベース領域１７と、エミッタ領域１８と、を備える。
【００２２】
コレクタ領域１６は、Ｎ型半導体サブストレート領域１６ａと、その上に形成されたＮ型エピタキシャル成長層１６ｂと、から構成される。Ｎ型半導体サブストレート領域１６ａおよびＮ型エピタキシャル成長層１６ｂが、半導体基体１２の両面をそれぞれ構成する。Ｎ型半導体サブストレート領域１６ａの不純物濃度は、その少なくとも下面のコレクタ電極１５と接触する部分の近傍領域において、１×１０^１８ｃｍ^−３程度となるように設定されている。また、Ｎ型エピタキシャル成長層１６ｂは、１×１０^１５ｃｍ^−３程度の不純物濃度を有する。
【００２３】
ベース領域１７は、Ｎ型エピタキシャル成長層１６ｂの内側に島状に露出する、Ｐ型の半導体領域から構成される。ベース領域１７は、コレクタ領域１６に、Ｐ型の不純物を拡散させることにより形成される。ベース領域１７は、コレクタ領域１６よりも高い不純物濃度、例えば、５×１０^１８ｃｍ^−３程度の不純物濃度を有する。
【００２４】
エミッタ領域１８は、ベース領域１７の内側に島状に露出する、Ｎ型の半導体領域から構成される。エミッタ領域１８は、Ｎ型エピタキシャル成長層１６ｂよりも高い不純物濃度、例えば、１×１０^１９ｃｍ^−３程度の不純物濃度を有する。
【００２５】
ベース領域１７およびエミッタ領域１８が形成されたコレクタ領域１６の一面、すなわち、Ｎ型エピタキシャル成長層１６ｂの表面上には、シリコン酸化膜等から構成される絶縁膜１９が形成されている。絶縁膜１９には、ベース領域１７およびエミッタ領域１８がそれぞれ露出するベース開口１９ａおよびエミッタ開口１９ｂが設けられている。
【００２６】
ベース電極１３は、アルミニウム等から構成される。ベース電極１３は、ベース開口１９ａを介してベース領域１７に電気的に接続されている。
【００２７】
エミッタ電極１４は、アルミニウム等から構成される。エミッタ電極１４は、エミッタ開口１９ｂを介してエミッタ領域１８に電気的に接続されている。
【００２８】
コレクタ電極１５は、コレクタ領域１６の他面、すなわち、Ｎ型半導体サブストレート領域１６ａ上に設けられている。コレクタ電極１５の拡大断面図を図２に示す。
【００２９】
図２に示すように、コレクタ電極１５は、半導体基体１２側から順に、Ｐｄ（パラジウム）層１５ａと、Ｔｉ（チタン）層１５ｂと、Ｎｉ（ニッケル）層１５ｃと、Ｐｄ層１５ｄと、Ａｇ（銀）層１５ｅと、が積層されて構成されている。コレクタ電極１５は、例えば、それぞれＰｄ層１５ａが５００Å、Ｔｉ層１５ｂが１０００Å、Ｎｉ層１５ｃが３０００Å、Ｐｄ層１５ｄが５００Å、Ａｇ層１５ｅが１０００Åの厚さで、全体として６０００Å程度の厚さで形成されている。
【００３０】
Ｐｄ層１５ａの厚さは、半導体基体１２との良好な接着性が得られ、かつ、コレクタ電極１５全体としての所望の抵抗が得られる厚さに設定されている。なお、Ｐｄ層１５ａは、その厚み方向の全体又はＮ型半導体サブストレート領域１６ａとの接触面近傍がＳｉとの合金層（Ｐｄ_２Ｓｉ）を形成している。
【００３１】
上記のように、コレクタ電極１５は、その最上層のＰｄ層１５ａにて半導体基体１２と接触している。このように、半導体基体１２との接触層をＰｄを含む層から構成することにより、以下のような利点が得られる。
【００３２】
まず、Ｐｄ層１５ａは、５×１０^１８ｃｍ^−３程度又はそれ以下の、比較的不純物濃度の低い、Ｎ型およびＰ型のいずれの半導体基体１２に対しても、良好な低抵抗性接触（オーミックコンタクト）を実現する。
【００３３】
例えば、アルミニウムからなる金属層を、不純物濃度が１×１０^１８ｃｍ^−３程度のＰ型半導体基体１２上に形成した場合には、良好な低抵抗性接触を示すものの（抵抗：３×１０^−４Ωｃｍ^２）、Ｎ型半導体基体１２上に形成したときには、整流性接触となってしまう。
【００３４】
これに対し、Ｐｄ層１５ａは、Ｐ型およびＮ型のいずれの導電型の半導体基体１２上に形成した場合においても、良好に低抵抗性接触する（Ｐ型の抵抗：２×１０^−４Ωｃｍ^２、Ｎ型の抵抗：２×１０^−５Ωｃｍ^２）。
【００３５】
従って、良好な低抵抗性接触を実現するために、コレクタ電極１５の、Ｎ型半導体サブストレート領域１６ａ（半導体基体１２）との接触面をサンドブラスト等によって粗面化するなどの処理は基本的に必要とされない。よって、半導体基体１２が薄い場合には、サンドブラスト加工時に、半導体基体１２の反り等が発生するおそれがあるが、このような歩留まりの低下は回避される。また、実質的に少ない工程数で簡便に製造できる。
【００３６】
このように、Ｐｄ層１５ａを接触層として用いることにより、比較的低濃度の半導体基体１２上に、導電型を問わず、簡便に、良好な低抵抗性接触する電極を形成することができる。
【００３７】
また、Ｐｄ層１５ａを接触層として用いた場合には、低抵抗性接触、および、半導体基体１２との密着性を向上させるための熱処理工程を基本的に必要としない。アルミニウム等を用いる場合、熱処理は必要である。例えば、熱処理前では整流性接触を形成してしまうが、熱処理を施すことにより５×１０^−３Ωｃｍ^２程度の低抵抗性接触が得られる。しかし、Ｐｄ層１５ａは、熱処理を行わなくとも良好な低抵抗性接触を実現できる。また、Ｐｄ層１５ａとシリコン半導体基体１２との親和性は良好であり、熱処理を行わずとも強固な接着性を示す。
【００３８】
このように、Ｐｄを用いた場合には、アルミニウム等を用いる場合のように、金属膜形成後の熱処理は必要とされない。このため、熱処理により半導体基体１２の反り、電気特性の変化、電極材料の拡散、再結晶化等は回避され、歩留まり、信頼性の高い素子の形成が可能である。また、実質的に少ない工程数での製造が可能である。
【００３９】
以下、上記構成の半導体素子１１の製造方法について、図３（ａ）〜（ｃ）および図４（ｄ）〜（ｅ）を参照して説明する。
まず、Ｎ型半導体サブストレート領域１６ａと、その上に周知のエピタキシャル成長法によって形成されたＮ型エピタキシャル成長層１６ｂを備えるシリコン単結晶基板を用意する。用意した基板の一面（Ｎ型エピタキシャル成長層１６ｂ）の表面領域にイオン打ち込み等により、Ｐ型の拡散領域、次いで、このＰ型拡散領域の内側にＮ型の不純物を拡散させてＮ型拡散領域を形成する。このようにして、半導体基体１２の一面に、ベース領域１７とエミッタ領域１８とが形成される。
【００４０】
次いで、図３（ａ）に示されるように、半導体基体１２の一面上にベース領域１７およびエミッタ領域１８が被覆されるように、熱酸化等により、シリコン酸化膜等の絶縁膜１９を形成する。
【００４１】
次いで、フォトリソグラフィ法を用いて、絶縁膜１９をエッチングし、図３（ｂ）に示すように、ベース開口１９ａと、エミッタ開口１９ｂと、を形成する。
【００４２】
さらに、半導体基体１２の一面上に、ベース開口１９ａおよびエミッタ開口１９ｂを埋め込むように、ＰＶＤ法によりアルミニウム層を形成する。その後、アルミニウム層をパターニングすることにより、図３（ｃ）に示されるように、ベース電極１３およびエミッタ電極１４が形成される。
【００４３】
その後、図４（ｄ）に示すように、半導体基体１２の他面側からバックグラインドによる切削処理を施して、薄型化する。半導体基体１２は、例えば、２００μｍ程度の厚さとされる。ただし、半導体基体１２の他面側には、Ｎ型半導体サブストレート領域１６ａが残存する程度に切削する。
【００４４】
次いで、半導体基体１２の他面上、すなわち、Ｎ型半導体サブストレート領域１６ａ上に、真空蒸着等のＰＶＤ法により、Ｐｄ層１５ａを形成する。その後、図２に示すようにＴｉ層１５ｂ、Ｎｉ層１５ｃ、Ｐｄ層１５ｄ、Ａｇ層１５ｅを順次積層することにより、図４（ｅ）に示すコレクタ電極１５を得る。以上のようにして、本実施の形態の半導体素子１１を製造することができる。
【００４５】
このコレクタ電極１５の形成工程において、上述したように、熱処理を施さずとも、Ｐｄ層１５ａとシリコン半導体基体１２とは、良好に接着し、かつ、良好な低抵抗性接触状態にある。
【００４６】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
上記実施の形態において、逆導電型とした構成も、勿論可能である。上述したように、Ｐｄ層１５ａは、Ｎ型およびＰ型のいずれの導電型の半導体基板に対しても、良好に低抵抗性接触する。
【００４７】
また、上記例では、半導体基体１２を薄型化した場合について説明したが、その厚さは上記例に限られず、薄型化しない構成であってもよい。
【００４８】
上記実施の形態では、コレクタ電極１５は、Ｐｄ層１５ａに、Ｔｉ層１５ｂと、Ｎｉ層１５ｃと、Ｐｄ層１５ｄと、Ａｇ層１５ｅと、が積層されて構成されるものとした。しかし、コレクタ電極１５の構成は、上記例に限られず、半導体基体１２との接触層としてＰｄ層１５ａを用いる構成であれば、どのようなものであってもよい。例えば、Ｐｄ−Ｔｉ−Ｎｉ、Ｐｄ−Ｔｉ−Ｎｉ−Ａｕ（金）、Ｐｄ−Ｔｉ−Ｎｉ−Ａｇ、Ｐｄ−Ｎｉ−Ｐｄ−Ａｇ、Ｐｄ−Ｎｉ−Ａｕ、Ｐｄ−Ａｇ、Ｐｄ−Ａｕ等の積層膜を用いることができる。さらに、これらの構成において、ＴｉをＣｒ（クロム）、Ｖ（バナジウム）、Ｍｏ（モリブデン）等に変えた構成も可能である。
【００４９】
上記実施の形態では、電力用のバイポーラトランジスタを例として説明した。しかし、本発明は、不純物が導入された半導体領域と金属電極との良好な低抵抗性接触が求められる、電界効果トランジスタ、ダイオード等のいかなる素子についても適用可能であることは言うまでもない。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、比較的不純物濃度の低い基板との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法が提供される。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体素子の断面構成を示す図である。
【図２】図１に示すコレクタ電極の断面構成を示す図である。
【図３】本実施の形態に係る半導体素子の製造工程を示す図である。
【図４】本実施の形態に係る半導体素子の製造工程を示す図である。
【符号の説明】
１１半導体素子
１２半導体基体
１３ベース電極
１４エミッタ電極
１５コレクタ電極
１５ａＰｄ層
１６コレクタ領域
１６ａＮ型半導体サブストレート領域
１６ｂＮ型エピタキシャル成長層

Claims

その一面に、不純物が導入された半導体領域を有するシリコン半導体基体を備える半導体素子であって、
前記半導体領域と接触し、パラジウムを含む接触層と、前記接触層上に積層された金属層と、を有する電極を備える、ことを特徴とする半導体素子。
前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備える、ことを特徴とする請求項１に記載の半導体素子。
前記シリコン半導体基体は、前記サブストレート領域において薄型加工されている、ことを特徴とする請求項２に記載の半導体素子。
前記半導体領域の、前記接触層と接触する表面の不純物濃度は、５×１０^１８ｃｍ^−３以下である、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
その一面に、不純物が導入された半導体領域を有するシリコン半導体基板を備える半導体素子の製造方法であって、
前記半導体領域の表面上に、パラジウムを含む接触層を形成する接触層形成工程と、
前記接触層の上に金属膜を形成する工程と、
備える、ことを特徴とする半導体素子の製造方法。
前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備え、
前記接触層が形成される前記サブストレート領域の一面に薄型加工を施す工程をさらに備える、ことを特徴とする請求項５に記載の半導体素子の製造方法。