JP2004186438A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【課題】比較的不純物濃度の低い基板との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法を提供する。
【解決手段】電力用バイポーラトランジスタを構成する、比較的低い不純物濃度を有するシリコン半導体基体(N型半導体サブストレート領域16a)の一面上に、接触層としてのPd層15aを形成する。Pd層15a上に、Ti層15b、Ni層15c、Pd層15d、Ag層15eを、順次積層して、コレクタ電極を形成する。
【選択図】 図2
【解決手段】電力用バイポーラトランジスタを構成する、比較的低い不純物濃度を有するシリコン半導体基体(N型半導体サブストレート領域16a)の一面上に、接触層としてのPd層15aを形成する。Pd層15a上に、Ti層15b、Ni層15c、Pd層15d、Ag層15eを、順次積層して、コレクタ電極を形成する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、電力用半導体素子等の半導体素子およびその製造方法に関する。
【0002】
【従来の技術】
電力用バイポーラトランジスタ、電界効果トランジスタ等の半導体素子は、これを構成する半導体基体の厚み方向に電流が流れる、いわゆる縦型の素子構造を有する。半導体基体は、半導体サブストレート領域と、その上面に形成されるエピタキシャル成長層と、を備える。半導体基体の一面(エピタキシャル成長層の表面)上にはエミッタ電極やソース電極が設けられ、他面(半導体サブストレート領域の表面)上にはコレクタ電極やドレイン電極が設けられる。
【0003】
上記素子構造において、半導体サブストレート領域は、エピタキシャル成長層への不純物拡散を防止する等のため、比較的低い不純物濃度(例えば、1×1018cm−3程度)に設定する場合がある。しかし、半導体サブストレート領域の不純物濃度が低い場合、半導体基体の他面(半導体サブストレート領域)と金属膜(電極)との間に、良好な低抵抗性接触(オーミックコンタクト)が得られにくい。例えば、電極を構成する金属膜をチタン(Ti)とした場合には、1×1018cm−3程度の不純物濃度であると、P型とN型のいずれに対しても整流性接触となってしまう。
【0004】
不純物濃度の比較的低い半導体サブストレート領域と、金属膜と、の間に、良好な低抵抗性接触を実現する手段として、半導体サブストレート領域の金属膜との接触面に、サンドブラスト等によって微小な凹凸を形成する方法がある(例えば、下記特許文献1参照。)。このような接触面の凹凸により、実質的な接触面積が増大し、コンタクト抵抗が減少する。
【0005】
【特許文献1】
特開昭59−4055号公報
【0006】
しかし、このような凹凸の形成は、工程数の増大を伴う。また、近年、特に電力用素子においては、動作抵抗の低減、放熱性の向上等の観点から、例えば、200μm程度まで基体の薄型化が進行している。このように薄型化された基体に対して、凹凸面を形成するためにサンドブラスト処理を行う場合には、基体に反り、欠け、割れ等が発生しやすく、生産性が低下するおそれがある。
【0007】
【発明が解決しようとする課題】
この点、金属膜(電極)を構成する材料を適宜選択することにより、不純物濃度が低い半導体領域であっても、その表面に凹凸を形成することなく、良好な低抵抗性接触を実現できる場合がある。例えば、電極材料としてアルミニウム(Al)を用いることにより、1×1018cm−3程度の不純物濃度のP型半導体領域と電極との良好な低抵抗性接触が得られる。また、電極材料として白金(Pt)を用いた場合、1×1018cm−3程度の不純物濃度のN型半導体領域と電極との良好な低抵抗性接触が得られる。
【0008】
しかし、電極材料としてAlを用いた場合、比較的不純物濃度の低いN型半導体領域と電極との間には、必ずしも良好な低抵抗性接触は得られない。また、Ptから構成される電極を、比較的不純物濃度の低いP型半導体領域に適用した場合にも同様のことがいえる。このように、Al等を用いた場合には、半導体領域の導電型によって、良好な低抵抗性接触が実現されない場合がある。
【0009】
さらに、Al等を用いた場合でも、低抵抗性接触を向上させ、また、半導体領域との接触性を高めるため、金属膜の形成後に熱処理を施す必要がある。しかし、基板が薄い場合には、熱処理の際に反り等が発生するおそれがある。
【0010】
このように、従来より、薄型化された、比較的不純物濃度の低いP型半導体領域およびN型半導体領域の双方との間に、良好なオーミックコンタクトを実現する電極構成およびこのような電極構成の簡便かつ信頼性の高い形成方法は知られていなかった。
【0011】
上記事情を鑑みて、本発明は、比較的不純物濃度の低い半導体領域との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点に係る半導体素子は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基体を備える半導体素子であって、
前記半導体領域と接触し、パラジウムを含む接触層と、前記接触層上に積層された金属層と、を有する電極を備える。
【0013】
上記構成において、前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備えてもよい。
【0014】
上記構成において、前記シリコン半導体基体は、前記サブストレート領域において薄型加工されていてもよい。
【0015】
上記構成において、前記半導体領域の、前記接触層と接触する表面の不純物濃度は、例えば、5×1018cm−3以下である。
【0016】
上記目的を達成するため、本発明の第2の観点に係る半導体素子の製造方法は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基板を備える半導体素子の製造方法であって、
前記半導体領域の表面上に、パラジウムを含む接触層を形成する接触層形成工程と、
前記接触層の上に金属膜を形成する工程と、
備える。
【0017】
前記シリコン半導体基体は、例えば、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備え、
上記方法は、前記接触層が形成される前記サブストレート領域の一面に薄型加工を施す工程をさらに備えてもよい。
【0018】
【発明の実施の形態】
本発明の実施の形態にかかる半導体素子およびその製造方法について、以下図面を参照して説明する。本実施の形態では、本発明をいわゆる縦型の電力用バイポーラトランジスタに適用した場合を例として説明する。
【0019】
図1に、本実施の形態に係る半導体素子11の断面構成を示す。
図に示すように、半導体素子11は、半導体基体12と、半導体基体12の一面上に形成されたベース電極13およびエミッタ電極14と、他面上に形成されたコレクタ電極15と、を備える。
【0020】
半導体基体12は、シリコン単結晶基板から構成される。半導体基体12は、バックグラインド加工等により、例えば、200μm程度の厚さに形成されている。
【0021】
半導体基体12は、コレクタ領域16と、ベース領域17と、エミッタ領域18と、を備える。
【0022】
コレクタ領域16は、N型半導体サブストレート領域16aと、その上に形成されたN型エピタキシャル成長層16bと、から構成される。N型半導体サブストレート領域16aおよびN型エピタキシャル成長層16bが、半導体基体12の両面をそれぞれ構成する。N型半導体サブストレート領域16aの不純物濃度は、その少なくとも下面のコレクタ電極15と接触する部分の近傍領域において、1×1018cm−3程度となるように設定されている。また、N型エピタキシャル成長層16bは、1×1015cm−3程度の不純物濃度を有する。
【0023】
ベース領域17は、N型エピタキシャル成長層16bの内側に島状に露出する、P型の半導体領域から構成される。ベース領域17は、コレクタ領域16に、P型の不純物を拡散させることにより形成される。ベース領域17は、コレクタ領域16よりも高い不純物濃度、例えば、5×1018cm−3程度の不純物濃度を有する。
【0024】
エミッタ領域18は、ベース領域17の内側に島状に露出する、N型の半導体領域から構成される。エミッタ領域18は、N型エピタキシャル成長層16bよりも高い不純物濃度、例えば、1×1019cm−3程度の不純物濃度を有する。
【0025】
ベース領域17およびエミッタ領域18が形成されたコレクタ領域16の一面、すなわち、N型エピタキシャル成長層16bの表面上には、シリコン酸化膜等から構成される絶縁膜19が形成されている。絶縁膜19には、ベース領域17およびエミッタ領域18がそれぞれ露出するベース開口19aおよびエミッタ開口19bが設けられている。
【0026】
ベース電極13は、アルミニウム等から構成される。ベース電極13は、ベース開口19aを介してベース領域17に電気的に接続されている。
【0027】
エミッタ電極14は、アルミニウム等から構成される。エミッタ電極14は、エミッタ開口19bを介してエミッタ領域18に電気的に接続されている。
【0028】
コレクタ電極15は、コレクタ領域16の他面、すなわち、N型半導体サブストレート領域16a上に設けられている。コレクタ電極15の拡大断面図を図2に示す。
【0029】
図2に示すように、コレクタ電極15は、半導体基体12側から順に、Pd(パラジウム)層15aと、Ti(チタン)層15bと、Ni(ニッケル)層15cと、Pd層15dと、Ag(銀)層15eと、が積層されて構成されている。コレクタ電極15は、例えば、それぞれPd層15aが500Å、Ti層15bが1000Å、Ni層15cが3000Å、Pd層15dが500Å、Ag層15eが1000Åの厚さで、全体として6000Å程度の厚さで形成されている。
【0030】
Pd層15aの厚さは、半導体基体12との良好な接着性が得られ、かつ、コレクタ電極15全体としての所望の抵抗が得られる厚さに設定されている。なお、Pd層15aは、その厚み方向の全体又はN型半導体サブストレート領域16aとの接触面近傍がSiとの合金層(Pd2Si)を形成している。
【0031】
上記のように、コレクタ電極15は、その最上層のPd層15aにて半導体基体12と接触している。このように、半導体基体12との接触層をPdを含む層から構成することにより、以下のような利点が得られる。
【0032】
まず、Pd層15aは、5×1018cm−3程度又はそれ以下の、比較的不純物濃度の低い、N型およびP型のいずれの半導体基体12に対しても、良好な低抵抗性接触(オーミックコンタクト)を実現する。
【0033】
例えば、アルミニウムからなる金属層を、不純物濃度が1×1018cm−3程度のP型半導体基体12上に形成した場合には、良好な低抵抗性接触を示すものの(抵抗:3×10−4Ωcm2)、N型半導体基体12上に形成したときには、整流性接触となってしまう。
【0034】
これに対し、Pd層15aは、P型およびN型のいずれの導電型の半導体基体12上に形成した場合においても、良好に低抵抗性接触する(P型の抵抗:2×10−4Ωcm2、N型の抵抗:2×10−5Ωcm2)。
【0035】
従って、良好な低抵抗性接触を実現するために、コレクタ電極15の、N型半導体サブストレート領域16a(半導体基体12)との接触面をサンドブラスト等によって粗面化するなどの処理は基本的に必要とされない。よって、半導体基体12が薄い場合には、サンドブラスト加工時に、半導体基体12の反り等が発生するおそれがあるが、このような歩留まりの低下は回避される。また、実質的に少ない工程数で簡便に製造できる。
【0036】
このように、Pd層15aを接触層として用いることにより、比較的低濃度の半導体基体12上に、導電型を問わず、簡便に、良好な低抵抗性接触する電極を形成することができる。
【0037】
また、Pd層15aを接触層として用いた場合には、低抵抗性接触、および、半導体基体12との密着性を向上させるための熱処理工程を基本的に必要としない。アルミニウム等を用いる場合、熱処理は必要である。例えば、熱処理前では整流性接触を形成してしまうが、熱処理を施すことにより5×10−3Ωcm2程度の低抵抗性接触が得られる。しかし、Pd層15aは、熱処理を行わなくとも良好な低抵抗性接触を実現できる。また、Pd層15aとシリコン半導体基体12との親和性は良好であり、熱処理を行わずとも強固な接着性を示す。
【0038】
このように、Pdを用いた場合には、アルミニウム等を用いる場合のように、金属膜形成後の熱処理は必要とされない。このため、熱処理により半導体基体12の反り、電気特性の変化、電極材料の拡散、再結晶化等は回避され、歩留まり、信頼性の高い素子の形成が可能である。また、実質的に少ない工程数での製造が可能である。
【0039】
以下、上記構成の半導体素子11の製造方法について、図3(a)〜(c)および図4(d)〜(e)を参照して説明する。
まず、N型半導体サブストレート領域16aと、その上に周知のエピタキシャル成長法によって形成されたN型エピタキシャル成長層16bを備えるシリコン単結晶基板を用意する。用意した基板の一面(N型エピタキシャル成長層16b)の表面領域にイオン打ち込み等により、P型の拡散領域、次いで、このP型拡散領域の内側にN型の不純物を拡散させてN型拡散領域を形成する。このようにして、半導体基体12の一面に、ベース領域17とエミッタ領域18とが形成される。
【0040】
次いで、図3(a)に示されるように、半導体基体12の一面上にベース領域17およびエミッタ領域18が被覆されるように、熱酸化等により、シリコン酸化膜等の絶縁膜19を形成する。
【0041】
次いで、フォトリソグラフィ法を用いて、絶縁膜19をエッチングし、図3(b)に示すように、ベース開口19aと、エミッタ開口19bと、を形成する。
【0042】
さらに、半導体基体12の一面上に、ベース開口19aおよびエミッタ開口19bを埋め込むように、PVD法によりアルミニウム層を形成する。その後、アルミニウム層をパターニングすることにより、図3(c)に示されるように、ベース電極13およびエミッタ電極14が形成される。
【0043】
その後、図4(d)に示すように、半導体基体12の他面側からバックグラインドによる切削処理を施して、薄型化する。半導体基体12は、例えば、200μm程度の厚さとされる。ただし、半導体基体12の他面側には、N型半導体サブストレート領域16aが残存する程度に切削する。
【0044】
次いで、半導体基体12の他面上、すなわち、N型半導体サブストレート領域16a上に、真空蒸着等のPVD法により、Pd層15aを形成する。その後、図2に示すようにTi層15b、Ni層15c、Pd層15d、Ag層15eを順次積層することにより、図4(e)に示すコレクタ電極15を得る。以上のようにして、本実施の形態の半導体素子11を製造することができる。
【0045】
このコレクタ電極15の形成工程において、上述したように、熱処理を施さずとも、Pd層15aとシリコン半導体基体12とは、良好に接着し、かつ、良好な低抵抗性接触状態にある。
【0046】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
上記実施の形態において、逆導電型とした構成も、勿論可能である。上述したように、Pd層15aは、N型およびP型のいずれの導電型の半導体基板に対しても、良好に低抵抗性接触する。
【0047】
また、上記例では、半導体基体12を薄型化した場合について説明したが、その厚さは上記例に限られず、薄型化しない構成であってもよい。
【0048】
上記実施の形態では、コレクタ電極15は、Pd層15aに、Ti層15bと、Ni層15cと、Pd層15dと、Ag層15eと、が積層されて構成されるものとした。しかし、コレクタ電極15の構成は、上記例に限られず、半導体基体12との接触層としてPd層15aを用いる構成であれば、どのようなものであってもよい。例えば、Pd−Ti−Ni、Pd−Ti−Ni−Au(金)、Pd−Ti−Ni−Ag、Pd−Ni−Pd−Ag、Pd−Ni−Au、Pd−Ag、Pd−Au等の積層膜を用いることができる。さらに、これらの構成において、TiをCr(クロム)、V(バナジウム)、Mo(モリブデン)等に変えた構成も可能である。
【0049】
上記実施の形態では、電力用のバイポーラトランジスタを例として説明した。しかし、本発明は、不純物が導入された半導体領域と金属電極との良好な低抵抗性接触が求められる、電界効果トランジスタ、ダイオード等のいかなる素子についても適用可能であることは言うまでもない。
【0050】
【発明の効果】
以上説明したように、本発明によれば、比較的不純物濃度の低い基板との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法が提供される。
【図面の簡単な説明】
【図1】本実施の形態に係る半導体素子の断面構成を示す図である。
【図2】図1に示すコレクタ電極の断面構成を示す図である。
【図3】本実施の形態に係る半導体素子の製造工程を示す図である。
【図4】本実施の形態に係る半導体素子の製造工程を示す図である。
【符号の説明】
11 半導体素子
12 半導体基体
13 ベース電極
14 エミッタ電極
15 コレクタ電極
15a Pd層
16 コレクタ領域
16a N型半導体サブストレート領域
16b N型エピタキシャル成長層
【発明の属する技術分野】
本発明は、電力用半導体素子等の半導体素子およびその製造方法に関する。
【0002】
【従来の技術】
電力用バイポーラトランジスタ、電界効果トランジスタ等の半導体素子は、これを構成する半導体基体の厚み方向に電流が流れる、いわゆる縦型の素子構造を有する。半導体基体は、半導体サブストレート領域と、その上面に形成されるエピタキシャル成長層と、を備える。半導体基体の一面(エピタキシャル成長層の表面)上にはエミッタ電極やソース電極が設けられ、他面(半導体サブストレート領域の表面)上にはコレクタ電極やドレイン電極が設けられる。
【0003】
上記素子構造において、半導体サブストレート領域は、エピタキシャル成長層への不純物拡散を防止する等のため、比較的低い不純物濃度(例えば、1×1018cm−3程度)に設定する場合がある。しかし、半導体サブストレート領域の不純物濃度が低い場合、半導体基体の他面(半導体サブストレート領域)と金属膜(電極)との間に、良好な低抵抗性接触(オーミックコンタクト)が得られにくい。例えば、電極を構成する金属膜をチタン(Ti)とした場合には、1×1018cm−3程度の不純物濃度であると、P型とN型のいずれに対しても整流性接触となってしまう。
【0004】
不純物濃度の比較的低い半導体サブストレート領域と、金属膜と、の間に、良好な低抵抗性接触を実現する手段として、半導体サブストレート領域の金属膜との接触面に、サンドブラスト等によって微小な凹凸を形成する方法がある(例えば、下記特許文献1参照。)。このような接触面の凹凸により、実質的な接触面積が増大し、コンタクト抵抗が減少する。
【0005】
【特許文献1】
特開昭59−4055号公報
【0006】
しかし、このような凹凸の形成は、工程数の増大を伴う。また、近年、特に電力用素子においては、動作抵抗の低減、放熱性の向上等の観点から、例えば、200μm程度まで基体の薄型化が進行している。このように薄型化された基体に対して、凹凸面を形成するためにサンドブラスト処理を行う場合には、基体に反り、欠け、割れ等が発生しやすく、生産性が低下するおそれがある。
【0007】
【発明が解決しようとする課題】
この点、金属膜(電極)を構成する材料を適宜選択することにより、不純物濃度が低い半導体領域であっても、その表面に凹凸を形成することなく、良好な低抵抗性接触を実現できる場合がある。例えば、電極材料としてアルミニウム(Al)を用いることにより、1×1018cm−3程度の不純物濃度のP型半導体領域と電極との良好な低抵抗性接触が得られる。また、電極材料として白金(Pt)を用いた場合、1×1018cm−3程度の不純物濃度のN型半導体領域と電極との良好な低抵抗性接触が得られる。
【0008】
しかし、電極材料としてAlを用いた場合、比較的不純物濃度の低いN型半導体領域と電極との間には、必ずしも良好な低抵抗性接触は得られない。また、Ptから構成される電極を、比較的不純物濃度の低いP型半導体領域に適用した場合にも同様のことがいえる。このように、Al等を用いた場合には、半導体領域の導電型によって、良好な低抵抗性接触が実現されない場合がある。
【0009】
さらに、Al等を用いた場合でも、低抵抗性接触を向上させ、また、半導体領域との接触性を高めるため、金属膜の形成後に熱処理を施す必要がある。しかし、基板が薄い場合には、熱処理の際に反り等が発生するおそれがある。
【0010】
このように、従来より、薄型化された、比較的不純物濃度の低いP型半導体領域およびN型半導体領域の双方との間に、良好なオーミックコンタクトを実現する電極構成およびこのような電極構成の簡便かつ信頼性の高い形成方法は知られていなかった。
【0011】
上記事情を鑑みて、本発明は、比較的不純物濃度の低い半導体領域との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点に係る半導体素子は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基体を備える半導体素子であって、
前記半導体領域と接触し、パラジウムを含む接触層と、前記接触層上に積層された金属層と、を有する電極を備える。
【0013】
上記構成において、前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備えてもよい。
【0014】
上記構成において、前記シリコン半導体基体は、前記サブストレート領域において薄型加工されていてもよい。
【0015】
上記構成において、前記半導体領域の、前記接触層と接触する表面の不純物濃度は、例えば、5×1018cm−3以下である。
【0016】
上記目的を達成するため、本発明の第2の観点に係る半導体素子の製造方法は、
その一面に、不純物が導入された半導体領域を有するシリコン半導体基板を備える半導体素子の製造方法であって、
前記半導体領域の表面上に、パラジウムを含む接触層を形成する接触層形成工程と、
前記接触層の上に金属膜を形成する工程と、
備える。
【0017】
前記シリコン半導体基体は、例えば、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備え、
上記方法は、前記接触層が形成される前記サブストレート領域の一面に薄型加工を施す工程をさらに備えてもよい。
【0018】
【発明の実施の形態】
本発明の実施の形態にかかる半導体素子およびその製造方法について、以下図面を参照して説明する。本実施の形態では、本発明をいわゆる縦型の電力用バイポーラトランジスタに適用した場合を例として説明する。
【0019】
図1に、本実施の形態に係る半導体素子11の断面構成を示す。
図に示すように、半導体素子11は、半導体基体12と、半導体基体12の一面上に形成されたベース電極13およびエミッタ電極14と、他面上に形成されたコレクタ電極15と、を備える。
【0020】
半導体基体12は、シリコン単結晶基板から構成される。半導体基体12は、バックグラインド加工等により、例えば、200μm程度の厚さに形成されている。
【0021】
半導体基体12は、コレクタ領域16と、ベース領域17と、エミッタ領域18と、を備える。
【0022】
コレクタ領域16は、N型半導体サブストレート領域16aと、その上に形成されたN型エピタキシャル成長層16bと、から構成される。N型半導体サブストレート領域16aおよびN型エピタキシャル成長層16bが、半導体基体12の両面をそれぞれ構成する。N型半導体サブストレート領域16aの不純物濃度は、その少なくとも下面のコレクタ電極15と接触する部分の近傍領域において、1×1018cm−3程度となるように設定されている。また、N型エピタキシャル成長層16bは、1×1015cm−3程度の不純物濃度を有する。
【0023】
ベース領域17は、N型エピタキシャル成長層16bの内側に島状に露出する、P型の半導体領域から構成される。ベース領域17は、コレクタ領域16に、P型の不純物を拡散させることにより形成される。ベース領域17は、コレクタ領域16よりも高い不純物濃度、例えば、5×1018cm−3程度の不純物濃度を有する。
【0024】
エミッタ領域18は、ベース領域17の内側に島状に露出する、N型の半導体領域から構成される。エミッタ領域18は、N型エピタキシャル成長層16bよりも高い不純物濃度、例えば、1×1019cm−3程度の不純物濃度を有する。
【0025】
ベース領域17およびエミッタ領域18が形成されたコレクタ領域16の一面、すなわち、N型エピタキシャル成長層16bの表面上には、シリコン酸化膜等から構成される絶縁膜19が形成されている。絶縁膜19には、ベース領域17およびエミッタ領域18がそれぞれ露出するベース開口19aおよびエミッタ開口19bが設けられている。
【0026】
ベース電極13は、アルミニウム等から構成される。ベース電極13は、ベース開口19aを介してベース領域17に電気的に接続されている。
【0027】
エミッタ電極14は、アルミニウム等から構成される。エミッタ電極14は、エミッタ開口19bを介してエミッタ領域18に電気的に接続されている。
【0028】
コレクタ電極15は、コレクタ領域16の他面、すなわち、N型半導体サブストレート領域16a上に設けられている。コレクタ電極15の拡大断面図を図2に示す。
【0029】
図2に示すように、コレクタ電極15は、半導体基体12側から順に、Pd(パラジウム)層15aと、Ti(チタン)層15bと、Ni(ニッケル)層15cと、Pd層15dと、Ag(銀)層15eと、が積層されて構成されている。コレクタ電極15は、例えば、それぞれPd層15aが500Å、Ti層15bが1000Å、Ni層15cが3000Å、Pd層15dが500Å、Ag層15eが1000Åの厚さで、全体として6000Å程度の厚さで形成されている。
【0030】
Pd層15aの厚さは、半導体基体12との良好な接着性が得られ、かつ、コレクタ電極15全体としての所望の抵抗が得られる厚さに設定されている。なお、Pd層15aは、その厚み方向の全体又はN型半導体サブストレート領域16aとの接触面近傍がSiとの合金層(Pd2Si)を形成している。
【0031】
上記のように、コレクタ電極15は、その最上層のPd層15aにて半導体基体12と接触している。このように、半導体基体12との接触層をPdを含む層から構成することにより、以下のような利点が得られる。
【0032】
まず、Pd層15aは、5×1018cm−3程度又はそれ以下の、比較的不純物濃度の低い、N型およびP型のいずれの半導体基体12に対しても、良好な低抵抗性接触(オーミックコンタクト)を実現する。
【0033】
例えば、アルミニウムからなる金属層を、不純物濃度が1×1018cm−3程度のP型半導体基体12上に形成した場合には、良好な低抵抗性接触を示すものの(抵抗:3×10−4Ωcm2)、N型半導体基体12上に形成したときには、整流性接触となってしまう。
【0034】
これに対し、Pd層15aは、P型およびN型のいずれの導電型の半導体基体12上に形成した場合においても、良好に低抵抗性接触する(P型の抵抗:2×10−4Ωcm2、N型の抵抗:2×10−5Ωcm2)。
【0035】
従って、良好な低抵抗性接触を実現するために、コレクタ電極15の、N型半導体サブストレート領域16a(半導体基体12)との接触面をサンドブラスト等によって粗面化するなどの処理は基本的に必要とされない。よって、半導体基体12が薄い場合には、サンドブラスト加工時に、半導体基体12の反り等が発生するおそれがあるが、このような歩留まりの低下は回避される。また、実質的に少ない工程数で簡便に製造できる。
【0036】
このように、Pd層15aを接触層として用いることにより、比較的低濃度の半導体基体12上に、導電型を問わず、簡便に、良好な低抵抗性接触する電極を形成することができる。
【0037】
また、Pd層15aを接触層として用いた場合には、低抵抗性接触、および、半導体基体12との密着性を向上させるための熱処理工程を基本的に必要としない。アルミニウム等を用いる場合、熱処理は必要である。例えば、熱処理前では整流性接触を形成してしまうが、熱処理を施すことにより5×10−3Ωcm2程度の低抵抗性接触が得られる。しかし、Pd層15aは、熱処理を行わなくとも良好な低抵抗性接触を実現できる。また、Pd層15aとシリコン半導体基体12との親和性は良好であり、熱処理を行わずとも強固な接着性を示す。
【0038】
このように、Pdを用いた場合には、アルミニウム等を用いる場合のように、金属膜形成後の熱処理は必要とされない。このため、熱処理により半導体基体12の反り、電気特性の変化、電極材料の拡散、再結晶化等は回避され、歩留まり、信頼性の高い素子の形成が可能である。また、実質的に少ない工程数での製造が可能である。
【0039】
以下、上記構成の半導体素子11の製造方法について、図3(a)〜(c)および図4(d)〜(e)を参照して説明する。
まず、N型半導体サブストレート領域16aと、その上に周知のエピタキシャル成長法によって形成されたN型エピタキシャル成長層16bを備えるシリコン単結晶基板を用意する。用意した基板の一面(N型エピタキシャル成長層16b)の表面領域にイオン打ち込み等により、P型の拡散領域、次いで、このP型拡散領域の内側にN型の不純物を拡散させてN型拡散領域を形成する。このようにして、半導体基体12の一面に、ベース領域17とエミッタ領域18とが形成される。
【0040】
次いで、図3(a)に示されるように、半導体基体12の一面上にベース領域17およびエミッタ領域18が被覆されるように、熱酸化等により、シリコン酸化膜等の絶縁膜19を形成する。
【0041】
次いで、フォトリソグラフィ法を用いて、絶縁膜19をエッチングし、図3(b)に示すように、ベース開口19aと、エミッタ開口19bと、を形成する。
【0042】
さらに、半導体基体12の一面上に、ベース開口19aおよびエミッタ開口19bを埋め込むように、PVD法によりアルミニウム層を形成する。その後、アルミニウム層をパターニングすることにより、図3(c)に示されるように、ベース電極13およびエミッタ電極14が形成される。
【0043】
その後、図4(d)に示すように、半導体基体12の他面側からバックグラインドによる切削処理を施して、薄型化する。半導体基体12は、例えば、200μm程度の厚さとされる。ただし、半導体基体12の他面側には、N型半導体サブストレート領域16aが残存する程度に切削する。
【0044】
次いで、半導体基体12の他面上、すなわち、N型半導体サブストレート領域16a上に、真空蒸着等のPVD法により、Pd層15aを形成する。その後、図2に示すようにTi層15b、Ni層15c、Pd層15d、Ag層15eを順次積層することにより、図4(e)に示すコレクタ電極15を得る。以上のようにして、本実施の形態の半導体素子11を製造することができる。
【0045】
このコレクタ電極15の形成工程において、上述したように、熱処理を施さずとも、Pd層15aとシリコン半導体基体12とは、良好に接着し、かつ、良好な低抵抗性接触状態にある。
【0046】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。
上記実施の形態において、逆導電型とした構成も、勿論可能である。上述したように、Pd層15aは、N型およびP型のいずれの導電型の半導体基板に対しても、良好に低抵抗性接触する。
【0047】
また、上記例では、半導体基体12を薄型化した場合について説明したが、その厚さは上記例に限られず、薄型化しない構成であってもよい。
【0048】
上記実施の形態では、コレクタ電極15は、Pd層15aに、Ti層15bと、Ni層15cと、Pd層15dと、Ag層15eと、が積層されて構成されるものとした。しかし、コレクタ電極15の構成は、上記例に限られず、半導体基体12との接触層としてPd層15aを用いる構成であれば、どのようなものであってもよい。例えば、Pd−Ti−Ni、Pd−Ti−Ni−Au(金)、Pd−Ti−Ni−Ag、Pd−Ni−Pd−Ag、Pd−Ni−Au、Pd−Ag、Pd−Au等の積層膜を用いることができる。さらに、これらの構成において、TiをCr(クロム)、V(バナジウム)、Mo(モリブデン)等に変えた構成も可能である。
【0049】
上記実施の形態では、電力用のバイポーラトランジスタを例として説明した。しかし、本発明は、不純物が導入された半導体領域と金属電極との良好な低抵抗性接触が求められる、電界効果トランジスタ、ダイオード等のいかなる素子についても適用可能であることは言うまでもない。
【0050】
【発明の効果】
以上説明したように、本発明によれば、比較的不純物濃度の低い基板との間に良好な低抵抗性接触を実現可能な半導体素子、および、その簡便かつ信頼性の高い製造方法が提供される。
【図面の簡単な説明】
【図1】本実施の形態に係る半導体素子の断面構成を示す図である。
【図2】図1に示すコレクタ電極の断面構成を示す図である。
【図3】本実施の形態に係る半導体素子の製造工程を示す図である。
【図4】本実施の形態に係る半導体素子の製造工程を示す図である。
【符号の説明】
11 半導体素子
12 半導体基体
13 ベース電極
14 エミッタ電極
15 コレクタ電極
15a Pd層
16 コレクタ領域
16a N型半導体サブストレート領域
16b N型エピタキシャル成長層
Claims (6)
- その一面に、不純物が導入された半導体領域を有するシリコン半導体基体を備える半導体素子であって、
前記半導体領域と接触し、パラジウムを含む接触層と、前記接触層上に積層された金属層と、を有する電極を備える、ことを特徴とする半導体素子。 - 前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備える、ことを特徴とする請求項1に記載の半導体素子。
- 前記シリコン半導体基体は、前記サブストレート領域において薄型加工されている、ことを特徴とする請求項2に記載の半導体素子。
- 前記半導体領域の、前記接触層と接触する表面の不純物濃度は、5×1018cm−3以下である、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体素子。
- その一面に、不純物が導入された半導体領域を有するシリコン半導体基板を備える半導体素子の製造方法であって、
前記半導体領域の表面上に、パラジウムを含む接触層を形成する接触層形成工程と、
前記接触層の上に金属膜を形成する工程と、
備える、ことを特徴とする半導体素子の製造方法。 - 前記シリコン半導体基体は、前記半導体領域を構成するサブストレート領域と、前記サブストレート領域上に設けられ、前記シリコン半導体基体の他面を構成するエピタキシャル成長層と、を備え、
前記接触層が形成される前記サブストレート領域の一面に薄型加工を施す工程をさらに備える、ことを特徴とする請求項5に記載の半導体素子の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US20100237385A1 (en) * | 2008-06-26 | 2010-09-23 | Sanken Electric Co., Ltd. | Semiconductor device and method of fabricating the same |
WO2018117104A1 (ja) * | 2016-12-22 | 2018-06-28 | 田中貴金属工業株式会社 | 半導体基板の裏面電極の電極構造及びその製造方法、並びに、該電極構造の製造に供されるスパッタリングターゲット |
-
2002
- 2002-12-03 JP JP2002351737A patent/JP2004186438A/ja active Pending
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