JPS6015970A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6015970A
JPS6015970A JP12324783A JP12324783A JPS6015970A JP S6015970 A JPS6015970 A JP S6015970A JP 12324783 A JP12324783 A JP 12324783A JP 12324783 A JP12324783 A JP 12324783A JP S6015970 A JPS6015970 A JP S6015970A
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JP
Japan
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layer
melting point
semiconductor device
high melting
layers
Prior art date
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Pending
Application number
JP12324783A
Other languages
English (en)
Inventor
Mitsuhiro Mori
森 光廣
Masayoshi Kobayashi
正義 小林
Atsushi Kurokawa
敦 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to JP12324783A priority Critical patent/JPS6015970A/ja
Publication of JPS6015970A publication Critical patent/JPS6015970A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/452Ohmic electrodes on AIII-BV compounds

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は化合物半導体に対するオーミック電極に関する
ものである。
〔発明の背景〕
従来のGaA’s F E TXあるいはこれを基本デ
バイスとしたG a A s集積回路において、ソース
、ドレイン電極けALIGe/N i /A Llの三
層構造を用いていた。AUGe合金は共晶点(356c
)以上で液相を生じG a A Sと反応する。通常は
400t?。
3分間、あるいは420C,,3Q秒間の熱処理を行な
いGaAsとの合金化反応を進める。この液相を冷却中
に、GaASと電極界面に生じる再結晶層は界面に高濃
度にQeがドープされた状態になり、1〜2X10=Ω
−crlの低接触抵抗を実現している。しかしこの電極
材料の欠点としては次の点があげられる。
例えば400Cで10分間以上保持すると、G a A
 S中へAllが拡散したり、G a A sとN皿と
の不均一な界面反応により金属間化合物AUGa。
NIAS2.NIASが生じる。これらの金属間化合物
は尚抵抗層となり電極の接触抵抗を劣化させる。
また合金化反応により、いわゆるボールアップが生じ電
極面の平滑性を損なった。このため多層配線した集積回
路を作製する際、層間絶縁膜の被着状態が悪くなり電極
間の短絡不良を起こした。また第1ノーのA106層は
絶縁+iMに対するぞ着性が悪いため、とのオーミック
電極材料を用いて、絶縁膜上に配線することができず、
回路の集積度を増すことが困難であった。その他種々の
改良案もいまだ十分な特性をもつに至ってはいない。
〔発明の目的〕
本発明の目的は化合物半導体に対するオーミック電極を
提供するもので、とのオーミック電極は低接触比抵抗を
有するものである。同時に電極表面は平滑性が良好であ
る。又5102等の半導体装置で多用される絶縁膜に対
しても密着性は良い。
〔発明の概要〕
半導体−金属界面にできるエネルギ障壁φBは金属の種
類には余り強く依存しない。化合物半導体、たとえばG
 a A S基板側の界面が高濃度にドーピングしであ
る時、エネルギ障壁φBは低くなるとともにその空乏層
幅が十分湧くなりトンネル効果が起こってくる。従って
障壁は事実上なくなり電゛流を流しても、オーミック電
極での電圧降下はほとんどなくなる。
本発明はこの原理を用いるものである。GaAs。
I”P1竹の■−■族化合物半導体に対しSi或いは5
i−Qe金合金浅いドナー準位を形成し、オーム性屯・
険相として好ましいものである。
そして、本発明の電極の構造は次の通り構成する。即ち
、半導体基体上に第1層に前述したようにSi或いは5
i−Qe金合金、第2層に高融点金属あるいは高融点金
属セラミックス(炭化物、窒化物、硼化物、ケイ化物)
を、第3層に高電気伝導度の全組を用いて積層構造を形
成する。そして、後述する様に加熱処理を施こしてオー
ム性電極が完成する。なお、本明細書において半導体基
体なる用語は、単結晶よシなる半導体基板およびこの基
板上にたとえばエピタキシャル成長法によって形成され
た半導体層を有するものなども当然含むものである。
第1層の81或いは5i−oe金合金周知のスパッタ蒸
着、−子ビーム蒸着、クラスタイオンビーム蒸着智で形
成出来る。
第2層目の高融点金属としてはチタン(Ti)、モリブ
テン(MO)、ジルコニウム(Zr)、ノ・フニウム(
Hf) 、バナジウム(v)、ニオビウム(Nb)、タ
ンタル(Ta )、クロミウム(Cr )、タングステ
ン(W)等がその代表的な例である。
更に上記の高融点金属を組み合せた合金も当然用い得る
。それを例示すれば、たとえはw−Ti。
W−T a、 Nb−V、 W−Hf 、 Mo−T 
i 。
M o Z ’ + M o Hf+ M o V H
M o N b HMo−Ta、Mo−Cr、Mo−W
等があげられる。
第2層のこうした高融点金属層は周知のスパッタ蒸着、
電子ビーム蒸着、クラスタイオンビーム蒸着等で形成出
来る。
又、高融点金属セラミックスとしては前記高融点金属の
炭化物、窒化物、珪化物、硼化物等があけられる。高融
点金属セラミックスとしてはその比抵抗が焼結体での測
定値として80μΩ−(1)以下のものが好ましい。こ
れらの材料を例示すれは第1表の通りである。これらの
うちでは窒化物、珪化物が加工性の点から用い易い。こ
れら高融点金属セラミックス層はスパッタ蒸着法に依れ
ば良い。
第 1 表 第3層の高電気伝導金属としては金(AU)、アルミニ
ウム(At)、パラジウム(Pd)、白金(Pt)、骨
がその代表的な例であるが、通常の配線材料で十分であ
る。一般には10μΩ−1程度の低い比抵抗の金属を用
いる。なお、今後示す比抵抗(ρ)の値はバルク値(た
たし高融点セラミックスは焼結体の測定値)を示してい
る。これらの層は通常の蒸着又はスパッタ蒸着法によれ
ば良い。
各層の厚さとしては次の如き範囲で選択している。第1
層は200〜500人、第2層は500人〜2500人
、第3層は配線として十分であれば任意で良い。通常2
000 人〜1μmまでを用いている。
上述の三層構造の積層を化合物半導体上に形成し、これ
を600C〜850Cの高温で熱処理して、第1層のS
iを結晶中に拡散させることにより低接触抵抗のオーミ
ック電極にする。熱処理の雰囲気ばN2 、N2又はA
rf:用い、流犠は1t/IMn〜3t/min程度と
なす。特にN2雰囲気が接触比抵抗を下げるうえで好捷
しい。
例えば、AuGe/Ni/Au電極の如く400CでG
 a A sとの合金化によシ高ドーピング層をつくる
という方法を用いていないため、これは高耐熱電極とな
る。第2114はこの熱処理中に化合物半導体結晶ある
いは第1層の81と第3層の高電気伝導度の金属との反
応を阻止する/こめに用いる。
なお、第2層が高電気伝導度を示す材料であれば、第3
.′@はlずしも必要ではない。こうした第2層目の材
料は大略比抵抗が20μΩ−cm程度もあれば第3層を
用いなくても良い。W、Mo、P、d。
pi等がその例である。
〔発明の実施例〕
以下、GaAs集A’iν回路装置を製造する場合を例
として、本発明の実施例を詳述する。
第1図は本発明のG a A s電界効果トランジスタ
14を含む集積回路の一1析面Mである。図の左側はト
ランジスタ部、右側は配線部を示している。
所定のGaAsJ板1に81のイオン打ち込み法によっ
てソース2、ドレイン3、およびチャネル部4を形成す
る。このソース2とドレイン3をイオン打ち込み法で形
成する際あらかじめゲート電極5、例えばW(タングス
テン)をマスクとして用いると自己整合型となる。次い
でソース、ドレイン電極6,7として第1層8にSiを
300人、第2層9にWSiz(タングステンシリサイ
ド)を1000人、第3層10にA、 11を1000
人の厚さにスパッタ蒸着法によって被着する。これを8
00C1水素雰囲気中で30分間熱処理することによっ
て比抵抗10−6Ω−crtt程度の良好なオーミック
特性が得られた。Auは配線抵抗を減らすために用いら
れており、WSizはそのAuがGaAs基板1あるい
は第1層8のSiと直接合金化反応するのを妨げる働き
をするAuの拡散バリア層である。
また第2層9に高抵抗のWSi2 (40μΩ−0n)
のかわりにpd(9,9μΩ−cln) 、 P t 
(9,8μΩ−m)、W(5μΩ−m)等の低抵抗の高
融点金鵡を用いる場合は、必ずしもさらに第3層10に
高電気伝導度の金属層ALJを用いる心安はない。なお
第2層目のWS l 2はCIi’4又はS F s等
を用いた周知のドライエツチングで微細加工可能である
またこのソース、ドレイン電極6.7は絶縁膜5I02
11との密着性が良く、絶縁膜上に配線することが可能
である。またこの電極は合金化していないので平滑性が
良く、層間絶縁膜810+12をはさんで別の配線金属
たとえばM o / A u Z層膜13との短絡不良
も防ぐことができている。
本例にはWSi2を用いたが、この他の高融点金属の炭
化物、窒化物、硼化物、ケイ化物も同様に有効である。
第2表にオーム電極の代表的例を例示する。
第 2 表 ■nP基板を用いても上述の電極構成を用いて良好なオ
ーミック電極を製作し得た。
なお、第1層としてSi或いは5i−oe金合金用いる
とGaAs、InP等■−v族化合物に対しn型オーミ
ック電極となる。
第1)fl!材料としてSL或いは5i−Ge合金を用
いる場合、半導体装置の分野で広く用いられ、ている8
j02膜などの絶縁膜と密着性が棲めて良い。
従って下記の如き技術が良好に実現出来る。
411 GaAs集積回路のソース、ドレイン電極上に
、スパッタ5i02膜あるいはCVD5102膜等をは
さんで配置された別の配線金属との間の短絡を防ぐこと
ができる。
(2)絶縁膜SiO2上への安定な上記*−−ミック電
極金属膜の配線が可能なので、集積(回路の自己線距離
の短縮ができるとともに、素子の高集積化カニ可能にな
る。
〔発明の効果〕
本発明によって600C〜700Cの高温に対しても耐
え得る高耐熱性のオーミック電極を化合物半導体に対し
て設けることができる。従来の電極の耐熱性が400C
程度であり、本発明は極めて大きな効果を持っている。
更に電極材については合金化を行なっていないので、電
極面は平滑に保たれる。
【図面の簡単な説明】
第1図はGaAs集積回路装置の一断面図である。 1・・・G a A s基板、2・・・ソース領域、3
・・・ドレイン領域、4・・・チャネル、5・・・ゲー
ト電極、6・・・ソース′電極、7・・・ドレイン電極
、8・・・第1の材料層、9・・・高融点金楓あるいは
高融点金鳩セラミックスの層、lO・・・第3の材料層
、11,12・・・絶縁膜、13・・・配線金属、14
・・・GaAs電界効果トランジ第 1[21

Claims (1)

  1. 【特許請求の範囲】 1、化合物半導体基体上に当該化合物半導体中に添加さ
    れてドナー準位を形成する第1の拐料層と高融点金属或
    いは高融点金属セラミックスの少なくとも一考からなる
    第2の材料層とを少なくとも積層されて成る電極を少な
    くとも有する半導体装置。 2、前記第2の材料層上に高電気伝導金属よりなる第3
    の材料層が更に積層されてなる特許請求の範囲第1項記
    載の半導体装置。 3、前記第1の材料がシリコン又はシリコン−ゲルマニ
    ウム合金なること全特徴とする特許請求の範囲第1項又
    は第2項記載の半導体装置。 4、前記高融点金属はチタン、モリブデン、ジルコニウ
    ム、ハフニウム、バナジウム、ニオビウム、タンタル、
    クロミウムおよびタングステンの群から選ばれた少なく
    とも一考或いはこれらの合金なることを特徴とする特許
    請求の範囲第1項〜第3項のいずれかに記載の半導体装
    置。 5、前記高融点金属セラミックスはその焼結体での値と
    して80μΩ−儒以下の比抵抗を有することを特徴とす
    る特許請求の範か第1項〜第3項のいずれかに記載の半
    導体装置。 6、前記高融点金属セラミックスは特許請求の範囲第4
    項に記載した高融点金属の炭化物、窒化物、珪化物およ
    び硼化物の群より選ばれた少なくとも一考なることを特
    徴とする特許請求の範囲第1項〜第3項のいずれかに記
    載の半導体装置。 7、前記第3の材料は金、アルミニウム、パラジウムお
    よび白金の群から選ばれた少なくとも一考なることを特
    徴とする特許請求の範囲第1項〜第6項のいずれかに記
    載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS614278A (ja) * 1984-06-14 1986-01-10 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 半導体装置
JPS63199460A (ja) * 1987-02-16 1988-08-17 Nippon Denso Co Ltd 半導体装置
JPH01292842A (ja) * 1988-05-20 1989-11-27 Fujitsu Ltd 半導体装置
GB2316767B (en) * 1995-06-01 1999-09-29 Joshua David Silver An optical apparatus and method
WO2004036635A1 (ja) * 2002-10-15 2004-04-29 Sumitomo Chemical Company, Limited 薄膜結晶ウェーハの製造方法、それを用いた半導体デバイス及びその製造方法

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