JPH08298267A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08298267A JPH08298267A JP7102353A JP10235395A JPH08298267A JP H08298267 A JPH08298267 A JP H08298267A JP 7102353 A JP7102353 A JP 7102353A JP 10235395 A JP10235395 A JP 10235395A JP H08298267 A JPH08298267 A JP H08298267A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】
【目的】 半導体化合物からなる活性層上にショットキ
ーゲート電極を具備する半導体装置において、上記ショ
ットキーゲート電極のゲート抵抗が低抵抗で、かつ、内
部応力の小さく剥離が発生しない半導体装置を提供す
る。 【構成】 本発明の半導体装置は、ｎ―ＧａＡｓからな
る活性層２上に、順次、導電性のＷＳｉ0.3層４とＷ層
５とを交互に３層以上積層した多層膜からなるショット
キーバリアゲート電極３を備えた構成である。
ーゲート電極を具備する半導体装置において、上記ショ
ットキーゲート電極のゲート抵抗が低抵抗で、かつ、内
部応力の小さく剥離が発生しない半導体装置を提供す
る。 【構成】 本発明の半導体装置は、ｎ―ＧａＡｓからな
る活性層２上に、順次、導電性のＷＳｉ0.3層４とＷ層
５とを交互に３層以上積層した多層膜からなるショット
キーバリアゲート電極３を備えた構成である。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体基板上に
ショットキーバリア電極を具備した電界効果トランジス
タ（ＭＳＦＥＴ）、このＭＳＦＥＴを用いたＭＭＩＣあ
るいはロジックＩＣ等の半導体装置に関するものであ
る。
ショットキーバリア電極を具備した電界効果トランジス
タ（ＭＳＦＥＴ）、このＭＳＦＥＴを用いたＭＭＩＣあ
るいはロジックＩＣ等の半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来、イオン注入によるセルフアライン
構造を有するＧａＡｓＭＥＳＦＥＴのゲート電極とし
て、Ｗ（タングステン）のような高融点金属あるいはＷ
Ｓｉx（タングステンシリサイド）のような高融点金属
のシリサイドが広く採用されている。
構造を有するＧａＡｓＭＥＳＦＥＴのゲート電極とし
て、Ｗ（タングステン）のような高融点金属あるいはＷ
Ｓｉx（タングステンシリサイド）のような高融点金属
のシリサイドが広く採用されている。
【０００３】なかでも、ＷＳｉxはＧａＡｓとの接合部
におけるショットキー特性に優れ、また、接合部形成後
の熱処理に対する安定性にも優れているため、ＧａＡｓ
ＭＥＳＦＥＴのゲート電極として適用されるものであ
る。
におけるショットキー特性に優れ、また、接合部形成後
の熱処理に対する安定性にも優れているため、ＧａＡｓ
ＭＥＳＦＥＴのゲート電極として適用されるものであ
る。
【０００４】しかし、ＷＳｉxは抵抗率が高いため（例
えばｘ＝０．３のときに約１５０μΩ・ｃｍ）、ＧａＡ
ｓＭＥＳＦＥＴのゲート電極として採用した場合、ゲー
ト抵抗が高くなるという問題がある。
えばｘ＝０．３のときに約１５０μΩ・ｃｍ）、ＧａＡ
ｓＭＥＳＦＥＴのゲート電極として採用した場合、ゲー
ト抵抗が高くなるという問題がある。
【０００５】図６は特開昭６０―１３２３７５号公報に
示されたＧａＡｓＭＥＳＦＥＴの断面図であり、ＷＳｉ
xの優れたショットキー特性及び接合部形成後の熱処理
に対する安定性を保ち、かつゲート抵抗を低減する手段
として有効なものである。
示されたＧａＡｓＭＥＳＦＥＴの断面図であり、ＷＳｉ
xの優れたショットキー特性及び接合部形成後の熱処理
に対する安定性を保ち、かつゲート抵抗を低減する手段
として有効なものである。
【０００６】図６において、１２は半絶縁性ＧａＡｓ基
板、１３はｎ―ＧａＡｓからなる活性層、１４はＴａx
ＷyＳｉ1-x-yからなる第１の金属層、１５はＴａvＷzＳ
ｉ1-v -zからなる第２の金属層、１６はゲート電極、１
７はソース電極、１８はドレイン電極であり、ゲート電
極１６は第１の金属層１４と第２の金属層１５との２層
構造とするものである。
板、１３はｎ―ＧａＡｓからなる活性層、１４はＴａx
ＷyＳｉ1-x-yからなる第１の金属層、１５はＴａvＷzＳ
ｉ1-v -zからなる第２の金属層、１６はゲート電極、１
７はソース電極、１８はドレイン電極であり、ゲート電
極１６は第１の金属層１４と第２の金属層１５との２層
構造とするものである。
【０００７】上記２層構造において、ゲート電極１６の
ゲート抵抗が最も小さくなるのは、第１の金属層１４を
ＷＳｉXとし、第２の金属層１５をＷとした場合であ
る。ここで、Ｘの値は、活性層１３との間に優れたショ
ットキー特性が得られる最小の組成比を示す。
ゲート抵抗が最も小さくなるのは、第１の金属層１４を
ＷＳｉXとし、第２の金属層１５をＷとした場合であ
る。ここで、Ｘの値は、活性層１３との間に優れたショ
ットキー特性が得られる最小の組成比を示す。
【０００８】
【発明が解決しようとする課題】ところが、ＷＳｉXか
らなる第１の金属層１４とＷからなる第２の金属層１５
とを半絶縁性ＧａＡｓ基板１２上に形成した場合、第１
の金属層１４及び第２の金属層１５に発生する内部応力
が著しく大きくなり、その結果第１の金属層１４と半絶
縁性ＧａＡｓ基板１２上の活性層１３との界面から剥離
しやすくなり、ゲート電極を安定に形成することが困難
であった。
らなる第１の金属層１４とＷからなる第２の金属層１５
とを半絶縁性ＧａＡｓ基板１２上に形成した場合、第１
の金属層１４及び第２の金属層１５に発生する内部応力
が著しく大きくなり、その結果第１の金属層１４と半絶
縁性ＧａＡｓ基板１２上の活性層１３との界面から剥離
しやすくなり、ゲート電極を安定に形成することが困難
であった。
【０００９】本発明は、上記のような問題を解決するも
ので、化合物半導体基板上にショットキーバリアゲート
電極を具備する半導体装置において、上記ショットキー
バリアゲート電極のゲート抵抗を低抵抗にするととも
に、内部応力を小さくして安定に形成することができる
半導体装置及びその製造方法を得ることを目的とするも
のである。
ので、化合物半導体基板上にショットキーバリアゲート
電極を具備する半導体装置において、上記ショットキー
バリアゲート電極のゲート抵抗を低抵抗にするととも
に、内部応力を小さくして安定に形成することができる
半導体装置及びその製造方法を得ることを目的とするも
のである。
【００１０】
【課題を解決するための手段】請求項１に係る発明は、
化合物半導体からなる活性層上に、順次、高融点金属Ｍ
1を含む導電性の高融点金属化合物層と高融点金属Ｍ2層
とを交互に３層以上積層した多層膜からなるショットキ
ーバリアゲート電極を備えたことを特徴とする半導体装
置である。
化合物半導体からなる活性層上に、順次、高融点金属Ｍ
1を含む導電性の高融点金属化合物層と高融点金属Ｍ2層
とを交互に３層以上積層した多層膜からなるショットキ
ーバリアゲート電極を備えたことを特徴とする半導体装
置である。
【００１１】請求項２に係る発明は、請求項１記載の半
導体装置において、導電性の高融点金属化合物層が含む
高融点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂの少なくと
も１つからなり、高融点金属Ｍ2はＷ，Ｍｏ，Ｔａまた
はＮｂのいずれかであるものである。
導体装置において、導電性の高融点金属化合物層が含む
高融点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂの少なくと
も１つからなり、高融点金属Ｍ2はＷ，Ｍｏ，Ｔａまた
はＮｂのいずれかであるものである。
【００１２】請求項３に係る発明は、請求項１または２
記載の半導体装置において、導電性の高融点金属化合物
層が高融点金属Ｍ1のシリサイド（Ｍ1Ｓｉx、０＜ｘ≦
１）からなるものである。
記載の半導体装置において、導電性の高融点金属化合物
層が高融点金属Ｍ1のシリサイド（Ｍ1Ｓｉx、０＜ｘ≦
１）からなるものである。
【００１３】請求項４に係る発明は、請求項１または２
記載の半導体装置において、導電性の高融点金属化合物
層が、窒素を含有した高融点金属Ｍ1のシリサイド（Ｍ1
ＳｉxＮy、ｘ＞０、ｙ＞０）からなるものである。
記載の半導体装置において、導電性の高融点金属化合物
層が、窒素を含有した高融点金属Ｍ1のシリサイド（Ｍ1
ＳｉxＮy、ｘ＞０、ｙ＞０）からなるものである。
【００１４】請求項５に係る発明は、化合物半導体から
なる活性層上に、順次、高融点金属Ｍ1を含む導電性の
高融点金属化合物層と高融点金属Ｍ2層とを交互に３層
以上直流マグネトロンスパッタ法を用いて積層して多層
膜を形成し、この多層膜の所定の部分をエッチングで除
去してショットキーバリアゲート電極を形成することを
特徴とする半導体装置の製造方法である。
なる活性層上に、順次、高融点金属Ｍ1を含む導電性の
高融点金属化合物層と高融点金属Ｍ2層とを交互に３層
以上直流マグネトロンスパッタ法を用いて積層して多層
膜を形成し、この多層膜の所定の部分をエッチングで除
去してショットキーバリアゲート電極を形成することを
特徴とする半導体装置の製造方法である。
【００１５】請求項６に係る発明は、請求項５記載の半
導体装置の製造方法において、導電性の高融点金属化合
物層が含む高融点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂ
の少なくとも１つからなり、高融点金属Ｍ2はＷ，Ｍ
ｏ，ＴａまたはＮｂのいずれかであるものである。
導体装置の製造方法において、導電性の高融点金属化合
物層が含む高融点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂ
の少なくとも１つからなり、高融点金属Ｍ2はＷ，Ｍ
ｏ，ＴａまたはＮｂのいずれかであるものである。
【００１６】請求項７に係る発明は、請求項５または６
記載の半導体装置の製造方法において、導電性の高融点
金属化合物層が高融点金属Ｍ1のシリサイド（Ｍ1Ｓ
ｉx、０＜ｘ≦１）からなるものである。
記載の半導体装置の製造方法において、導電性の高融点
金属化合物層が高融点金属Ｍ1のシリサイド（Ｍ1Ｓ
ｉx、０＜ｘ≦１）からなるものである。
【００１７】請求項８に係る発明は、請求項５または６
記載の半導体装置の製造方法において、導電性の高融点
金属化合物層が、窒素を含有した高融点金属Ｍ1のシリ
サイド（Ｍ1ＳｉxＮy、ｘ＞０、ｙ＞０）からなるもの
である。
記載の半導体装置の製造方法において、導電性の高融点
金属化合物層が、窒素を含有した高融点金属Ｍ1のシリ
サイド（Ｍ1ＳｉxＮy、ｘ＞０、ｙ＞０）からなるもの
である。
【００１８】
【作用】請求項１ないし８に係る発明によれば、ショッ
トキーバリアゲート電極のゲート抵抗を低く保つことが
できるとともに、内部応力を低減して剥離を抑制するこ
とができる半導体装置が得られる。
トキーバリアゲート電極のゲート抵抗を低く保つことが
できるとともに、内部応力を低減して剥離を抑制するこ
とができる半導体装置が得られる。
【００１９】
実施例１．図１は、本発明の一実施例になるＭＥＳＦＥ
Ｔを示す断面図、図２（ａ）〜（ｄ）はその製造工程を
示す断面図である。
Ｔを示す断面図、図２（ａ）〜（ｄ）はその製造工程を
示す断面図である。
【００２０】図１において、１はＧａＡｓからなる化合
物半導体基板、２はｎ―ＧａＡｓからなる活性層、３は
ショットキーバリアゲート電極でＷＳｉ0.3層４とＷ層
５をそれぞれ４層ずつ交互に積層した構成であり、活性
層２と接する層をＷＳｉ0.3層４とする。６はｎ+―Ｇａ
Ａｓからなる高濃度不純物層、７及び８はそれぞれＡｕ
Ｇｅ／Ｎｉ／Ａｕからなるソース電極及びドレイン電極
である。
物半導体基板、２はｎ―ＧａＡｓからなる活性層、３は
ショットキーバリアゲート電極でＷＳｉ0.3層４とＷ層
５をそれぞれ４層ずつ交互に積層した構成であり、活性
層２と接する層をＷＳｉ0.3層４とする。６はｎ+―Ｇａ
Ａｓからなる高濃度不純物層、７及び８はそれぞれＡｕ
Ｇｅ／Ｎｉ／Ａｕからなるソース電極及びドレイン電極
である。
【００２１】次に、図２（ａ）〜（ｄ）に従って製造方
法を説明する。まず、図１（ａ）に示すように、ＧａＡ
ｓからなる化合物半導体基板１に、Ｓｉをイオン注入し
てｎ―ＧａＡｓからなる活性層２を形成した後、直流マ
グネトロンスパッタ法を用いて、真空チャンバ内で連続
してＷＳｉ0.3層４とＷ層５をそれぞれ４層ずつ交互に
積層し多層膜とする。ＷＳｉ0.3層４の膜厚はそれぞれ
３７．５ｎｍ、Ｗ層５の膜厚はそれぞれ６２．５ｎｍと
し、ＷＳｉ0.3層４とＷ層５の膜厚比を３：５とした。
ＷＳｉ0.3層４とＷ層５からなる多層膜の膜厚合計は４
００ｎｍとした。また、活性層２と接触する層はＷＳｉ
0.3層４とした。
法を説明する。まず、図１（ａ）に示すように、ＧａＡ
ｓからなる化合物半導体基板１に、Ｓｉをイオン注入し
てｎ―ＧａＡｓからなる活性層２を形成した後、直流マ
グネトロンスパッタ法を用いて、真空チャンバ内で連続
してＷＳｉ0.3層４とＷ層５をそれぞれ４層ずつ交互に
積層し多層膜とする。ＷＳｉ0.3層４の膜厚はそれぞれ
３７．５ｎｍ、Ｗ層５の膜厚はそれぞれ６２．５ｎｍと
し、ＷＳｉ0.3層４とＷ層５の膜厚比を３：５とした。
ＷＳｉ0.3層４とＷ層５からなる多層膜の膜厚合計は４
００ｎｍとした。また、活性層２と接触する層はＷＳｉ
0.3層４とした。
【００２２】次に、上記多層膜の所定部分を、ＥＣＲプ
ラズマエッチング等のドライエッチング法を用いて除去
し、図２（ｂ）に示すように、多層膜構造のショットキ
ーバリアゲート電極３を形成する。
ラズマエッチング等のドライエッチング法を用いて除去
し、図２（ｂ）に示すように、多層膜構造のショットキ
ーバリアゲート電極３を形成する。
【００２３】次に、イオン注入法を用いた自己整合プロ
セスにより、図２（ｃ）に示すようにＳｉを高濃度に注
入し、ｎ+―ＧａＡｓとしたた高濃度不純物層６を形成
した後、レジストマスクを用いた蒸着／リフトオフ法に
より、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極７及び
ドレイン電極８を形成する。この後、高濃度不純物層６
を活性化するために、８００℃で３０分間加熱して高温
処理を行う。
セスにより、図２（ｃ）に示すようにＳｉを高濃度に注
入し、ｎ+―ＧａＡｓとしたた高濃度不純物層６を形成
した後、レジストマスクを用いた蒸着／リフトオフ法に
より、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極７及び
ドレイン電極８を形成する。この後、高濃度不純物層６
を活性化するために、８００℃で３０分間加熱して高温
処理を行う。
【００２４】上記構成及び製造方法によれば、ＷＳｉ
0.3層４とＷ層５からなる多層膜のシート抵抗は、約６
００ｍΩ ／□になる。均質な構造の多層膜と仮定した
ときの抵抗率は約２４μΩ・ｃｍとなり、ＷＳｉ0.3単
層膜の抵抗率が１５０μΩ・ｃｍであるのに比較すると
６分の１以下の低い抵抗率になるので、ゲート抵抗を著
しく小さくすることができる。
0.3層４とＷ層５からなる多層膜のシート抵抗は、約６
００ｍΩ ／□になる。均質な構造の多層膜と仮定した
ときの抵抗率は約２４μΩ・ｃｍとなり、ＷＳｉ0.3単
層膜の抵抗率が１５０μΩ・ｃｍであるのに比較すると
６分の１以下の低い抵抗率になるので、ゲート抵抗を著
しく小さくすることができる。
【００２５】また、ＷＳｉ0.3層４とＷ層５からなる８
層の多層膜の内部応力は、約４．５×１０9ｄｙｎ・ｃ
ｍ-2の小さな引張応力になるので、活性層２との界面か
らの剥離を抑制することができる。図３は上記多層膜に
おける内部応力の積層数依存性を調べた結果である。図
から、積層数が多くなるに従って、内部応力が減少し、
積層数を３層以上とすることによって内部応力を低減で
きることがわかる。
層の多層膜の内部応力は、約４．５×１０9ｄｙｎ・ｃ
ｍ-2の小さな引張応力になるので、活性層２との界面か
らの剥離を抑制することができる。図３は上記多層膜に
おける内部応力の積層数依存性を調べた結果である。図
から、積層数が多くなるに従って、内部応力が減少し、
積層数を３層以上とすることによって内部応力を低減で
きることがわかる。
【００２６】また、高温処理を行った後におけるショッ
トキーバリアゲート電極３のショットキー障壁高さは、
約０．７ｅＶで、ＷＳｉ0.3単層の場合と同等の値を示
した。
トキーバリアゲート電極３のショットキー障壁高さは、
約０．７ｅＶで、ＷＳｉ0.3単層の場合と同等の値を示
した。
【００２７】以上のように、活性層２上のショットキー
バリアゲート電極３を、順次、ＷＳｉ0.3層４とＷ層５
を交互に３層以上積層した構成とすることによって、シ
ョットキーバリアゲート電極３のゲート抵抗を低く保つ
ことができるとともに、内部応力を低減して剥離を抑制
することができる半導体装置が得られる。
バリアゲート電極３を、順次、ＷＳｉ0.3層４とＷ層５
を交互に３層以上積層した構成とすることによって、シ
ョットキーバリアゲート電極３のゲート抵抗を低く保つ
ことができるとともに、内部応力を低減して剥離を抑制
することができる半導体装置が得られる。
【００２８】なお、本実施例において、ＷＳｉ0.3を用
いた例を説明したが、ＷＳｉX（０＜Ｘ≦１）のものが
使用可能で、同様の効果が得られる。
いた例を説明したが、ＷＳｉX（０＜Ｘ≦１）のものが
使用可能で、同様の効果が得られる。
【００２９】また、ＷＳｉ0.3層４とＷ層５の膜厚及び
膜厚比を種々の値にして、多層膜の内部応力の積層数依
存性を調べた結果、図３と同様、３層以上の積層構造に
することによって内部応力を低減できることがわかっ
た。
膜厚比を種々の値にして、多層膜の内部応力の積層数依
存性を調べた結果、図３と同様、３層以上の積層構造に
することによって内部応力を低減できることがわかっ
た。
【００３０】また、ショットキーバリアゲート電極３
は、高融点金属Ｍ1として、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、ニオビウム（Ｎｂ）などの少なくとも１
つを含む高融点金属Ｍ1のシリサイドと上記Ｍｏ、Ｔ
ａ、Ｎｂのいずれかの高融点金属Ｍ2との３層以上の積
層構造としても同様の効果が得られる。
は、高融点金属Ｍ1として、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、ニオビウム（Ｎｂ）などの少なくとも１
つを含む高融点金属Ｍ1のシリサイドと上記Ｍｏ、Ｔ
ａ、Ｎｂのいずれかの高融点金属Ｍ2との３層以上の積
層構造としても同様の効果が得られる。
【００３１】実施例２．図４は、本発明の他の実施例に
なるＭＥＳＦＥＴを示す断面図である。図において、１
はＧａＡｓからなる化合物半導体基板、２はｎ―ＧａＡ
ｓからなる活性層、９はショットキーバリアゲート電極
でＷＳｉxＮy層１０（ｘ＞０，ｙ＞０）とＷ層１１をそ
れぞれ４層ずつ交互に積層した構成であり、活性層２と
接する層をＷＳｉxＮy層１０とする。６はｎ+―ＧａＡ
ｓからなる高濃度不純物層、７及び８はそれぞれＡｕＧ
ｅ／Ｎｉ／Ａｕからなるソース電極及びドレイン電極で
あり、本実施例は、ショットキーバリアゲート電極９の
一方の層を窒素を含有したタングステンシリサイド、す
なわちＷＳｉxＮyで構成したものである。
なるＭＥＳＦＥＴを示す断面図である。図において、１
はＧａＡｓからなる化合物半導体基板、２はｎ―ＧａＡ
ｓからなる活性層、９はショットキーバリアゲート電極
でＷＳｉxＮy層１０（ｘ＞０，ｙ＞０）とＷ層１１をそ
れぞれ４層ずつ交互に積層した構成であり、活性層２と
接する層をＷＳｉxＮy層１０とする。６はｎ+―ＧａＡ
ｓからなる高濃度不純物層、７及び８はそれぞれＡｕＧ
ｅ／Ｎｉ／Ａｕからなるソース電極及びドレイン電極で
あり、本実施例は、ショットキーバリアゲート電極９の
一方の層を窒素を含有したタングステンシリサイド、す
なわちＷＳｉxＮyで構成したものである。
【００３２】上記半導体装置の製造方法を、図５（ａ）
〜（ｄ）に示す製造工程断面図に従って説明する。ま
ず、図５（ａ）に示すように、ＧａＡｓからなる化合物
半導体基板１に、Ｓｉをイオン注入してｎ―ＧａＡｓか
らなる活性層２を形成した後、直流マグネトロンスパッ
タ法を用いて、真空チャンバ内で連続してＷＳｉxＮy層
１０とＷ層１１をそれぞれ４層ずつ交互に積層し多層膜
とする。ＷＳｉxＮy層１０の膜厚はそれぞれ３７．５ｎ
ｍ、Ｗ層１１の膜厚はそれぞれ６２．５ｎｍとし、ＷＳ
ｉxＮy１０とＷ１１の膜厚比を３：５とした。ＷＳｉx
Ｎy層１０とＷ層１１からなる多層膜の膜厚合計は４０
０ｎｍとした。また、活性層２と接触する層はＷＳｉx
Ｎy層１０とした。
〜（ｄ）に示す製造工程断面図に従って説明する。ま
ず、図５（ａ）に示すように、ＧａＡｓからなる化合物
半導体基板１に、Ｓｉをイオン注入してｎ―ＧａＡｓか
らなる活性層２を形成した後、直流マグネトロンスパッ
タ法を用いて、真空チャンバ内で連続してＷＳｉxＮy層
１０とＷ層１１をそれぞれ４層ずつ交互に積層し多層膜
とする。ＷＳｉxＮy層１０の膜厚はそれぞれ３７．５ｎ
ｍ、Ｗ層１１の膜厚はそれぞれ６２．５ｎｍとし、ＷＳ
ｉxＮy１０とＷ１１の膜厚比を３：５とした。ＷＳｉx
Ｎy層１０とＷ層１１からなる多層膜の膜厚合計は４０
０ｎｍとした。また、活性層２と接触する層はＷＳｉx
Ｎy層１０とした。
【００３３】次に、上記多層膜の所定部分を、ＥＣＲプ
ラズマエッチング等のドライエッチング法を用いて除去
し、図５（ｂ）に示すように、多層膜構造のショットキ
ーバリアゲート電極９を形成する。
ラズマエッチング等のドライエッチング法を用いて除去
し、図５（ｂ）に示すように、多層膜構造のショットキ
ーバリアゲート電極９を形成する。
【００３４】次に、イオン注入法を用いた自己整合プロ
セスにより、図５（ｃ）に示すようにＳｉを高濃度に注
入し、ｎ+―ＧａＡｓとした高濃度不純物層６を形成し
た後、８００℃で３０分間加熱して高温処理を行った
後、レジストマスクを用いた蒸着／リフトオフ法によ
り、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極７及びド
レイン電極８を形成する。
セスにより、図５（ｃ）に示すようにＳｉを高濃度に注
入し、ｎ+―ＧａＡｓとした高濃度不純物層６を形成し
た後、８００℃で３０分間加熱して高温処理を行った
後、レジストマスクを用いた蒸着／リフトオフ法によ
り、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極７及びド
レイン電極８を形成する。
【００３５】上記構成及び製造方法によれば、ショット
キーバリアゲート電極９の内部応力を低減して活性層２
との界面における剥離を抑制することができるととも
に、ゲート抵抗は、実施例１に示したＷＳｉXとＷとの
積層構造より幾分大きいものの、ＷＳｉX単層より小さ
くすることができる。
キーバリアゲート電極９の内部応力を低減して活性層２
との界面における剥離を抑制することができるととも
に、ゲート抵抗は、実施例１に示したＷＳｉXとＷとの
積層構造より幾分大きいものの、ＷＳｉX単層より小さ
くすることができる。
【００３６】なお、本実施例において、ＷＳｉxＮy層１
０の膜厚をそれぞれ３７．５ｎｍ、Ｗ層１１の膜厚をそ
れぞれ６２．５ｎｍとし、ＷＳｉxＮy層１０とＷ層１１
の膜厚比を３：５としたが、ＷＳｉxＮy層１０とＷ層１
１の膜厚を種々変化させ、多層膜の内部応力の積層数依
存性を調べた結果、図３と同様、３層以上の積層構造に
することによって内部応力を低減できることがわかっ
た。
０の膜厚をそれぞれ３７．５ｎｍ、Ｗ層１１の膜厚をそ
れぞれ６２．５ｎｍとし、ＷＳｉxＮy層１０とＷ層１１
の膜厚比を３：５としたが、ＷＳｉxＮy層１０とＷ層１
１の膜厚を種々変化させ、多層膜の内部応力の積層数依
存性を調べた結果、図３と同様、３層以上の積層構造に
することによって内部応力を低減できることがわかっ
た。
【００３７】また、ショットキーバリアゲート電極９
は、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオビウ
ム（Ｎｂ）の高融点金属Ｍ1のうちの少なくとも１つを
含む窒素を含有した高融点金属シリサイドとＭｏ，Ｔ
ａ，Ｎｂのいずれかの高融点金属Ｍ2との３層以上の積
層構造としても同様の効果が得られる。
は、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオビウ
ム（Ｎｂ）の高融点金属Ｍ1のうちの少なくとも１つを
含む窒素を含有した高融点金属シリサイドとＭｏ，Ｔ
ａ，Ｎｂのいずれかの高融点金属Ｍ2との３層以上の積
層構造としても同様の効果が得られる。
【００３８】また、上記実施例１及び２において、化合
物半導体基板１に、Ｓｉをイオン注入してｎ―ＧａＡｓ
からなる活性層２を形成したが、化合物半導体基板１上
にｎ―ＧａＡｓからなる活性層２を積層してもよい。
物半導体基板１に、Ｓｉをイオン注入してｎ―ＧａＡｓ
からなる活性層２を形成したが、化合物半導体基板１上
にｎ―ＧａＡｓからなる活性層２を積層してもよい。
【００３９】また、実施例１及び２は、活性層２にｎ―
ＧａＡｓを用いた一例を示したもので、本発明は、３族
〜５族化合物半導体からなる活性層上に適用して顕著な
効果を発揮し得るものである。
ＧａＡｓを用いた一例を示したもので、本発明は、３族
〜５族化合物半導体からなる活性層上に適用して顕著な
効果を発揮し得るものである。
【００４０】また、上記実施例１及び２に示したＭＥＳ
ＦＥＴをＭＭＩＣあるいはロジックＩＣ等の種々の半導
体装置に適用しても、同様の効果を発揮できる。
ＦＥＴをＭＭＩＣあるいはロジックＩＣ等の種々の半導
体装置に適用しても、同様の効果を発揮できる。
【００４１】
【発明の効果】請求項１ないし８に係る発明によれば、
ショットキーバリアゲート電極のゲート抵抗を低く保つ
ことができるとともに、内部応力を低減して剥離を抑制
することができる半導体装置が得られる。
ショットキーバリアゲート電極のゲート抵抗を低く保つ
ことができるとともに、内部応力を低減して剥離を抑制
することができる半導体装置が得られる。
【図１】 本発明の一実施例になる半導体装置を示す断
面図である。
面図である。
【図２】 本発明の一実施例になる半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３】 多層膜における内部応力に対する積層数依存
性を調べた結果である。
性を調べた結果である。
【図４】 本発明の他の実施例になる半導体装置を示す
断面図である。
断面図である。
【図５】 本発明の他の実施例になる半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】 従来のＧａＡｓＭＥＳＦＥＴを示す断面図で
ある。
ある。
１ 化合物半導体基板、２および１３ 活性層、３およ
び９ ショットキーバリアゲート電極、４ ＷＳｉ0.3
層、５および１１ Ｗ（タングステン）層、６高濃度不
純物層、７および１７ソース電極、８および１８ ドレ
イン電極、１０ ＷＳｉxＮy層、１２ 半絶縁性ＧａＡ
ｓ基板、１４ ＴａxＷyＳｉ1-x-yからなる第１の金属
層、１５ ＴａvＷzＳｉ1-v-zからなる第２の金属層、
１６ゲート電極
び９ ショットキーバリアゲート電極、４ ＷＳｉ0.3
層、５および１１ Ｗ（タングステン）層、６高濃度不
純物層、７および１７ソース電極、８および１８ ドレ
イン電極、１０ ＷＳｉxＮy層、１２ 半絶縁性ＧａＡ
ｓ基板、１４ ＴａxＷyＳｉ1-x-yからなる第１の金属
層、１５ ＴａvＷzＳｉ1-v-zからなる第２の金属層、
１６ゲート電極
Claims (8)
- 【請求項１】 化合物半導体からなる活性層上に、順
次、高融点金属Ｍ1を含む導電性の高融点金属化合物層
と高融点金属Ｍ2層とを交互に３層以上積層した多層膜
からなるショットキーバリアゲート電極を備えたことを
特徴とする半導体装置。 - 【請求項２】 導電性の高融点金属化合物層が含む高融
点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂの少なくとも１
つからなり、高融点金属Ｍ2はＷ，Ｍｏ，ＴａまたはＮ
ｂのいずれかであることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 導電性の高融点金属化合物層が高融点金
属Ｍ1のシリサイド（Ｍ1Ｓｉx、０＜ｘ≦１）からなる
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 導電性の高融点金属化合物層が、窒素を
含有した高融点金属Ｍ1のシリサイド（Ｍ1ＳｉxＮy、ｘ
＞０、ｙ＞０）からなることを特徴とする請求項１また
は２記載の半導体装置。 - 【請求項５】 化合物半導体からなる活性層上に、順
次、高融点金属Ｍ1を含む導電性の高融点金属化合物層
と高融点金属Ｍ2層とを交互に３層以上直流マグネトロ
ンスパッタ法を用いて積層して多層膜を形成し、この多
層膜の所定の部分をエッチングで除去してショットキー
バリアゲート電極を形成することを特徴とする半導体装
置の製造方法。 - 【請求項６】 導電性の高融点金属化合物層が含む高融
点金属Ｍ1はＷ，Ｍｏ，ＴａまたはＮｂの少なくとも１
つからなり、高融点金属Ｍ2はＷ，Ｍｏ，ＴａまたはＮ
ｂのいずれかであることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 導電性の高融点金属化合物層が高融点金
属Ｍ1のシリサイド（Ｍ1Ｓｉx、０＜ｘ≦１）からなる
ことを特徴とする請求項５または６記載の半導体装置の
製造方法。 - 【請求項８】 導電性の高融点金属化合物層が、窒素を
含有した高融点金属Ｍ1のシリサイド（Ｍ1ＳｉxＮy、ｘ
＞０、ｙ＞０）からなることを特徴とする請求項５また
は６記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102353A JPH08298267A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置及びその製造方法 |
| US08/567,991 US5631479A (en) | 1995-04-26 | 1995-12-04 | Semiconductor device with laminated refractory metal schottky barrier gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7102353A JPH08298267A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298267A true JPH08298267A (ja) | 1996-11-12 |
Family
ID=14325120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7102353A Pending JPH08298267A (ja) | 1995-04-26 | 1995-04-26 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631479A (ja) |
| JP (1) | JPH08298267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001133641A (ja) * | 1999-11-05 | 2001-05-18 | Sumitomo Osaka Cement Co Ltd | 光導波路素子 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2737764B2 (ja) * | 1995-03-03 | 1998-04-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6204171B1 (en) * | 1996-05-24 | 2001-03-20 | Micron Technology, Inc. | Process for forming a film composed of a nitride of a diffusion barrier material |
| TW502337B (en) * | 2001-04-20 | 2002-09-11 | Promos Technologies Inc | Method for reducing WSix grain and its structure |
| DE10164741A1 (de) * | 2001-06-12 | 2003-06-26 | Infineon Technologies Ag | Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators |
| JP5358893B2 (ja) * | 2007-04-03 | 2013-12-04 | 三菱電機株式会社 | トランジスタ |
| US9640627B2 (en) * | 2012-03-07 | 2017-05-02 | Cree, Inc. | Schottky contact |
| US9202703B2 (en) | 2012-11-05 | 2015-12-01 | Cree, Inc. | Ni-rich Schottky contact |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4179533A (en) * | 1978-04-25 | 1979-12-18 | The United States Of America As Represented By The Secretary Of The Navy | Multi-refractory films for gallium arsenide devices |
| JPS60132375A (ja) * | 1983-12-21 | 1985-07-15 | Matsushita Electric Ind Co Ltd | シヨツトキ−バリアゲ−ト型電界効果型トランジスタ |
| JPS61290775A (ja) * | 1985-06-19 | 1986-12-20 | Sony Corp | 半導体装置 |
-
1995
- 1995-04-26 JP JP7102353A patent/JPH08298267A/ja active Pending
- 1995-12-04 US US08/567,991 patent/US5631479A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001133641A (ja) * | 1999-11-05 | 2001-05-18 | Sumitomo Osaka Cement Co Ltd | 光導波路素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5631479A (en) | 1997-05-20 |
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