JPS58103175A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58103175A JPS58103175A JP20277781A JP20277781A JPS58103175A JP S58103175 A JPS58103175 A JP S58103175A JP 20277781 A JP20277781 A JP 20277781A JP 20277781 A JP20277781 A JP 20277781A JP S58103175 A JPS58103175 A JP S58103175A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置およびその製造方法に係り、ショッ
トキバリアゲート電界効果型トランジ武りの構造および
その製造方法に関するものである。
トキバリアゲート電界効果型トランジ武りの構造および
その製造方法に関するものである。
ショットキバリアゲート電界効果型トランジスタＣ以下
５ＢＦＥＴと略記する）は高周波帯におけるトランジス
タ、高速論理集積回路の構成要素として有望視されてい
る。この様な５ＢＦＥＴ用材料として、通常Ｇ ａ Ａ
ｇが用いられている。Ｇ ａ Ａ ｓよりなる５ＢＦ
ＥＴの基本構造は第１図に示す様に、半絶縁体Ｇ ａ
Ａ ｓ基板１上に気相成長法でキャ３ リヤ濃度１０１７ＩＪ−３程度、厚み０．３ｖｍ程度の
ｎ型導電層からなる能動層２を積層し、この能動層２の
表面にソース３．ドレイン４となる非整流性電極、ゲー
ト５となるショットキ接触を設置した形となっている。
５ＢＦＥＴと略記する）は高周波帯におけるトランジス
タ、高速論理集積回路の構成要素として有望視されてい
る。この様な５ＢＦＥＴ用材料として、通常Ｇ ａ Ａ
ｇが用いられている。Ｇ ａ Ａ ｓよりなる５ＢＦ
ＥＴの基本構造は第１図に示す様に、半絶縁体Ｇ ａ
Ａ ｓ基板１上に気相成長法でキャ３ リヤ濃度１０１７ＩＪ−３程度、厚み０．３ｖｍ程度の
ｎ型導電層からなる能動層２を積層し、この能動層２の
表面にソース３．ドレイン４となる非整流性電極、ゲー
ト５となるショットキ接触を設置した形となっている。
従来、ショットキ接触用電極材としては、アルミニウム
ＣＡＬ）、クローム（Ｏｒ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、モリブデン（Ｍｏ）等が用いられている
がこれらのショットキ接触用電極材は高温熱処理で基板
と反応し劣化する欠点がある。高温熱処理で劣化しない
ショットキ接触電極材を用いることで、種々の利点が得
られる。
ＣＡＬ）、クローム（Ｏｒ）、タングステン（Ｗ）、チ
タン（Ｔｉ）、モリブデン（Ｍｏ）等が用いられている
がこれらのショットキ接触用電極材は高温熱処理で基板
と反応し劣化する欠点がある。高温熱処理で劣化しない
ショットキ接触電極材を用いることで、種々の利点が得
られる。
例えば５ＢＦＥＴで説明するとショットキ接触であるゲ
ート電極を形成した後、ゲート電極をマスクとして自己
整合によるイオン注入法でソース。
ート電極を形成した後、ゲート電極をマスクとして自己
整合によるイオン注入法でソース。
ドレイン領域に注入層を形成し、その後注入層を活性化
するため、熱処理することができ、これによりキャリヤ
濃度の高いソース、ドレイン領゛域が形成できる。この
ように熱処理ができるとゲート電極近傍に高キャリヤ濃
度を有するソース、−ドレ４ −。
するため、熱処理することができ、これによりキャリヤ
濃度の高いソース、ドレイン領゛域が形成できる。この
ように熱処理ができるとゲート電極近傍に高キャリヤ濃
度を有するソース、−ドレ４ −。
イン領域が形成することができ、ゲート・ソース間抵抗
が減少し５ＢＦＥＴの高周波特性である最大発振周波数
ｆｍａｘが向上する。又５ＢＦＥＴを構成素子とする高
速論理回路では相互コンダクタンスｑｍが向上しゲート
伝播遅延時間を短縮できる０ 本発明の目的は高温熱処理に耐えるショットキ接触用材
料および高温熱処理に耐えるショットキ接触を用いた半
導体装置およびその製造方法を提供するものである。
が減少し５ＢＦＥＴの高周波特性である最大発振周波数
ｆｍａｘが向上する。又５ＢＦＥＴを構成素子とする高
速論理回路では相互コンダクタンスｑｍが向上しゲート
伝播遅延時間を短縮できる０ 本発明の目的は高温熱処理に耐えるショットキ接触用材
料および高温熱処理に耐えるショットキ接触を用いた半
導体装置およびその製造方法を提供するものである。
よってショットキ接触の特性が変化しないことを利用す
るものである。
るものである。
以上、本発明の一実施例をＧ ａ Ａ ｓを用いた５Ｂ
ＦＥＴの製造方法を中心に第２図（ａ）〜（ｄ）で説明
する。
ＦＥＴの製造方法を中心に第２図（ａ）〜（ｄ）で説明
する。
（実施例）
まず、第２図（ａ）に示すように半絶縁性Ｇ ａ Ａ
ｓ基板１上に気相成長法でキャリヤ濃度１０１７ｃｍ−
３ｍ厚み０．０９μｍのｎ型導電層からなる能動層２を
積層する。能動層２のキャリヤ濃度、厚みは５ＢＦＥＴ
がエンハンスメント型ＦＥＴで闇値電圧が０．１ｖにな
るよう設計されている。
ｓ基板１上に気相成長法でキャリヤ濃度１０１７ｃｍ−
３ｍ厚み０．０９μｍのｎ型導電層からなる能動層２を
積層する。能動層２のキャリヤ濃度、厚みは５ＢＦＥＴ
がエンハンスメント型ＦＥＴで闇値電圧が０．１ｖにな
るよう設計されている。
次に第２図（ｂ）に示すようにシリコン（Ｓｔ）を２重
量％含有するタングステン（’Ｗ）をスパッタ堆１法で
厚み０．５μｍ蒸着し、通常の写真食刻法とエツチング
法を用い長さくゲート長）１μｍのショットキ接触５を
形成する。ショットキ接触６を’？スクとしてＳｔイオ
ンを２００ＫｅＶで１ｏ１４ｃｒｎ−２注入し、シリコ
ン注入層７を形成する。
量％含有するタングステン（’Ｗ）をスパッタ堆１法で
厚み０．５μｍ蒸着し、通常の写真食刻法とエツチング
法を用い長さくゲート長）１μｍのショットキ接触５を
形成する。ショットキ接触６を’？スクとしてＳｔイオ
ンを２００ＫｅＶで１ｏ１４ｃｒｎ−２注入し、シリコ
ン注入層７を形成する。
次に第２図（０）に示すように７５０℃で２０分間熱処
理し、シリコン注入層７をｎ＋導電層７′とする０なお
、Ｓｌを含有するタングステン（Ｗ）からなるショット
キ接触は７５０℃の熱処理で特性が劣化しなかった。
理し、シリコン注入層７をｎ＋導電層７′とする０なお
、Ｓｌを含有するタングステン（Ｗ）からなるショット
キ接触は７５０℃の熱処理で特性が劣化しなかった。
次に第２図（ｄ）に示すように公知の写真食刻法及び蒸
着法を用い金−ゲルマニウムよりなるソース電極３とド
レイン電極４を形成し、熱処理することで金−ゲルマニ
ウム合金ｉ、４とｎ＋導電層７′と反応せしめ非整流性
接触としだ。
着法を用い金−ゲルマニウムよりなるソース電極３とド
レイン電極４を形成し、熱処理することで金−ゲルマニ
ウム合金ｉ、４とｎ＋導電層７′と反応せしめ非整流性
接触としだ。
本実施例の製造方法によって得られた第２図（ｄ）の５
ＢＦＥＴを従来例の第１図と比較すると明らかな様に第
２図（ｄ）ではゲート・ソース間にｎ＋導電層が形成さ
れているのでゲート・ソース間抵抗が減少し、５ＢＦＥ
Ｔの最大発振周波数の向上、高速論理回路でゲート遅延
時間の短縮が図れる。
ＢＦＥＴを従来例の第１図と比較すると明らかな様に第
２図（ｄ）ではゲート・ソース間にｎ＋導電層が形成さ
れているのでゲート・ソース間抵抗が減少し、５ＢＦＥ
Ｔの最大発振周波数の向上、高速論理回路でゲート遅延
時間の短縮が図れる。
本発明は実施例で示したようにＳｉを含有する高融点金
属がショットキ接触用材料として高温熱処理に耐える材
料であることを見出し、その性質を利用し、Ｓｉを含有
する高融点金属を５ＢＦＥＴのゲート電極等に利用し、
自己整合で高濃度ソース・ドレイン領域を形成するもの
であシ、ソースゲート間抵抗Ｒ８Ｇ を減少せしめ、５
ＢＦＥＴの最大発振周波数の向上、高速論理回路のゲー
ト遅延時間の短縮が図れる。
属がショットキ接触用材料として高温熱処理に耐える材
料であることを見出し、その性質を利用し、Ｓｉを含有
する高融点金属を５ＢＦＥＴのゲート電極等に利用し、
自己整合で高濃度ソース・ドレイン領域を形成するもの
であシ、ソースゲート間抵抗Ｒ８Ｇ を減少せしめ、５
ＢＦＥＴの最大発振周波数の向上、高速論理回路のゲー
ト遅延時間の短縮が図れる。
実施例では基板としてＧ ａ Ａ ｓを用いたが、他の
半導体材料特に■−■族化合物半導体材料例えばＩｎＰ
、ＩｎＧａＡｓ、等を用いてて良いし、又Ｓｉ を含
有する金属としてＷで説明したが、他の金属特に高融点
金属であるＴ ｉ 、Ｃｒ 、Ｍｏ 、Ｈｆ 、Ｔａ
、Ｎｉ 。
半導体材料特に■−■族化合物半導体材料例えばＩｎＰ
、ＩｎＧａＡｓ、等を用いてて良いし、又Ｓｉ を含
有する金属としてＷで説明したが、他の金属特に高融点
金属であるＴ ｉ 、Ｃｒ 、Ｍｏ 、Ｈｆ 、Ｔａ
、Ｎｉ 。
ｐｔを用いることができる。又これらの合金にＳｉを含
有した金属を用いて良いことは勿論である〇又ショット
キ接触を８１を含有する金属を用い、その上部に他の金
属を形成する多層構造にしても良いことは勿論である。
有した金属を用いて良いことは勿論である〇又ショット
キ接触を８１を含有する金属を用い、その上部に他の金
属を形成する多層構造にしても良いことは勿論である。
以上説明した様に本発明の半導体装置はＳｔを含有する
高融点金属を用いることで、高温熱処理に耐えるショッ
トキ接触を形成できる。又その性質を利用しているため
本発明の半導体装置の製造方法は自己整合で５ＢＦＥＴ
のソース、ドレイン領域等が形成できる。
高融点金属を用いることで、高温熱処理に耐えるショッ
トキ接触を形成できる。又その性質を利用しているため
本発明の半導体装置の製造方法は自己整合で５ＢＦＥＴ
のソース、ドレイン領域等が形成できる。
第１図は従来のショットキバリヤゲート電界効果トラン
ジスタの断面図、第２図（ａ）〜（ｄ）は本発明におけ
る半導体装置およびその製造方法を説明するだめの工程
断面図である。 １・・・・・・高抵抗半導体、２・・・・・・能動層半
導体、３・・・・・・ソース電極、４・・・・・・ドレ
イン電極、６・・・・・・ゲート電極、６・・・・・・
イオン注入、７・・・・・・イオン注入層、７′・・・
・・・ｎ＋導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ジスタの断面図、第２図（ａ）〜（ｄ）は本発明におけ
る半導体装置およびその製造方法を説明するだめの工程
断面図である。 １・・・・・・高抵抗半導体、２・・・・・・能動層半
導体、３・・・・・・ソース電極、４・・・・・・ドレ
イン電極、６・・・・・・ゲート電極、６・・・・・・
イオン注入、７・・・・・・イオン注入層、７′・・・
・・・ｎ＋導電層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 【特許請求の範囲】 （１） シリコンを含有する金属によシショットキ接
触が形成されていることを特徴とする半導体装置。 （２）金属が高融点金属であることを特徴とする特許請
求の範囲第１項記載の半導体装置。 （３）高融点金属がチタン（Ｔｉ）、クロム（Ｏｒ）。 モリブテン（Ｍｏ）、ハフニウム（Ｈｆ ） 、タンタ
ル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、
白金（Ｐｔ）のうちのいずれか半歩なくとも１つよシな
ることを特徴とする特許請求の範囲第２項記載の半導体
装置。 （４）高融点金属がチタン（Ｔｉ）、クロム（Ｃｒ）モ
１７７’７’ン（Ｍｏ）、ハフニウム（Ｈｆ ） 、タ
ンタル（Ｔａ）、タングステン（Ｗ）、ニッケル（Ｎ１
）、白金（Ｐｔ）のうちの少なくても２種類の合金より
なることを特徴とする特許請求の範囲第２項記載の半導
体装置。 。 ２ 。 （６）半導体基板上にシリコンを含有した金属からなる
シｉットキ接触を形成する工程と、前記金属をマスクと
して前記半導体基板に不純物を導入する工程と、前記半
導体基板を熱処理する工程とを有することを特徴とする
半導体装置の製造方法。 （６）半導体基板が■−■族化合物半導体よりなり、不
純物を導入するだめにイオン注入法を用いることを特徴
とする特許請求の範囲第６項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20277781A JPS58103175A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20277781A JPS58103175A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103175A true JPS58103175A (ja) | 1983-06-20 |
Family
ID=16463006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20277781A Pending JPS58103175A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037782A (ja) * | 1983-08-10 | 1985-02-27 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| JPS61166080A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| US9857667B2 (en) | 2014-05-13 | 2018-01-02 | Panasonic Intellectual Property Management Co., Ltd. | Mounting apparatus provided with two spring members and holding member |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499914A (ja) * | 1972-03-30 | 1974-01-29 | ||
| JPS535581A (en) * | 1976-07-06 | 1978-01-19 | Toshiba Corp | Schottky gate type field effect transistor |
| JPS5655074A (en) * | 1979-10-11 | 1981-05-15 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Schottky barrier gate type field effect transistor |
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
-
1981
- 1981-12-15 JP JP20277781A patent/JPS58103175A/ja active Pending
Patent Citations (4)
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| JPS499914A (ja) * | 1972-03-30 | 1974-01-29 | ||
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