JPH0472385B2 - - Google Patents
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- Publication number
- JPH0472385B2 JPH0472385B2 JP58015481A JP1548183A JPH0472385B2 JP H0472385 B2 JPH0472385 B2 JP H0472385B2 JP 58015481 A JP58015481 A JP 58015481A JP 1548183 A JP1548183 A JP 1548183A JP H0472385 B2 JPH0472385 B2 JP H0472385B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- field effect
- gate
- gaas
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、GaAs基板上にMES構造で形成した
セルフアライン電界効果トランジスタに関するも
のである。
セルフアライン電界効果トランジスタに関するも
のである。
（従来技術）
この種の従来のセルフアライン電界効果トラン
ジスタを第１図に示す。この図において、１は半
絶縁性GaAs基板、２はそのGaAs基板１にドナ
ーイオンを打込んで形成した厚さ数千オングスト
ロームのｎ型GaAs層（活性層）、３はそのｎ型
GaAs層２の表面に形成したゲート電極、４，５
はそのゲート電極３の両側においてｎ型GaAs層
２にドナーイオンを高濃度に打込んで形成した低
抵抗ｎ型GaAs層（ソース・ドレイン領域）、６，
７はその低抵抗ｎ型GaAs層４，５の表面に形成
したソース・ドレイン電極である。ここで、ソー
ス・ドレイン電極６，７はGaAsに対してオーム
性接触であり、ゲート電極３はGaAsに対して整
流性接触となつている。
ジスタを第１図に示す。この図において、１は半
絶縁性GaAs基板、２はそのGaAs基板１にドナ
ーイオンを打込んで形成した厚さ数千オングスト
ロームのｎ型GaAs層（活性層）、３はそのｎ型
GaAs層２の表面に形成したゲート電極、４，５
はそのゲート電極３の両側においてｎ型GaAs層
２にドナーイオンを高濃度に打込んで形成した低
抵抗ｎ型GaAs層（ソース・ドレイン領域）、６，
７はその低抵抗ｎ型GaAs層４，５の表面に形成
したソース・ドレイン電極である。ここで、ソー
ス・ドレイン電極６，７はGaAsに対してオーム
性接触であり、ゲート電極３はGaAsに対して整
流性接触となつている。
この電界効果トランジスタにおいては、ソー
ス・ドレイン領域としての低抵抗ｎ型GaAs層
４，５をセルフアライメントで形成している。す
なわち、ｎ型GaAs層２をドナーイオンの打込み
によつて形成した後、ゲート電極３を形成し、そ
の後、ドナーイオンをゲート電極３をマスクとし
て高濃度に打込んで低抵抗ｎ型GaAs層４，５を
形成し、最後にソース・ドレイン電極６，７を形
成する。したがつて、低抵抗ｎ型GaAs層（ソー
ス・ドレイン領域）４，５の実質的な間隔を、ゲ
ート電極３の長さと等しいところまで、すなわち
1μｍ程度まで短縮することが可能である。
ス・ドレイン領域としての低抵抗ｎ型GaAs層
４，５をセルフアライメントで形成している。す
なわち、ｎ型GaAs層２をドナーイオンの打込み
によつて形成した後、ゲート電極３を形成し、そ
の後、ドナーイオンをゲート電極３をマスクとし
て高濃度に打込んで低抵抗ｎ型GaAs層４，５を
形成し、最後にソース・ドレイン電極６，７を形
成する。したがつて、低抵抗ｎ型GaAs層（ソー
ス・ドレイン領域）４，５の実質的な間隔を、ゲ
ート電極３の長さと等しいところまで、すなわち
1μｍ程度まで短縮することが可能である。
このようなタイプの電界効果トランジスタにお
いて考慮しなければならない点は、ゲート電極３
の材料についてである。すなわち、ゲート電極３
の形成後に、低抵抗ｎ型GaAs層４，５（イオン
打込み層）の結晶性回復のための熱処理（通常
800℃から850℃程度）を行なう必要があるから、
ゲート電極材料としては800〜850℃の高温で変質
しないこと、およびゲート電極−GaAs間の整流
性接触特性が800〜850℃の熱処理によつて劣化し
ないことが必要条件である。
いて考慮しなければならない点は、ゲート電極３
の材料についてである。すなわち、ゲート電極３
の形成後に、低抵抗ｎ型GaAs層４，５（イオン
打込み層）の結晶性回復のための熱処理（通常
800℃から850℃程度）を行なう必要があるから、
ゲート電極材料としては800〜850℃の高温で変質
しないこと、およびゲート電極−GaAs間の整流
性接触特性が800〜850℃の熱処理によつて劣化し
ないことが必要条件である。
このような特性を備えたゲート電極材料として
は、現在いくつかの物質が研究されている。ひと
つはタングステン、チタニウム、タンタル等の高
融点金属のシリコン化合物（シリサイド）であ
る。これらのシリサイドは高温熱処理に対して整
流性接触特性が安定であるが、シリサイドの抵抗
率が200μΩcm以上と高く、そのためにゲート膜厚
を厚くしなければならないのが欠点である。
は、現在いくつかの物質が研究されている。ひと
つはタングステン、チタニウム、タンタル等の高
融点金属のシリコン化合物（シリサイド）であ
る。これらのシリサイドは高温熱処理に対して整
流性接触特性が安定であるが、シリサイドの抵抗
率が200μΩcm以上と高く、そのためにゲート膜厚
を厚くしなければならないのが欠点である。
一方、ゲート電極材料として単体の金属タング
ステンを用いる方法もある。金属タングステンは
抵抗率は十分に低いが、整流性接触特性の障壁高
さ、逆方向耐圧などに問題が多い。したがつて、
シリサイド系、金属タングステンに代わる新しい
低抵抗耐熱性ゲート材料の開発が待ち望まれてい
る。
ステンを用いる方法もある。金属タングステンは
抵抗率は十分に低いが、整流性接触特性の障壁高
さ、逆方向耐圧などに問題が多い。したがつて、
シリサイド系、金属タングステンに代わる新しい
低抵抗耐熱性ゲート材料の開発が待ち望まれてい
る。
（発明の目的）
この発明は上記の点に鑑みなされたもので、従
来のゲート電極材料の問題点を解決した電界効果
トランジスタを提供することを目的とする。
来のゲート電極材料の問題点を解決した電界効果
トランジスタを提供することを目的とする。
（発明の構成）
以下この発明の実施例を図面を参照して説明す
る。第２図はタングステンとアルミニウムの合金
（以下Ｗ−Alと略す）とGaAsとの整流性接触特
性の熱処理温度による変化をタングステン（以下
Ｗと略す）の場合と比較して測定した実験結果の
図である。基板としては電子濃度が２×1017１／
cm3のｎ型基板を用いており、金属膜形成は高周波
スパツタリング法によつている。膜形成後、直径
160μｍの円形にパターニングし、CVD・SiO2で
キヤツプした熱処理を各々の温度で20分間行なつ
ている。
る。第２図はタングステンとアルミニウムの合金
（以下Ｗ−Alと略す）とGaAsとの整流性接触特
性の熱処理温度による変化をタングステン（以下
Ｗと略す）の場合と比較して測定した実験結果の
図である。基板としては電子濃度が２×1017１／
cm3のｎ型基板を用いており、金属膜形成は高周波
スパツタリング法によつている。膜形成後、直径
160μｍの円形にパターニングし、CVD・SiO2で
キヤツプした熱処理を各々の温度で20分間行なつ
ている。
第２図からわかるように、１原子パーセントの
Alを含むＷ−AlとGaAsとの整流性接触特性は、
特に800℃の熱処理後において、Ｗ膜とGaAsと
の特性よりも改善されている。すなわち、整流性
接触特性の理想形からのずれを示すｎ値はより低
く、障壁高さ（MESFETへの応用においては高
いほどよい）はより高く、また逆方向耐圧はより
高くなつている。以上の結果よりわかるように、
少量のAlを含むＷ−Al合金の整流性接触特性が
単体Ｗの整流性接触特性よりも良好であるという
ことは明白である。Ｗ−Al合金中のAl含有量は
0.5〜３原子パーセントが好ましい。Alの含有量
が0.5原子パーセント以下になると、Alの作用が
不十分なため整流性接触特性はＷ単体の場合のそ
れと近くなり、熱処理によるｎ値及び逆耐圧の劣
化が認められる。Alの含有量が３原子パーセン
ト以上になると、整流性接触特性の向上はほとん
どなく、抵抗率が高くなつてしまう。Al含有量
３原子パーセントの場合の抵抗率は、Al含有量
１原子パーセントの場合の約４倍である。
Alを含むＷ−AlとGaAsとの整流性接触特性は、
特に800℃の熱処理後において、Ｗ膜とGaAsと
の特性よりも改善されている。すなわち、整流性
接触特性の理想形からのずれを示すｎ値はより低
く、障壁高さ（MESFETへの応用においては高
いほどよい）はより高く、また逆方向耐圧はより
高くなつている。以上の結果よりわかるように、
少量のAlを含むＷ−Al合金の整流性接触特性が
単体Ｗの整流性接触特性よりも良好であるという
ことは明白である。Ｗ−Al合金中のAl含有量は
0.5〜３原子パーセントが好ましい。Alの含有量
が0.5原子パーセント以下になると、Alの作用が
不十分なため整流性接触特性はＷ単体の場合のそ
れと近くなり、熱処理によるｎ値及び逆耐圧の劣
化が認められる。Alの含有量が３原子パーセン
ト以上になると、整流性接触特性の向上はほとん
どなく、抵抗率が高くなつてしまう。Al含有量
３原子パーセントの場合の抵抗率は、Al含有量
１原子パーセントの場合の約４倍である。
なお第２図には同時に金属抵抗率の温度による
変化も示しているが、800℃においてはＷ−Alの
抵抗率はＷの抵抗率の1.5倍程度であり、他のシ
リサイド系の耐熱性ゲート材料と比較するとはる
かに低抵抗である。
変化も示しているが、800℃においてはＷ−Alの
抵抗率はＷの抵抗率の1.5倍程度であり、他のシ
リサイド系の耐熱性ゲート材料と比較するとはる
かに低抵抗である。
以上説明したように、Ｗ−Al合金はゲート材
料として見たとき、シリサイド系の物質よりはは
るかに低抵抗であり、またＷよりは整流性接触特
性が良好である。
料として見たとき、シリサイド系の物質よりはは
るかに低抵抗であり、またＷよりは整流性接触特
性が良好である。
このゲート材料を使用して従来からのセルフア
ライン電界効果トランジスタを作製することはも
ちろん可能であり、良好な結果が得られる。それ
のみならず、ゲート材料が低抵抗であるという特
徴を生かして、以下に述べるような新しい作製方
法も可能となり、さらに高性能の電界効果トラン
ジスタを再現性よく作製することができる。
ライン電界効果トランジスタを作製することはも
ちろん可能であり、良好な結果が得られる。それ
のみならず、ゲート材料が低抵抗であるという特
徴を生かして、以下に述べるような新しい作製方
法も可能となり、さらに高性能の電界効果トラン
ジスタを再現性よく作製することができる。
第３図に新しい電界効果トランジスタの作製方
法を示す。まずａのようにGaAs半絶縁性基板１
に活性層２を選択イオン注入によつて作製した
後、全面にＷ−Al膜８をスパツタリング法で約
1000Å付着させ、その上にTi，Niなどの金属で
ゲートパターン９（約3000Å厚）を形成する。ゲ
ートパターン９の形成にはリフトオフ法またはイ
オンミリング法を用いる。次にｂのようにゲート
パターンの金属９をマスクとしてCF4系のプラズ
マを用いてＷ−Al膜８をエツチングする。エツ
チング後のＷ−Al膜は１０のようにわずかのサ
イドエツチングを受ける。その後９と１０の二層
金属膜をマスクとし、活性層以外のレジスト等で
マスクをしてドナーイオンを高濃度で打込む（４
と５の領域）。次にｃのようにゲートの上部金属
９をエツチングによつて取り除き、800℃程度の
温度で熱処理を行なつて４と５の領域を活性化し
て低抵抗領域にする。最後にｄのようにオーミツ
ク接触性のソースおよびドレイン電極６，７を形
成する。
法を示す。まずａのようにGaAs半絶縁性基板１
に活性層２を選択イオン注入によつて作製した
後、全面にＷ−Al膜８をスパツタリング法で約
1000Å付着させ、その上にTi，Niなどの金属で
ゲートパターン９（約3000Å厚）を形成する。ゲ
ートパターン９の形成にはリフトオフ法またはイ
オンミリング法を用いる。次にｂのようにゲート
パターンの金属９をマスクとしてCF4系のプラズ
マを用いてＷ−Al膜８をエツチングする。エツ
チング後のＷ−Al膜は１０のようにわずかのサ
イドエツチングを受ける。その後９と１０の二層
金属膜をマスクとし、活性層以外のレジスト等で
マスクをしてドナーイオンを高濃度で打込む（４
と５の領域）。次にｃのようにゲートの上部金属
９をエツチングによつて取り除き、800℃程度の
温度で熱処理を行なつて４と５の領域を活性化し
て低抵抗領域にする。最後にｄのようにオーミツ
ク接触性のソースおよびドレイン電極６，７を形
成する。
このような作製方法を用いた電界効果トランジ
スタは、ゲート金属１０とソース・ドレイン領域
４，５が接触していないため、ゲートとGaAs間
の整流性接触特性が安定し、性能、再現性が向上
するが、このような構造を作製するためにはゲー
ト電極１０の膜厚が薄い必要があるため、抵抗率
の高いシリサイド系のゲート材料を用いることは
できず、ここに低抵抗耐熱性ゲート材料であるＷ
−Alを用いる利点がある。
スタは、ゲート金属１０とソース・ドレイン領域
４，５が接触していないため、ゲートとGaAs間
の整流性接触特性が安定し、性能、再現性が向上
するが、このような構造を作製するためにはゲー
ト電極１０の膜厚が薄い必要があるため、抵抗率
の高いシリサイド系のゲート材料を用いることは
できず、ここに低抵抗耐熱性ゲート材料であるＷ
−Alを用いる利点がある。
（発明の効果）
以上詳述したように、この発明の電界効果トラ
ンジスタにおいては低抵抗で耐熱性のある材料で
あるＷ−Al合金をゲート電極として使用してい
るために、実施例にあげたようなセルフアライン
電界効果トランジスタを再現性よく実現すること
が可能となり、その結果として高速、高集積度で
かつ歩留りの高いGaAs論理集積回路の実現に大
きく寄与する。
ンジスタにおいては低抵抗で耐熱性のある材料で
あるＷ−Al合金をゲート電極として使用してい
るために、実施例にあげたようなセルフアライン
電界効果トランジスタを再現性よく実現すること
が可能となり、その結果として高速、高集積度で
かつ歩留りの高いGaAs論理集積回路の実現に大
きく寄与する。
第１図は従来のセルフアライン電界効果トラン
ジスタを示す断面図、第２図はＷ−Al合金とＷ
の整流性接触特性の熱処理温度による変化の実験
結果を示す図、第３図ａ〜ｄはこの発明のＷ−
Al電極を用いた電界効果トランジスタ作製の一
方法を示す断面図である。 １……半絶縁性GaAs基板、２……ｎ型GaAs
層（活性層）、３，１０……ゲート電極、４，５
……低抵抗ｎ型GaAs層、６，７……ソース・ド
レイン電極、８……Ｗ−Alの全面スパツタ膜、
９……上部電極。
ジスタを示す断面図、第２図はＷ−Al合金とＷ
の整流性接触特性の熱処理温度による変化の実験
結果を示す図、第３図ａ〜ｄはこの発明のＷ−
Al電極を用いた電界効果トランジスタ作製の一
方法を示す断面図である。 １……半絶縁性GaAs基板、２……ｎ型GaAs
層（活性層）、３，１０……ゲート電極、４，５
……低抵抗ｎ型GaAs層、６，７……ソース・ド
レイン電極、８……Ｗ−Alの全面スパツタ膜、
９……上部電極。
Claims (1)
- 【特許請求の範囲】 １ ガリウムヒ素化合物からなる半導体基板と、
前記半導体基板表面上に形成されたゲート電極
と、前記ゲート電極をマスクとしてセルフアライ
ンメントにより前記半導体基板内に形成されたソ
ース・ドレイン領域と、前記ソース・ドレイン領
域間に形成されたチヤネル領域とを有する電界効
果トランジスタにおいて、 前記ゲート電極は、タングステンを主成分と
し、１原子パーセント程度の微量のアルミニウム
が添加された合金からなることを特徴とする電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015481A JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58015481A JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59143369A JPS59143369A (ja) | 1984-08-16 |
| JPH0472385B2 true JPH0472385B2 (ja) | 1992-11-18 |
Family
ID=11889977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58015481A Granted JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143369A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102070A (ja) * | 1984-10-25 | 1986-05-20 | Oki Electric Ind Co Ltd | ＧａＡｓシヨツトキゲ−トＦＥＴの製造方法 |
| CN103745929A (zh) * | 2013-12-24 | 2014-04-23 | 上海新傲科技股份有限公司 | 肖特基势垒mosfet的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119868A (ja) * | 1982-12-27 | 1984-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1983
- 1983-02-03 JP JP58015481A patent/JPS59143369A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59143369A (ja) | 1984-08-16 |
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