JPS59143369A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS59143369A JPS59143369A JP1548183A JP1548183A JPS59143369A JP S59143369 A JPS59143369 A JP S59143369A JP 1548183 A JP1548183 A JP 1548183A JP 1548183 A JP1548183 A JP 1548183A JP S59143369 A JPS59143369 A JP S59143369A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は’Ｉ ＧａＡｓ基板上にＭＥＳ構造で形成した
セルファライン電界効果トランジスタに関するものであ
る。
セルファライン電界効果トランジスタに関するものであ
る。
（従来技術）
この種の従来のセルファライン電界効果トランジスタを
第１図に示す。この図において、１は半絶縁性ＧａＡｓ
基板、２はそのＧａＡｓ基板１にドナーイオンを打込ん
で形成した厚さ数千オンダストローμのｎ型ＧａＡｓ層
（活性層）、３はそのｎ型ＧａＡｓ層２の表面に形成し
たケ８−ト電極、４，５はそのダート電極３の両側にお
いてｎ型ＧａＡｓ層２にドナー（１） イオンを高濃度に打込んで形成した低抵抗ｎ型ＧａＡｓ
層（ソース・ドレイン領域）、６，７はその低抵抗ｎ型
ＧａＡｓ層４，５の表面に形成したソース・ドレイン電
極である。ここで、ソース・ドレイン電極６，７はＧａ
Ａｓに対してオーム性接触であり、ゲート電極３はＧａ
Ａｓに対して整流性接触となっている。
第１図に示す。この図において、１は半絶縁性ＧａＡｓ
基板、２はそのＧａＡｓ基板１にドナーイオンを打込ん
で形成した厚さ数千オンダストローμのｎ型ＧａＡｓ層
（活性層）、３はそのｎ型ＧａＡｓ層２の表面に形成し
たケ８−ト電極、４，５はそのダート電極３の両側にお
いてｎ型ＧａＡｓ層２にドナー（１） イオンを高濃度に打込んで形成した低抵抗ｎ型ＧａＡｓ
層（ソース・ドレイン領域）、６，７はその低抵抗ｎ型
ＧａＡｓ層４，５の表面に形成したソース・ドレイン電
極である。ここで、ソース・ドレイン電極６，７はＧａ
Ａｓに対してオーム性接触であり、ゲート電極３はＧａ
Ａｓに対して整流性接触となっている。
この電界効果トランジスタにおいては、ノース・ドレイ
ン領堺としての低抵抗ｎ型ＧａＡｓ層４，５をセルフア
ライメントで形成している。すなわち、ｎ型ＧａＡｓ層
２をドナーイオンの打込みによって形成した後、ケゝ−
ト電極３を形成し、その後、ドナーイオンをケゝ−ト電
極３をマスクとして高濃度に打込んで低抵抗ｎ型ＧａＡ
ｓ層４，５を形成し、最後にソース・ドレイ／電極６，
７を形成する。したがって、低抵抗ｎ型ＧａＡｓ層（ソ
ース・ドレイン領域）４，５の実質的な間隔を、ダート
電極３の長さと等しいところまで、すなわち１μｍ程度
まで短縮することが可能である。
ン領堺としての低抵抗ｎ型ＧａＡｓ層４，５をセルフア
ライメントで形成している。すなわち、ｎ型ＧａＡｓ層
２をドナーイオンの打込みによって形成した後、ケゝ−
ト電極３を形成し、その後、ドナーイオンをケゝ−ト電
極３をマスクとして高濃度に打込んで低抵抗ｎ型ＧａＡ
ｓ層４，５を形成し、最後にソース・ドレイ／電極６，
７を形成する。したがって、低抵抗ｎ型ＧａＡｓ層（ソ
ース・ドレイン領域）４，５の実質的な間隔を、ダート
電極３の長さと等しいところまで、すなわち１μｍ程度
まで短縮することが可能である。
このようなタイプの電界効果トランジスタにお（９）
いて考慮しなければなら々い点は、ケ゛−１・電極３の
材料についてである。すなわち、ケゞ−１・電極３の形
成後に、低抵抗ｎ型ＧａＡｓ層４，５（イオン打込み層
）の結晶性回復のだめの熱処理（通常８００℃から８５
０℃程度）を行なう必要があるから、ダート電極材料と
しては８００〜８５０℃の高温で変質しないこと、およ
びダート電極−ＧａＡｓ間の整流性接触特性が８００〜
８５０℃の熱処理によって劣化しないことが必要条件で
ある。
材料についてである。すなわち、ケゞ−１・電極３の形
成後に、低抵抗ｎ型ＧａＡｓ層４，５（イオン打込み層
）の結晶性回復のだめの熱処理（通常８００℃から８５
０℃程度）を行なう必要があるから、ダート電極材料と
しては８００〜８５０℃の高温で変質しないこと、およ
びダート電極−ＧａＡｓ間の整流性接触特性が８００〜
８５０℃の熱処理によって劣化しないことが必要条件で
ある。
このような特性を備えたダート電極材料としては、現在
いくつかの物質が研究されている。ひとつはタングステ
ン、チタニウム、タンタル等の高融点金属のシリコン化
合物（シリサイド）である。
いくつかの物質が研究されている。ひとつはタングステ
ン、チタニウム、タンタル等の高融点金属のシリコン化
合物（シリサイド）である。
これらのシリサイドは高温熱処理に対して整流性接触特
性が安定であるが、シリサイドの抵抗率が２００μｂ程
度以上と高く、そのためにケ゛−ト膜厚を厚くしなけれ
ばならないのが欠点である。
性が安定であるが、シリサイドの抵抗率が２００μｂ程
度以上と高く、そのためにケ゛−ト膜厚を厚くしなけれ
ばならないのが欠点である。
一方、グゝ−ト電極材料として単体の金属タングステン
を用いる方法もある。金属タングステンは抵抗率は十分
に低いが、整流性接触特性の障壁高さ、逆方向耐圧々ど
に問題が多い。したがって、シリサイド系、金属タング
ステンに代わる新しい低抵抗耐熱性ケゝ−ト材料の開発
が待ち望まれている。
を用いる方法もある。金属タングステンは抵抗率は十分
に低いが、整流性接触特性の障壁高さ、逆方向耐圧々ど
に問題が多い。したがって、シリサイド系、金属タング
ステンに代わる新しい低抵抗耐熱性ケゝ−ト材料の開発
が待ち望まれている。
（発明の目的）
この発明は上記の点に鑑みなされたもので、従来のケ″
−１−電極材料の問題点を解決した電界効果トランジス
タを提供することを目的とする。
−１−電極材料の問題点を解決した電界効果トランジス
タを提供することを目的とする。
（発明の構成）
以下この発明の実施例を図面を参照して説明する。第２
図はタングステンとアルミニウムの合金（以下Ｗ−Ａｔ
と略す）とＧａＡｓとの整流性接触特性の熱処理温度に
よる変化をタングステン（以下Ｗと略す）の場合と比較
して測定した実験結果の図である。基板としては電子濃
度が２×１０１７１／ｃｒｎ３のｎ型基板を用いておシ
、金属膜形成は高周波スパッタリング法によっている。
図はタングステンとアルミニウムの合金（以下Ｗ−Ａｔ
と略す）とＧａＡｓとの整流性接触特性の熱処理温度に
よる変化をタングステン（以下Ｗと略す）の場合と比較
して測定した実験結果の図である。基板としては電子濃
度が２×１０１７１／ｃｒｎ３のｎ型基板を用いておシ
、金属膜形成は高周波スパッタリング法によっている。
膜形成後、直径１６０１１ｍの円形にパターニングし、
ＣＶＤ−８１０２でキヤｙ ｆ シだ熱処理を各々の温
度で２０分間行なっている。
ＣＶＤ−８１０２でキヤｙ ｆ シだ熱処理を各々の温
度で２０分間行なっている。
第２図かられかるように、１原子・ぐ−セントのＡｔを
含むＷ −１とＧａＡ ｓとの整流性接触特性は、特に
８００℃の熱処理後において、Ｗ膜とＧａＡｓとの特性
よりも改善されている。すなわち、整流性接触特性の理
想形からのずれを示すｎ値はより低く、障壁高さく Ｍ
ＥＳＦＥＴへの応用においては高いほどよい）はより高
く、また逆方向耐圧はより高くなっている。以上の結果
よシわかるように、少量のＡＡを含むＷ−Ａｔ合金の整
流性接触特性が単体Ｗの整流性接触特性よりも良好であ
るということは明白である。
含むＷ −１とＧａＡ ｓとの整流性接触特性は、特に
８００℃の熱処理後において、Ｗ膜とＧａＡｓとの特性
よりも改善されている。すなわち、整流性接触特性の理
想形からのずれを示すｎ値はより低く、障壁高さく Ｍ
ＥＳＦＥＴへの応用においては高いほどよい）はより高
く、また逆方向耐圧はより高くなっている。以上の結果
よシわかるように、少量のＡＡを含むＷ−Ａｔ合金の整
流性接触特性が単体Ｗの整流性接触特性よりも良好であ
るということは明白である。
なお第２図には同時に金属抵抗率の温度による変化も示
しているが、８００℃においてはＷ−Ａｔの抵抗率はＷ
の抵抗率の１．５倍程度であり、他のシリサイド系の耐
熱性ケゝ−ト材料と比較するとはるかに低抵抗である。
しているが、８００℃においてはＷ−Ａｔの抵抗率はＷ
の抵抗率の１．５倍程度であり、他のシリサイド系の耐
熱性ケゝ−ト材料と比較するとはるかに低抵抗である。
以上説明したように、Ｗ−Ａｔ合金はケ８−ト材料とし
て見たとき、シリサイド系の物質よりははるかに低抵抗
であり、またＷよりは整流性接触特性が良好である。
て見たとき、シリサイド系の物質よりははるかに低抵抗
であり、またＷよりは整流性接触特性が良好である。
このケ゛−ト材料を使用して従来からのセルファライン
電界効果トランジスタを作製することはもちろん可能で
あり、良好々結果が得られる。それのみならず、ダート
材料が低抵抗であるという特徴を生かして、以下に述べ
るような新しい作製方法も可能となり、さらに高性能の
電界効果トランジスタを再現性よく作製することができ
る。
電界効果トランジスタを作製することはもちろん可能で
あり、良好々結果が得られる。それのみならず、ダート
材料が低抵抗であるという特徴を生かして、以下に述べ
るような新しい作製方法も可能となり、さらに高性能の
電界効果トランジスタを再現性よく作製することができ
る。
第３図に新しい電界効果トランジスタの作製方法を示す
。まず（ａ）のようにＧａＡｓ半絶縁性基板１に活性層
２を選択イオン注入によって作製した後、全面にＷ−Ａ
ｔ膜８をスパッタリング法で約１０００Ｘ付着させ、そ
の上にＴｉ 、 Ｎｉ外どの金属でケゝ−ドパターン９
（約３０００Ｘ厚）を形成する。ダートノ々ターン９の
形成にはリフトオフ法またはイオンミリング法を用いる
。次に（ｂ）のようにケゝ−ドパターンの金属９をマス
クとしてＣＦ４系のゾラズマを用いてＷ−Ａｔ膜８をエ
ツチングする。エツチング後のＷ −ＡＡ膜は１０のよ
うにわずかのサイドエツチングを受ける。その後９とｌ
Ｏの二層金属膜をマスクとし、活性層以外の部分はレジ
スト等でマスクをしてドナーイオンを高濃度で打込む（
４と５の領域）。次に（ｃ）のようにケ゛−トの上部金
属９をエツチングによって取り除き、８００℃程度の温
度で熱処理を行なって４と５の領域を活性化して低抵抗
領域にする。最後に（ｄ）のようにオーミック接触性の
ソースおよびドレイン電極６，７を形成する。
。まず（ａ）のようにＧａＡｓ半絶縁性基板１に活性層
２を選択イオン注入によって作製した後、全面にＷ−Ａ
ｔ膜８をスパッタリング法で約１０００Ｘ付着させ、そ
の上にＴｉ 、 Ｎｉ外どの金属でケゝ−ドパターン９
（約３０００Ｘ厚）を形成する。ダートノ々ターン９の
形成にはリフトオフ法またはイオンミリング法を用いる
。次に（ｂ）のようにケゝ−ドパターンの金属９をマス
クとしてＣＦ４系のゾラズマを用いてＷ−Ａｔ膜８をエ
ツチングする。エツチング後のＷ −ＡＡ膜は１０のよ
うにわずかのサイドエツチングを受ける。その後９とｌ
Ｏの二層金属膜をマスクとし、活性層以外の部分はレジ
スト等でマスクをしてドナーイオンを高濃度で打込む（
４と５の領域）。次に（ｃ）のようにケ゛−トの上部金
属９をエツチングによって取り除き、８００℃程度の温
度で熱処理を行なって４と５の領域を活性化して低抵抗
領域にする。最後に（ｄ）のようにオーミック接触性の
ソースおよびドレイン電極６，７を形成する。
このような作製方法を用いた電界効果トランジスタは、
ケゝ−ト金属１０とソース・ドレイン領域４．５が接触
していないために、ケ９−トとＧａＡｓ間の整流性接触
特性が安定し、性能、再現性が向上するが、このような
構造を作製するためにはケ゛−ト電極１０の膜厚が薄い
必要があるため、抵抗率の高いシリサイド系のダート材
料を用いることはできず、ここに低抵抗耐熱性ケゞ−ト
材料であるＷ−ＡＡを用いる利点がある。
ケゝ−ト金属１０とソース・ドレイン領域４．５が接触
していないために、ケ９−トとＧａＡｓ間の整流性接触
特性が安定し、性能、再現性が向上するが、このような
構造を作製するためにはケ゛−ト電極１０の膜厚が薄い
必要があるため、抵抗率の高いシリサイド系のダート材
料を用いることはできず、ここに低抵抗耐熱性ケゞ−ト
材料であるＷ−ＡＡを用いる利点がある。
（発明の効果）
以上詳述したように、この発明の電界効果トランジスタ
においては低抵抗で耐熱性のある材料であるＷ −Ａｔ
合金をケ゛−ト電極として使用しているために、実施例
にあげたようなセルファライン電界効果トランジスタを
再現性よく実現することが可能となり、その結果として
高速、高集積度でかつ歩留９の高いＧａＡｓ論理集積回
路の実現に大きく寄与する。
においては低抵抗で耐熱性のある材料であるＷ −Ａｔ
合金をケ゛−ト電極として使用しているために、実施例
にあげたようなセルファライン電界効果トランジスタを
再現性よく実現することが可能となり、その結果として
高速、高集積度でかつ歩留９の高いＧａＡｓ論理集積回
路の実現に大きく寄与する。
第１図は従来のセルファライン電界効果トランジスタを
示す断面図、第２図はＷ−Ａｔ合金とＷの整流性接触特
性の熱処理温度による変化の実験結果を示す図、第３図
（ａ）〜（ｄ）はこの発明のＷ−ＡＡ電極を用いた電界
効果トランジスタ作製の一方法を示す断面図である。 １・・・半絶縁性ＱａＡｓ基板、２・・・ｎ型ＧａＡｓ
層（活性層）、３，１０・・・ダート電極、４，５・・
・低抵抗ｎ型ＧａＡｓ 層、６ 、７・・・ソース・ド
レイン電極、８・・・Ｗ−Ａｔの全面スｉＲツタ膜、９
・・・上部電極。 第２図 ４５０ ６００ ７００ ８００ ９０
０焦ｙ８理浪九（°０） 手続補正書（峠） １．事件の表示 昭和５８年 特 許 願第０１５４８１号２ 発明の
名称 電界効果トランジスタ ３、補正をする者
示す断面図、第２図はＷ−Ａｔ合金とＷの整流性接触特
性の熱処理温度による変化の実験結果を示す図、第３図
（ａ）〜（ｄ）はこの発明のＷ−ＡＡ電極を用いた電界
効果トランジスタ作製の一方法を示す断面図である。 １・・・半絶縁性ＱａＡｓ基板、２・・・ｎ型ＧａＡｓ
層（活性層）、３，１０・・・ダート電極、４，５・・
・低抵抗ｎ型ＧａＡｓ 層、６ 、７・・・ソース・ド
レイン電極、８・・・Ｗ−Ａｔの全面スｉＲツタ膜、９
・・・上部電極。 第２図 ４５０ ６００ ７００ ８００ ９０
０焦ｙ８理浪九（°０） 手続補正書（峠） １．事件の表示 昭和５８年 特 許 願第０１５４８１号２ 発明の
名称 電界効果トランジスタ ３、補正をする者
Claims (1)
- ダート電極をタングステンとアルミニウムの合金で形成
したことを特徴とするＧａＡｓ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1548183A JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1548183A JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59143369A true JPS59143369A (ja) | 1984-08-16 |
| JPH0472385B2 JPH0472385B2 (ja) | 1992-11-18 |
Family
ID=11889977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1548183A Granted JPS59143369A (ja) | 1983-02-03 | 1983-02-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102070A (ja) * | 1984-10-25 | 1986-05-20 | Oki Electric Ind Co Ltd | ＧａＡｓシヨツトキゲ−トＦＥＴの製造方法 |
| CN103745929A (zh) * | 2013-12-24 | 2014-04-23 | 上海新傲科技股份有限公司 | 肖特基势垒mosfet的制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119868A (ja) * | 1982-12-27 | 1984-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1983
- 1983-02-03 JP JP1548183A patent/JPS59143369A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119868A (ja) * | 1982-12-27 | 1984-07-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102070A (ja) * | 1984-10-25 | 1986-05-20 | Oki Electric Ind Co Ltd | ＧａＡｓシヨツトキゲ−トＦＥＴの製造方法 |
| CN103745929A (zh) * | 2013-12-24 | 2014-04-23 | 上海新傲科技股份有限公司 | 肖特基势垒mosfet的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0472385B2 (ja) | 1992-11-18 |
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